TWI719995B - 具有低片電阻的產線之中端電阻器的方法和設計 - Google Patents

Abstract

本發明提供一種積體電路結構，其包含：一半導體基板；一位於該半導體基板中的淺溝槽隔離(Shallow Trench Isolation，STI)區；一或更多個主動式裝置，它們被形成在該半導體基板上；以及一電阻器陣列，其具有被設置在該STI區上的複數個電阻器；其中，該電阻器陣列包括用於互連至該一或更多個主動式裝置的一或更多個互連接點層中的一部分。

Description

具有低片電阻的產線之中端電阻器的方法和設計

本申請案大體上和電阻器有關，且明確的說，和使用於半導體積體電路之中的電阻器以及用於製造該些電阻器的方法有關。

電阻器係一種可以使用在電子電路之中的被動式電氣器件。電阻器被用來限制電流流動、用於調整訊號位準、偏壓主動式元件、或是在各種電路應用中終止傳輸線。隨著半導體技術的發展，電阻器已經被施行於積體電路裡面。積體電路的製造可以包含三個階段：產線前端(Front-End-Of-Line，FEOL)階段、產線中端(Middle-End-Of-Line，MEOL)階段、以及產線後端(Back-End-Of-Line，BEOL)階段。FEOL階段包含於一半導體基板上形成電晶體的源極區和汲極區。MEOL階段可能包含形成該些電晶體的閘極區以及用以連接該些電晶體之位於該半導體基板近端的局部互連層。BEOL階段可能包含形成金屬互連層，用以連接該些電晶體以及該積體電路的其它裝置。

本發明的一種積體電路結構包含：一半導體基板；一位於該半導體基板中的淺溝槽隔離(Shallow Trench Isolation，STI)區；一或更多個主 動式裝置，它們被形成在該半導體基板上；以及一電阻器陣列，其具有被設置在該STI區上的複數個電阻器；其中，該電阻器陣列包括用於互連至該一或更多個主動式裝置的一或更多個互連接點層中的一部分。

視情況，該一或更多個互連接點層係用於施行該一或更多個主動式裝置的閘極區。

視情況，該積體電路結構進一步包含兩個虛擬區，其中，該STI區位於該兩個虛擬區之間。

視情況，該電阻器陣列的片電阻為約100歐姆/平方或更小。

視情況，該電阻器陣列係由鎢或鉭所製成。

視情況，該電阻器陣列中的至少一電阻器的長度是從0.1μm至3μm中的任何數值，並且寬度是從0.01μm至0.1μm中的任何數值。

視情況，該電阻器陣列有至少五個電阻器。

視情況，該一或更多個互連接點層包括一第一互連接點層以及一位於該第一互連接點層之上的第二互連接點層，其中，該第一互連接點層係用於施行該一或更多個主動式裝置的閘極區；且其中，該電阻器陣列中的至少一電阻器包括該第一互連接點層的至少一部分及/或該第二互連接點層的至少一部分。

視情況，該積體電路結構進一步包含：一第一通道接點，用以連接至該電阻器陣列中的電阻器的第一末端；以及一第二通道接點，用以連接至該電阻器陣列中的電阻器的第二末端。

視情況，該複數個電阻器包括彼此並聯的一第一電阻器以及一第二電阻器。

視情況，該些電阻器中的至少兩者有相同的長度。

視情況，該些電阻器中的至少一者有狹長配置。

視情況，該些電阻器包括一第一電阻器以及一第二電阻器，該第一電阻器有一縱軸，其中，該些第一電阻器以及第二電阻器在沿著該第一電阻器之該縱軸的方向中彼此偏移。

視情況，該積體電路結構進一步包含一額外STI區以及一被設置在該額外STI區之上的一額外電阻器陣列。

視情況，該電阻器陣列與該額外電阻器陣列有相同的配置。

本發明提供一種製造電阻器陣列的方法，其包含：提供一半導體基板；以及形成一電阻器陣列，其在該半導體基板中的一淺溝槽隔離(STI)區上方有複數個電阻器；其中，該電阻器陣列中的該些電阻器中的至少一者至少部分由一互連接點層中的一部分所形成，該互連接點層係在產線中端製程期間被製造，用於局部互連至主動式裝置。

視情況，該互連接點層係用於施行一或更多個主動式裝置的閘極區。

視情況，該互連接點層位在用於施行一或更多個主動式裝置之閘極區的另一互連接點層之上。

視情況，該些電阻器中的至少一者同樣至少部分由位於該互連接點層之上的一額外互連接點層中的一部分所形成。

視情況，該電阻器陣列的片電阻為約100歐姆/平方或更小。

在本文的詳細說明中將會說明本發明的其它特點、實施例、以及優點。

1000‧‧‧積體電路結構

1020‧‧‧基板

1060‧‧‧淺溝槽隔離(STI)區

1080‧‧‧虛擬區

1120‧‧‧閘極導體區

1220‧‧‧介電層

1260‧‧‧第一互連接點層

1320‧‧‧介電層

1360‧‧‧第二互連接點層

1380‧‧‧電阻器層

1380'‧‧‧電阻器層

1460‧‧‧通孔接點層

1560‧‧‧金屬

100‧‧‧積體電路結構

102‧‧‧基板

104‧‧‧鈍化層

106‧‧‧淺溝槽隔離(STI)區

108‧‧‧虛擬區

109‧‧‧光阻層

111‧‧‧層

112‧‧‧閘極區

119‧‧‧光阻層

122‧‧‧介電層

124‧‧‧鈍化層

126‧‧‧互連接點層

129‧‧‧光阻層

132‧‧‧介電層

134‧‧‧鈍化層

136‧‧‧互連接點層

138‧‧‧電阻器陣列

139‧‧‧光阻層

142‧‧‧介電層

144‧‧‧鈍化層

146‧‧‧通孔接點

146a‧‧‧第一通孔接點

146b‧‧‧第二通孔接點

149‧‧‧光阻層

152‧‧‧層間介電(ILD)層

154‧‧‧鈍化層

156‧‧‧金屬

159‧‧‧光阻層

500‧‧‧積體電路結構

538‧‧‧電阻器陣列

下面的圖式圖解本發明某些特點的設計和運用，其中，雷同的元件會以相同的元件符號來表示。此些圖式未必依照比例繪製。為更明白如何達成上面所述和其它優點及目的，本發明將提出更明確的說明，該些說明會圖解在隨附的圖式之中。此些圖式不應被視為限制申請專利範圍的範疇。

圖1所示的係具有高片電阻電阻器的一積體電路結構的俯視圖。

圖2-1所示的係沿著圖1的直線A-A'所獲得的圖1的積體電路結構的剖視圖。

圖2-2所示的係沿著圖1的直線B-B'所獲得的圖1的積體電路結構的剖視圖。

圖3所示的係具有低片電阻電阻器的一積體電路結構的俯視圖。

圖4-1所示的係沿著圖3的直線A-A'所獲得的圖1的積體電路結構的剖視圖。

圖4-2所示的係沿著圖3的直線B-B'所獲得的圖1的積體電路結構的剖視圖。

圖4-3所示的係沿著圖3的直線C-C'所獲得的圖1的積體電路結構的剖視圖。

圖5所示的係具有低片電阻電阻器的一積體電路結構的俯視圖。

圖6-1至6-14所示的係沿著直線A-A'所獲得的一系列剖視概略圖，用以圖解製造圖3的積體電路的步驟。

圖7-1至7-14所示的係沿著直線C-C'所獲得的一系列剖視概略圖，用 以圖解製造圖3的積體電路的步驟。

圖8所示的係用以於一積體電路中製造一電阻器的方法的流程圖。

下文中會參考圖式來說明本發明的各項特點。應該注意的係，該些圖式並未依照比例繪製，並且在所有圖式中，具有雷同結構或功能的元件會以相同的元件符號來表示。應該注意的係，該些圖式僅係希望幫助說明。它們並沒有竭盡說明本文所主張之發明或是限制本文所主張之發明的範疇的用意。此外，圖中所示的一項目未必會擁有所示的所有觀點或優點。配合一特殊項目所述的觀點或優點未必受限於該項目並且亦能夠被實行在圖中未顯示的任何其它項目之中。

本揭示內容的實施例提供一種利用產線中端(MEOL)互連接點層所形成的電阻器以及一種用於製造該電阻器的方法。根據本文中所述實施例的電阻器以圖示維度為單位具有約100歐姆/平方(舉例來說，100±10歐姆/平方)或更小的低片電阻，並且相較於習知電阻器會使用較少的空間且具有較佳的電遷移免疫性(electromigration immunity)。此外，根據本文中所述實施例之用於形成電阻器的方法還可以輕易地被併入於目前的半導體製造方法之中，其並不需要額外的遮罩和處理步驟。

圖1所示的係具有被形成在金屬互連層級處之電阻器的一積體電路結構1000。圖2-1和2-2所示的分別係沿著圖1的直線A-A'和B-B'所獲得的積體電路結構1000的剖視圖。積體電路結構1000包含一基板1020，其具有多個主動區(圖中並未顯示)、多個虛擬區1080、以及一淺溝槽隔離(STI)區1060。一STI區可以被提供在兩個相鄰的主動區之間。此STI 區可被提供用於防止該些個別主動區之中的主動式裝置之間的電流洩漏。在該STI區1060上方為一電阻器層1380，其位於一介電層1320之中。該電阻器層1380位於會於其中形成多個閘極導體區1120和一第一互連接點層1260的另一介電層1220之上。該電阻器層1380可以包括一金屬材料(舉例來說，氮化鈦(TiN))。該電阻器層1380可以藉由沉積製程(例如，蒸發或濺鍍)來形成。一第二互連接點層1360接著會被形成在該電阻器層1380的終端上方(舉例來說，被形成在反向的末端處)。一通孔接點層1460會被形成在該第二互連接點層1360上方，用以在該電阻器層1380和第一層金屬1560之間提供垂直連接。

如圖1、2-1、以及2-2中所示，該電阻器層1380的終端被連接至該第二互連接點層1360而形成一電阻器。如上面所形成的電阻器可以有高片電阻(Hi-R)(舉例來說，600至1000歐姆/平方)。於其它實施例中，該片電阻可以有其它數值。另外，於某些情況中，該電阻器可以有0.3μm的長度以及0.36μm的寬度。該電阻器的此些維度可以讓該電阻器有高片電阻(如同上面提及的範例)。

然而，於特定的應用中，其可能會希望有低電阻的電阻器。舉例來說，被使用在一傳輸線之末端處以防止傳輸線反射的終止電阻器可以為低電阻(舉例來說，50歐姆)。為利用圖1的Hi-R電阻器來形成一終止電阻器，其可能會需要大面積以並聯擺放多個Hi-R電阻器。因此，本發明可能會希望提供一種具有低片電阻的電阻器以使用在積體電路中並且提供一種用於製造該電阻器的方法，而不需要額外的遮罩以及額外的處理步驟。另外，特定的高速應用可能會需要高電流驅動通過終止電阻器。據此， 即使會增加它們的面積，仍可能會需要龐大且寬廣的Hi-R電阻器以便傳遞電遷移。因此，亦可能會需要有能夠提供高電遷移免疫性的較小電阻器。

本揭示內容的實施例提供一種利用產線中端(MEOL)互連接點層所形成的電阻器以及一種用於製造該電阻器的方法。根據本文中所述實施例的電阻器以圖示維度為單位具有約100歐姆/平方(舉例來說，100±10歐姆/平方)或更小的低片電阻，並且相較於習知電阻器會使用較少的空間且具有較佳的電遷移免疫性。此外，根據本文中所述實施例之用於形成電阻器的方法還可以輕易地被併入於目前的半導體製造方法之中，其並不需要額外的遮罩和處理步驟。

圖3所示的係於一電阻器陣列138中有複數個電阻器的一積體電路結構100的俯視圖。圖4-1至4-3所示的分別係沿著圖3的直線A-A'、B-B'、以及C-C'所獲得的積體電路結構100的剖視圖。結構100有一基板102，其在一或更多個主動區中有一或更多個主動式裝置(圖中並未顯示)、一淺溝槽隔離(STI)區106、以及位於該STI區106旁邊的多個虛擬區108。該些虛擬區108被提供用以在一化學機械研磨(Chemical Mechanical Polishing，CMP)製程中達成更均勻的金屬密度，並且因而導致更均勻的後研磨層形貌。

如圖中所示，積體電路結構100包含：兩對閘極區112；介於該兩對閘極區112中的每一對閘極區112之中的兩個閘極區112之間的互連接點層136、126；以及虛擬區108。該些閘極區112以及該些互連接點層136、126皆為虛擬區108的一部分，用於提供更均勻的密度。該些互連接點層136、126會被形成在主動區(圖中並未顯示)的上方。該些互連接點層 包含一第一互連接點層126以及一第二互連接點層136。該第二互連接點層136被形成在該第一互連接點層126的上方，如圖4-1與4-2中所示。該些互連接點層126、136包含接點，用以提供局部互連至該積體電路結構100中的一主動式裝置的源極區與汲極區。該些第一互連接點層126與第二互連接點層136為在該積體電路結構100的製造期間於MEOL階段期間所形成的層。

現在參考圖4-1與4-2，該積體電路結構100還包含一電阻器陣列138，其具有被設置在該STI區106上方的複數個電阻器。該電阻器陣列138和該第二互連接點層136的至少一部份一起被形成在，因此，該電阻器陣列138和該第二互連接點層136位在相同的層級處。一第一通孔接點146a會被形成在該電阻器陣列138中的電阻器的第一末端處的終端上方。另外，一第二通孔接點146b亦會被形成在該電阻器陣列138中的電阻器的第二末端(和該些第一末端反向)處的終端上方。該些第一通孔接點146a和第二通孔接點146b可以被形成在一相同的通孔接點層之中。如圖4-3中所示，一第一層金屬156被提供在該些通孔接點146a、146b中的每一者的上方，用以形成用於在該積體電路結構100中的主動式裝置之間進行連接的埠口，並且用以透過該些通孔接點146a、146b連接至該電阻器陣列138。

如圖3中所示，該第一通孔接點146a延伸跨越該電阻器陣列138之中的該些個別電阻器的第一末端，並且該第二通孔接點146b延伸跨越該電阻器陣列138之中的該些個別電阻器的第二末端。因此，該電阻器陣列138之中的該些電阻器會被並聯連接。

圖4-1至4-3雖然顯示該電阻器陣列138係由該第二互連接 點層136中的至少一部分所製成；不過，該電阻器陣列138亦可以利用該些MEOL互連接點層中的任何一或更多者來形成。於某些實施例中，該電阻器陣列138可以由該第一互連接點層126中的至少一部分所製成(也就是，該電阻器陣列138可以由和該第一互連接點層126相同的層所製成)，而並非由該第二互連接點層136所製成。另外，於某些實施例中，該電阻器陣列138可以利用該些第一接點層126和第二接點層136兩者來形成，以便達到所希望的電阻數值。

圖5所示的係具有一電阻器陣列538的一積體電路結構500的俯視圖。相同的元件符號會被用來表示和圖3中所示之相同層。積體電路結構500雷同於積體電路100；不同的係，在電阻器陣列538中至少兩個電阻器沒有對齊。如該圖中所示，電阻器陣列538之中的每一個間隔電阻器皆與其相鄰電阻器縱向偏移，用以產生該電阻器陣列538的交錯圖樣。於圖中所示的實施例中，該積體電路結構500還在該電阻器陣列538的兩個反向末端中的每一個末端處包含複數個金屬156。明確的說，一第一金屬156會連接位在相同縱向位置處的該電阻器陣列538中的電阻器的末端。因此，該第一金屬156會連接至該電阻器陣列538之中的每一個間隔電阻器的一末端。同樣地，一第二金屬156會連接至該電阻器陣列538之中的每一個間隔電阻器的一末端。如圖中所示，用於連接至該電阻器陣列538之中的電阻器末端的通孔接點146所佔據的空間小於圖3中所示的配置。明確的說，圖5中的通孔接點146的寬度小於圖5中的通孔接點146a。

圖6-1至6-14以及圖7-1至7-14所示的係沿著直線A-A'以及C-C'所獲得的一系列剖視概略圖，用以圖解製造圖3的積體電路結構100 的步驟。該製造過程從一基板102以及一被設置在該基板102上方的鈍化層104開始。該基板102可以為一半導體材料。可以用於該基板102的材料的範例包含：矽(Si)、鍺(Ge)、鍺化矽(SiGe)、碳化矽(SiC)、多層式半導體(例如，Si/SiGe)、以及類似物。鈍化層104可以包含一絕緣材料，例如，氧化物、氮化物、氮氧化物、或是它們的任何組合。該鈍化層104可以運用任何習知的沉積製程被形成在基板102上方，該些沉積製程包含：化學氣相沉積(Chemical Vapor Deposition，CVD)、電將增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、化學溶液沉積、蒸發、原子層沉積(Atomic Layer Deposition，ALD)、或是任何其它沉積製程。

圖6-1和7-1圖解一經圖樣化的光阻層109，其被提供在該基板102的上方，用以定義多個主動區(圖中並未顯示)、一淺溝槽隔離(STI)區106、以及位於該STI區106旁邊的多個虛擬區。明確的說，該方法可以包含塗敷一光阻層109於該鈍化層104及/或該基板102的表面之上，露出該光阻層109至一輻射圖樣，以及利用一習知的光阻顯影劑將該圖樣顯影至該光阻層109。

接著會進行一蝕刻製程，用以蝕刻該鈍化層104的裸露部分。任何蝕刻製程皆可以被使用，其包含，但是並不受限於乾式蝕刻技術(例如，電漿蝕刻)或濕式蝕刻技術(例如，化學蝕刻)。另一蝕刻製程會被實施，用以移除基板102中要形成該些STI區106的裸露部分，如圖6-2和7-2中所示。

如圖6-3和7-3中所示，一溝槽介電材料會被沉積在該基板102上方，接著會進行一回蝕製程，用以移除該基板102的表面上方的多餘 材料，以便形成該STI區106。用於該STI區106的溝槽介電材料的範例包含，但是並不受限於：四乙氧基矽烷(TEOS)、高密度的電漿氧化物(High Density Plasma Oxide，HDPO)、…等。該鈍化層104接著會被移除。

接著，如圖6-4和7-4中所示，閘極介電層和一閘極導體材料(圖中顯示為層111)會被沉積在該基板102上方。用於該閘極介電層的範例包含：氧化矽(SiO2)、二氧化鈦(TiO2)、氧化鋁(Al2O3)、以及類似物。該閘極導體材料可以包含任何導體材料，例如，有摻雜的多晶矽、金屬、金屬矽化物、金屬氮化物、或是它們的任何組合。一經圖樣化的光阻層119會被提供在該層111的上方，用以於該層111之中定義該些閘極區，如圖6-4和7-4中所示。

如圖6-5和7-5中所示，一蝕刻製程接著會在該層111上被實施，用以蝕除並非針對該些閘極區所定義的導體材料。一閘極形成製程接著會進行用以在該些主動區上方形成閘極區112(圖中並未顯示)以及基板102的該些虛擬區。

接著，如圖6-6和7-6中所示，一介電層122以及一鈍化層124會被沉積在該些閘極區112的上方。該介電層122可以包含高介電材料。用於介電層122的範例包含SiO2以及TEOS。介電層122的厚度可以是從80nm至100nm中的任何數值。於其它實施例中，該介電層122的厚度可以小於80nm，或是大於100nm。該鈍化層124可以包含一絕緣材料，例如，氧化物、氮化物、氮氧化物、或是它們的任何組合。於其中一實施例中，鈍化層124包含氮化物(N)。該介電層122可以利用一習知的沉積製程來形成(舉例來說，CVD、PECVD、蒸發、ALD、或是化學溶液沉積、…等)，其 可以和用於形成鈍化層104/124的沉積製程相同或不同。

如圖6-6和7-6中所示，一經圖樣化的光阻層129接著會被提供在該鈍化層124之上，用以定義一要被形成在該些主動區和虛擬區上方的介電層122之中的第一互連接點層126(顯示在圖6-7中)。該鈍化層124以及該介電層122會被圖樣化並且被蝕刻，以便移除要於其中形成該第一互連接點層126(其會被形成在該些主動區和虛擬區的上方)的裸露部分。一導體材料會被沉積在該基板102上方，接著則會進行一CMP製程用以將該導體材料研磨至鈍化層124。該第一互連接點層126因而會被形成，如圖6-6和7-6中所示。適合第一互連接點層126的導體材料的範例包含，但是並不受限於：鎢(W)、鉭(Ta)、或是任何其它金屬或合金。該第一互連接點層126包含主動式接點，其會提供局部互連至該些主動式裝置的源極區和汲極區。該第一互連接點層126被形成在和閘極區112的相同層之中。

接著，如圖6-8和7-8中所示，另一介電層132和一鈍化層134會被沉積在基板102的上方。介電層132可以包含高介電材料。用於介電層132的範例包含SiO2(舉例來說，摻雜碳的SiO2)以及TEOS。介電層132的厚度可以是從20nm至70nm中的任何數值。於其它實施例中，該介電層132的厚度可以小於20nm，或是大於70nm。該鈍化層134可以包含一絕緣材料，例如，氧化物、氮化物、氮氧化物、或是它們的任何組合。於其中一實施例中，鈍化層134包含氮化物(N)。

如圖6-9和7-9中所示，一經圖樣化的光阻層139接著會被提供在鈍化層134的上方，用以定義一要被形成在該些主動區和虛擬區上方的介電層132之中的第二互連接點層136(顯示在圖6-7中)。該經圖樣化 的光阻層139還會定義要連同該第二互連接點層136一起被形成在該些STI區106上方的一電阻器陣列138之中的複數個電阻器，如圖6-10和7-10中所示。該電阻器陣列138之中的每一個該些電阻器可以沿著該電阻器的一縱軸有一長度，該長度於任何地方係從0.1μm至3μm(且更佳的係，於任何地方係從0.2μm至2μm)，並且每一個該些電阻器的寬度於任何地方係從0.01μm至0.1μm(且更佳的係，於任何地方係從0.02μm至0.05μm)。於其它實施例中，該長度可以大於3μm。於某些實施例中，位於一STI區上方的電阻器陣列138包含六個電阻器，或是少於六個電阻器。一蝕刻製程可以被實行，用以移除該些鈍化層134和介電層132的裸露部分，以便在該些主動區、虛擬區、以及STI區的上方形成位於該第一互連接點層126之上的該第二互連接點層136的一部分以及用於形成該電阻器陣列138的該第二互連接點層136的其它部分。一用於該第二互連接點層136的導體材料會被沉積在該基板102的上方，接著則會進行一CMP製程，用以將該導體材料研磨至鈍化層134。該第二互連接點層136因而會如圖6至10以及7至10中所示般地被形成，其包含用於形成該電阻器陣列138的部分。適合該第二互連接點層136以及該些電阻器陣列138的導體材料的範例包含，但是並不受限於：鎢(W)、鉭(Ta)、或是任何其它金屬或合金。

於某些實施例中，該第二互連接點層136係由和第一互連接點層126相同的材料所製成。於某些實施例中，該第二互連接點層136係由和第一互連接點層126不同的材料所製成。被形成在該第一互連接點層126上的第二互連接點層136包含主動式接點，其會提供局部互連至該第一互連接點層126以及該些主動式裝置。該第二互連接點層136亦會被用來於該 STI區106上方形成該電阻器陣列138之中的該複數個電阻器。

接著，如圖6-11和7-11中所示，一介電層142和一鈍化層144會被沉積在該基板102的上方。該介電層142可以包含氧化物、氮化物、氮氧化物、或是它們的任何組合。該介電層142的厚度可以落在約10nm的範圍之中(舉例來說，10nm±2nm)。於其它實施例中，該介電層142的厚度可以大於10nm或是小於10nm。該鈍化層144可以包含一絕緣材料，例如，氧化物、氮化物、氮氧化物、或是它們的任何組合。於其中一實施例中，鈍化層144包含氮化物(N)。一經圖樣化的光阻層149接著會被提供在該鈍化層144的上方，用以定義一要被形成在該主動區(圖中並未顯示)之中的第二互連接點層136上方的介電層142之中的通孔接點(舉例來說，圖3中所示的通孔接點146a/146b)。明確的說，該經圖樣化的光阻層149會如圖3中所示以及將會顯示在圖7至12之中般定義要被形成在STI區106之上的該電阻器陣列138的兩個反向末端處的兩個個別終端上方的一通孔接點146a以及一通孔接點146b。

接著，如圖6-12和7-12中所示，介電層142以及鈍化層144會被圖樣化並且被蝕刻，以便露出該第二互連接點層136以及該些電阻器陣列138的終端。一導體材料接著會被沉積在該基板102上方，接著則會進行一CMP製程，用以形成一通孔接點146a以及一通孔接點146b。用於該些通孔接點146a、146b的導體材料的範例可以為包含鎢或銅(Cu)的化合物。

接著，一第一層金屬可以藉由一產線後端(BEOL)製程來形成。明確的說，如圖6-13和7-13中所示，一層間介電(Inter-Level Dielectric，ILD)層152以及一鈍化層154會透過沉積被形成在該基板102上方。該ILD 層152可以包含可被運用於任何互連結構之中的任何習知有機介電材料(舉例來說，聚醯亞胺、聚醯胺、含矽的聚合物)或無機介電材料(舉例來說，摻雜磷化硼的矽酸鹽玻璃(BPSG)或SiO2)。該ILD層152可以利用任何已知沉積製程來形成，其包含，但是並不受限於：CVD、PECVD、化學溶液沉積、旋塗、蒸發、以及類似製程。鈍化層154可以包含一絕緣材料，例如，氧化物、氮化物、氮氧化物、或是它們的任何組合。於其中一實施例中，鈍化層154包含氮化物(N)。一經圖樣化的光阻層159接著會被提供在該鈍化層154的上方，用以定義用於該第一層金屬156的接點開口。

接著，如圖6-14和7-14中所示，一蝕刻製程可以被實施用以移除鈍化層154和介電層152的裸露部分，以便於其中形成用於該第一層金屬156的接點開口。如圖6-14和7-14中所示，一導體材料會被沉積在該基板102上方，接著會進行CMP，以便填充該些接點開口並且形成該第一層金屬156。該導體材料可以透過一沉積製程來形成，例如，濺鍍、電鍍、CVD、PECVD、蒸發、以及類似製程。適合該第一層金屬156的導體材料可以包含可被使用在任何互連結構之中的任何導體繞線材料。適合該第一層金屬156的導體材料的範例包含，但是並不受限於：銅(Cu)、鋁(Al)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、或是它們的合金以及矽化物。該第一層金屬156係被提供在通孔接點146a之上(並且同樣被提供在通孔接點146b之上，圖中並未顯示)，以便形成多個埠口，用以在該積體電路結構100之中的主動式裝置之間進行連接並且用以透過該些通孔接點146a、146b而連接至該電阻器陣列138。

於上面的實施例中，該電阻器陣列138雖然被描述為由第二 互連接點層136所形成；不過，於其它實施例中，在STI區106上方的電阻器陣列138則可以由第一互連接點層126所形成。於此些實施例中，第一接點層126係被用來在該STI區106的上方形成該電阻器陣列138之中的複數個電阻器。於此些實施例中，圖6-6和7-6的經圖樣化光阻129可以定義該電阻器陣列138使其由該STI區106上方的第一接點層126來形成。一旦被定義之後，用於該第一互連接點層126的導體材料便會被沉積，以便利用該第一互連接點層126來形成該電阻器陣列138之中的電阻器。於進一步的實施例中，該電阻器陣列138之中的該複數個電阻器可以利用該第一互連接點層126以及該第二互連接點層136來形成。

圖8所示的係用以於一積體電路結構中製造一電阻器陣列的方法600的流程圖。該方法從符號602處於一基板中形成一STI區開始。該STI區可以藉由一微影製程來形成，用以定義多個主動區以及該STI區；一蝕刻製程可被用來移除該基板中要形成該STI區的部分；並且一沉積製程可被用來沉積一溝槽介電材料；接著，會進行一回蝕製程。

接著，多個閘極區會被形成在該積體電路結構的該些主動區和虛擬區的上方(符號604)。一標準的閘極形成製程可以被用來在該基板102的STI區旁邊的該些主動區和虛擬區的上方形成閘極區112。

接著，一第一互連接點層會被形成在該些主動區和虛擬區的上方(符號606)。該第一互連接點層可以藉由一微影製程來形成，用以定義一第一互連接點層；一蝕刻製程可被用來移除要於其中形成該第一互連接點層的部分；並且一沉積製程可被用來沉積一導體材料；接著則會進行一CMP製程。於某些實施例中，該第一互連接點層係被形成在會形成該些閘 極區的相同介電層之中。

接著，一第二互連接點層會被形成，其有一部分在該閘極導體區的上方並且有另一部分用以於該STI區上方形成該電阻器陣列之中的電阻器(符號608)。該第二互連接點層可以藉由一微影製程來形成，用以定義位於該閘極導體區上方的部分以及用於該電阻器陣列的部分；一蝕刻製程可被用來移除此些部分；並且一沉積製程可被用來沉積一導體材料於該些被移除的部分之中；接著則會進行一CMP製程。

接著，位於該第二互連接點層上方的通孔接點會被形成在該電阻器陣列的兩個反向末端處(符號610)。該些通孔接點和該電阻器陣列可以藉由一微影製程來形成，用以定義該些通孔接點；一蝕刻製程可被用來移除要於其中形成該些通孔接點的部分；並且一沉積製程可被用來沉積一導體材料，以便於該電阻器陣列的兩個反向末端處形成該些通孔接點；接著則會進行一CMP製程。

接著，一第一層金屬會被形成，其位於該電阻器陣列的兩個反向末端處的通孔接點上方(符號612)。該第一層金屬可以藉由一產線後端(BEOL)製程來形成。

於其它實施例中，該電阻器陣列在符號606處係由該第一互連接點層所形成，而並非在符號608處由該第二互連接點層所形成。於進一步的實施例中，該電阻器陣列可以在符號606處由該第一互連接點層來形成並且在符號608處由該第二互連接點層來形成。

本揭示內容的實施例在MEOL製程期間於由一或更多個互連接點層所製成的一電阻器陣列138中提供複數個電阻器。藉由運用該(些) 互連接點層來形成該電阻器陣列138可以達成數項優點。首先，該(些)互連接點層可能已經是具有或不具有該電阻器陣列138的電路的一部分。據此，利用該(些)互連接點層來施行該電阻器陣列138並不需要加入另一層。另外，該電阻器陣列138亦可以利用標準的半導體技術來製造，並不需要額外的遮罩或處理步驟。除此之外，相較於圖1的Hi-R電阻器的電阻值(其可能為約650歐姆/平方)，一由該(些)互連接點層(舉例來說，鎢)所製成的電阻器陣列138可以有較低的片電阻(舉例來說，約100歐姆/平方或更小)。於某些情況中，由該第一互連接點層126所製成的電阻器陣列138的電阻值為約17.6歐姆/平方，而由該第二互連接點層136所製成的電阻器陣列138的電阻值可以為約55歐姆/平方。由該第一互連接點層126和該第二互連接點層136所製成的電阻器陣列138的電阻值可以為約14歐姆/平方。因此，電阻器陣列138之中的複數個並聯電阻器可以提供低片電阻(舉例來說，一高速的I/O終止電阻器)，並且佔用的空間可以遠小於圖1的Hi-R電阻器。舉例來說，由該第二互連接點層136所製成的電阻器陣列138之中的6個並聯電阻器的電阻可以為約118歐姆，並且由該第一互連接點層126所製成的電阻器陣列138之中的6個並聯電阻器的電阻可以為約38歐姆。於其它範例中，該6個並聯電阻器的電阻可以不同於上面提及的示範性數值。

於某些情況中，由一或更多個產線中端互連接點層所製成的電阻器陣列138可以提供為圖1的Hi-R電阻器的至少5倍至30倍高的電磁耐受性。此外，根據本揭示內容的實施例的電阻器陣列138還提供非常高的雜訊免疫性，不會受到該積體電路結構中的其餘器件的影響。就電阻器耐受性來說，由一或更多個產線中端互連接點層所製成的電阻器陣列138 可以為約百分之30。然而，該百分率可能因一積體電路結構中的多個電阻器陣列138的均勻佈局而下降。

於上面的實施例中，電阻器陣列138之中的電阻器雖然被描述為並聯；不過，於其它實施例中，該電阻器陣列138之中的該些電阻器亦可以沒有並聯。

同樣地，於上面的實施例中，該積體電路結構100/500雖然被描述為具有一電阻器陣列138；不過，於其它實施例中，該積體電路結構100/500亦可以有複數個電阻器陣列138，該些電阻器陣列138中的每一者皆具有和圖3或圖5中所示相同的配置。

本文雖然已經顯示與說明本發明的特殊特點；不過，應該瞭解的係，它們並沒有限制本文所主張之發明的意圖，並且熟習本技術的人士便可輕易明白，可以對本發明進行各種改變與修正，其並不會脫離制本文所主張之發明的精神與範疇。據此，說明書和圖式應被視為解釋性，而沒有任何限制意義。本文所主張之發明希望涵蓋替代例、修正例、以及等效例。

1000‧‧‧積體電路結構

1020‧‧‧基板

1060‧‧‧淺溝槽隔離(STI)區

1080‧‧‧虛擬區

1120‧‧‧閘極導體區

1260‧‧‧第一互連接點層

1360‧‧‧第二互連接點層

1380‧‧‧電阻器層

1460‧‧‧通孔接點層

1560‧‧‧金屬

Claims (19)

1. 一種積體電路結構，其包括：一半導體基板；位於該半導體基板中的一淺溝槽隔離(STI)區；一或更多個主動式裝置，其形成在該半導體基板上；一第一互連接點平面，其包括一第一互連接點層，該第一互連接點層提供局部互連至該一或更多個主動式裝置的源極區和汲極區；以及一第二互連接點平面，其設置在該第一互連接點平面上，該第二互連接點平面包括：一電阻器陣列，其形成在一產線中端(Middle-End-Of-Line，MEOL)階段，且具有設置在該STI區上的複數個電阻器，其中該複數個電阻器中的兩個或更多個電阻器經由一第一通道和一第二通道而並聯地連接；及一第二互連接點層，其接觸該第一互連接點層中的局部接點。
2. 根據申請專利範圍第1項的積體電路結構，其中，該第一互連接點平面包括用於該一或更多個主動式裝置的閘極區。
3. 根據申請專利範圍第1項的積體電路結構，其進一步包括兩個虛擬區，其中，該STI區位於該兩個虛擬區之間。
4. 根據申請專利範圍第1項的積體電路結構，其中，該電阻器陣列的片電阻為約100歐姆/平方或更小。
5. 根據申請專利範圍第1項的積體電路結構，其中，該電阻器陣列係由鎢或鉭所製成。
6. 根據申請專利範圍第1項的積體電路結構，其中，該電阻器陣列中的至少一電阻器的長度是從0.1μm至3μm中的任何數值，並且寬度是在從0.01μm至0.1μm中的任何數值。
7. 根據申請專利範圍第1項的積體電路結構，其中，該電阻器陣列具有至少五個電阻器。
8. 根據申請專利範圍第1項的積體電路結構，其中，該第一互連接點平面用於施行該一或更多個主動式裝置的閘極區，且其中，該第一互連接點平面不包括該電阻器陣列。
9. 根據申請專利範圍第1項的積體電路結構，其進一步包括：一第一通道接點，用以連接至該電阻器陣列中的該些電阻器的第一末端；以及一第二通道接點，用以連接至該電阻器陣列中的該些電阻器的第二末端。
10. 根據申請專利範圍第1項的積體電路結構，其中，該複數個電阻器的每一電阻器的一第一末端連接至該第一通道，以及該複數個電阻器的每一電阻器的一第二末端連接至該第二通道。
11. 根據申請專利範圍第1項的積體電路結構，其中，該些電阻器中的至少兩者具有相同的長度。
12. 根據申請專利範圍第1項的積體電路結構，其中，該些電阻器中的至少一者具有狹長配置。
13. 根據申請專利範圍第1項的積體電路結構，其中，該複數個電阻器的一第一電阻器的一第一末端以及該複數個電阻器的一第二電阻器的一第一末端連接至該第一通道，該第一電阻器的一第二末端以及該第二電阻器的一第二末端連接至該第二通道， 其中，該複數個電阻器的一第三電阻器的一第一末端以及該複數個電阻器的一第四電阻器的一第一末端連接至一第三通道，該第三電阻器的一第二末端以及該第四電阻器的一第二末端連接至一第四通道，且其中，該第一電阻器具有一縱軸，及，該第一電阻器以及該第三電阻器在沿著該第一電阻器之該縱軸的方向中彼此偏移。
14. 根據申請專利範圍第1項的積體電路結構，其進一步包括一額外STI區以及設置在該額外STI區之上方的一額外電阻器陣列。
15. 根據申請專利範圍第14項的積體電路結構，其中，該電阻器陣列與該額外電阻器陣列具有相同的配置。
16. 一種用於製造電阻器陣列的方法，其包括：提供一半導體基板；形成一第一互連接點平面，其包括一第一互連接點層，該第一互連接點層提供局部互連至一或更多個主動式裝置，該一或更多個主動式裝置形成在該半導體基板上；以及形成一第二互連接點平面，其設置在該第一互連接點平面上，該第二互連接點平面包括：一電阻器陣列，其在該半導體基板中的一淺溝槽隔離(STI)區上方具有複數個電阻器，其中該複數個電阻器中的兩個或更多個電阻器經由一第一通道和一第二通道而並聯地連接；及一第二互連接點層，其接觸該第一互連接點層中的局部接點。
17. 根據申請專利範圍第16項的方法，其中，該第一互連接點平面用於施行該一或更多個主動式裝置的閘極區。
18. 根據申請專利範圍第16項的方法，其中，該第二互連接點平面位在該第一互連接點平面之上方。
19. 根據申請專利範圍第16項的方法，其中，該電阻器陣列的片電阻為約100歐姆/平方或更小。

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