TWI718975B - 提高記憶體資料讀寫速度的方法及裝置 - Google Patents

Abstract

一種提高記憶體資料讀寫速度的方法，包括在對一記憶區塊進行寫入操作時，可以同時對該記憶區塊進行讀取操作，而且該記憶區域中的頁面的資料被讀取後，無需再送出一寫入指令將該頁面標記為已讀取狀態，因此可以提高讀寫速度，降低資料傳遞的延遲時間。

Description

提高記憶體資料讀寫速度的方法及裝置

本發明是有關一種資料讀寫裝置，特別是關於一種提高記憶體資料讀寫速度的方法及裝置。

圖1顯示傳統的資料讀寫裝置10，包括一寫入電路12、一記憶體電路14及一讀取電路16。寫入電路12可以是場域可程式化邏輯閘陣列(field programmable gate array; FPGA)。記憶體電路14可以是動態隨機存取記憶體(dynamic random access memory; DRAM)。讀取電路16可以是一主機，例如中央處理器(CPU)。如圖1所示，記憶體電路14具有多個記憶區塊(region)142、144、146及148，寫入電路12會依序將資料寫入多個記憶區塊142、144、146及148。當寫入電路12完成記憶區塊142的寫入操作時，寫入電路12會將對應記憶區塊142的狀態暫存器(圖中未示)的標記資料變更為“1”以將記憶區塊142標記為已寫入狀態。此時，寫入電路12也會送出一信號給讀取電路16，以告知讀取電路16可以讀取記憶區塊142。該狀態暫存器可設置在寫入電路12中。如圖2所示，在寫入電路12開始對記憶區塊144進行寫入操作時，讀取電路16的軟體162也開始讀取記憶區塊142的資料。在記憶區塊142的資料全部被讀取後，讀取電路16將送出一清除指令S1至寫入電路12，使對應記憶區塊142的標記資料變更為“0”，以將記憶區塊142標記為已讀取狀態。傳統的資料讀寫裝置10必需等待整個記憶區塊142完成寫入操作後，才能讀取記憶區塊142內的資料，因此從寫入電路12寫入資料到讀取電路16獲得資料需要較長的讀寫時間(讀寫速度較慢)，導致資料傳遞有較大的延遲。

此外，傳統的記憶區塊142、144、146及148各具有多個頁面(page)，以記憶區塊142為例來說明，記憶區塊142具有多個頁面P0~Pn，如圖3所示。每一個頁面P0~Pn具有一標記區(mask area)A1及一資料區A2。在寫入電路12將資料寫入頁面P0的資料區A2後，寫入電路12也會將資料“1”寫入頁面P0的標記區A1以表示面頁P0完成寫入操作。同樣的，當寫入電路12在將資料寫入頁面P1~Pn的資料區A2後，頁面P1~Pn的標記區A1也會被寫入資料“1”。在讀取電路16讀取頁面P0的資料區A2的資料後，讀取電路16會再送出一寫入指令將頁面P0的標記區A1的資料由“1”變更為“0”。也就是說，每當讀取電路16將一個頁面的資料讀出時，必需再進行寫入操作將資料“0”寫入標記區A1，這導致讀寫時間變長，造成資料傳遞的延遲。

本發明的目的，在於提出一種提高記憶體資料讀寫速度的方法及裝置。

根據本發明，一種提高記憶體資料讀寫速度的方法包括在對一記憶區塊的一第一頁面進行寫入操作時，偵測該第一頁面中的一第一標記區及一第二標記區的資料、根據所偵測到的資料判斷是否要將一第一資料寫入該頁面以及在將該第一資料寫入該頁面時，同時變更該第一標記區及該第二標記區的資料以將該頁面變更為已寫入狀態；以及在對該第一頁面進行讀取操作時，偵測該第一頁面中的一第一標記區及一第二標記區的資料、根據所偵測到的資料判斷是否要讀取該頁面中的該第一資料以及在讀取該第一資料時，不變更該第一標記區及該第二標記區的資料。

根據本發明，一種提高記憶體資料讀寫速度的裝置包括一記憶體電路、一寫入電路及一讀取電路。該記憶體電路具有多個記憶區塊，每一記憶區塊具有多個頁面，每一頁面具有一第一標記區、一第二標記區及一資料區。該寫入電路在對該多個頁面的第一頁面進行寫入操作時，偵測該第一頁面的該第一標記區具有一第一循環資料或一第二循環資料以及偵測該第一頁面的該第二標記區具有一偶數資料或一奇數資料，並根據所偵測到的資料決定是否將一第一資料寫入該第一頁面的該資料區，而且該寫入電路在將該第一資料寫入該資料區時，同時變更該第一標記區及該第二標記區的資料。該讀取電路在對該第一頁面進行讀取操作時，偵測該第一標記區具有該第一循環資料或該第二循環資料以及偵測該第二標記區具有該偶數資料或該奇數資料，並根據所偵測到的資料判斷是否讀取該資料區的該第一資料，該讀取電路在讀取該第一資料時，不變更該第一標記區及該第二標記區的資料。

本發明的方法及裝置在對一記憶區塊進行寫入操作時，可以同時對該記憶區塊進行讀取操作，而且該記憶區域中的頁面的資料被讀取後，無需再送出一寫入指令將該頁面標記為已讀取狀態，因此可以提高讀寫速度，降低資料傳遞的延遲時間。

圖4顯示本發明提高記憶體資料讀寫速度的裝置20，其包括寫入電路22、記憶體電路24及讀取電路26。寫入電路22可以是但不限於場域可程式化邏輯閘陣列(FPGA)。記憶體電路24可以是但不限於動態隨機存取記憶體(DRAM)。讀取電路26可以是一主機，例如中央處理器(CPU)。記憶體電路24具有多個記憶區塊242、244、246及248。寫入電路22可以進行一寫入操作以將資料寫入記憶體電路24，而讀取電路26的軟體262可以進行一讀取操作以讀取記憶體電路24中的資料。寫入電路22及讀取電路26可以同時對同一個記憶區塊進行寫入操作及讀取操作，因此本發明的裝置20可以縮短讀寫時間(提高讀寫速度)，降低資料傳遞的延遲。以記憶區塊242為例，在寫入電路22要對記憶區塊242進行寫入操作前，會先透過對應記憶區塊242的狀態暫存器(圖中未示)的標記資料來判斷記憶區塊是否為己讀取狀態“0”。若判斷為是，則寫入電路22開始對記憶區塊242進行寫入操作。記憶區塊242完成寫入操作時，寫入電路22會將對應記憶區塊242的狀態暫存器(圖中未示)的標記資料變更為“1”以將記憶區塊242標記為已寫入狀態。該狀態暫存器可設置在寫入電路12中。在寫入電路22對記憶區塊242進行寫入操作時，讀取電路26的軟體262也可以同時讀取記憶區塊242的資料。在記憶區塊242的資料全部讀取後，讀取電路26將送出一清除指令S1至寫入電路22，使對應記憶區塊242的標記資料變更為“0”，以將記憶區塊242標記為已讀取狀態。

圖5顯示圖4中記憶區塊242的實施例，其包括多個頁面P0~Pn，每一個頁面P0~Pn具有一第一標記區AR、一第二標記區AOE及一資料區AD。寫入電路22可以透過第一標記區AR及第二標記區AOE的資料來判斷頁面P0~Pn是否已寫入資料。例如，寫入電路22可以透過頁面P0的第一標記區AR的資料判斷本次的寫入操作是否已對頁面P0寫入資料，寫入電路22可以透過頁面P0的第二標記區AOE的資料判斷本次的寫入操作為奇數(odd)次或偶數(even)次。

圖5至圖7是用以說明圖4中記憶區塊242的寫入操作及讀取操作。假設裝置20剛啟動時，記憶區塊242被標記為已讀取狀態，而且記憶區塊242中所有頁面P0~Pn的第一標記區AR皆具有第一循環(round)資料“0”，而第二標記區AOE皆具有偶數資料“0”，如圖5所示。寫入電路22在對頁面P0進行寫入操作時，寫入電路22會先偵測頁面P0的第一標記區AR及第二標記區AOE的資料。當偵測到第一標記區AR的第一循環資料“0”及第二標記區AOE的偶數資料“0”與寫入電路22所儲存的第二循環資料“1”及奇數資料“1”不同時，寫入電路22判斷頁面P0未被寫入資料，因而將第一資料D11寫入頁面P0的資料區AD，同時將第二循環資料“1”及奇數資料“1”分別寫入第一標記區AR及第二標記區AOE。當偵測到第一標記區AR及第二標記區AOE的資料與寫入電路22所儲存的資料完全相同或部分相同時，寫入電路22判斷頁面P0已被寫入資料，故不寫入第一資料D1至頁面P0，並結束頁面P0的寫入操作。

參照圖6，在頁面P0完成寫入操作後，寫入電路22接著對頁面P1進行寫入操作，頁面P1的寫入操作與頁面P0相同，故不再贅述。在寫入電路22對頁面P1進行寫入操作將第二資料D12寫入頁面P1的資料區AD時，讀取電路26也同時讀取頁面P0的資料區AD的第一資料D11。在進行讀取操作時，讀取電路26會先偵測頁面P0的第一標記區AR及第二標記區AOE的資料。當偵測到第一標記區AR的第二循環資料“1”及第二標記區AOE的奇數資料“1”與讀取電路26所儲存的第二循環資料“1”及奇數資料“1”相同時，讀取電路22判斷頁面P0的資料區AD的第一資料D11未被讀取，因而讀取頁面P0中的第一資料D11。當偵測到第一標記區AR及第二標記區AOE的資料與讀取電路22所儲存的資料完全不同或部分不同時，讀取電路22判斷頁面P0的資料已被讀取，故不再讀取頁面P0的第一資料，並結束頁面P0的讀取操作。參照圖7，本發明的讀取電路26在讀取第一資料D11後，並不會再送出寫入指令來變更頁面P0中第一標記區AR及第二標記區AOE的資料“1”。由於本發明的讀取電路26不用進行寫入操作，因此本發明的裝置20可以進一步縮短讀寫時間(提高讀寫速度)，降低資料傳遞的延遲。

參照圖4，當寫入電路22將記憶體電路24中的所有記憶區塊242、244、246及248都進行並完成寫入操作後，代表第一寫入循環結束，接著寫入電路22可以再對第一個記憶區域242進行寫入操作以開始第二寫入循環，同時寫入電路22所儲存的第二循環資料“1”及奇數資料“1”會分別變更為第一循環資料“0”及偶數資料“0”。同樣的，在讀取電路26將記憶體電路24中的所有記憶區塊242、244、246及248都進行並完成讀取操作後，代表第一讀取循環結束。接著，讀取電路26可以再從第一個記憶區域242開始讀取資料以進入第二讀取循環，同時讀取電路26所儲存的第二循環資料“1”及奇數資料“1”會分別變更為第一循環資料“0”及偶數資料“0”。

圖8及圖9用以說明記憶區塊242在第二循環的操作。如圖8所示，當第一循環結束時，記憶區塊242中所有頁面P0~Pn的第一標記區AR全部變更為第二循環資料“1”，而第二標記區AOE全部變更為奇數資料“1”。寫入電路22在對頁面P0進行第二循環的寫入操作時，寫入電路22同樣會先偵測頁面P0的第一標記區AR及第二標記區AOE的資料。當偵測到第一標記區AR的第二循環資料“1”及第二標記區AOE的奇數資料“1”與寫入電路22所儲存的第一循環資料“0”及偶數資料“0”不同時，寫入電路22判斷頁面P0未被寫入資料，因而將第一資料D21寫入頁面P0的資料區AD。同時寫入電路22也會將第一循環資料“0”及偶數資料“0”分別寫入第一標記區AR及第二標記區AOE。

參照圖9，在寫入電路22完成頁面P0的寫入操作後，寫入電路22接著對頁面P1進行寫入操作。由於頁面P1的寫入操作與頁面P0相同，故在此不再贅述。在寫入電路22對頁面P1進行寫入操作將第二資料D22寫入頁面P1的資料區AD時，讀取電路26也同時進行第二循環的讀取操作以讀取頁面P0的資料區AD的第一資料D21。在進行讀取操作時，讀取電路26會先偵測頁面P0的第一標記區AR及第二標記區AOE的資料。當偵測到第一標記區AR的第一循環資料“0”及第二標記區AOE的偶數資料“0”與讀取電路26所儲存的第一循環資料“0”及偶數資料“0”相同時，讀取電路22判斷頁面P0的資料區AD的第一資料D21未被讀取，因而讀取頁面P0中的第一資料D21。同樣的，讀取電路26在讀取第一資料D21後，並不會再送出寫入指令來變更頁面P0中第一標記區AR及第二標記區AOE的資料。

圖10顯示圖4中記憶區塊242的另一實施例。圖10與圖5的記憶區塊242的差異在於，圖10的記憶區塊242的第一標記區AR具有二個位元組(16位元)來儲存第一循環資料“00”及第二循環資料“FF”，第二標記區AOE也具有二個位元組來儲存偶數資料“00”及奇數資料“FF”。當第一標記區AR的二個位元組中至少一個位元出現異常或故障，導致該二個位元組呈現的資料並非“00”或“FF”時，例如該二個位元組的資料為“03”或“AA”。此時，寫入電路22及讀取電路26可根據該二個位元組的資料 “03”或“AA”較接近“00”或“FF”，來判斷第一標記區AR內具有第一循環資料“00”或第二循環資料“FF”。例如，寫入電路22及讀取電路26可以將偵測到的資料“03”或“AA”與一預設值“88”比較。假設偵測到的資料為“03”，資料“03”中第一個位元組的數值“0”及第二個位元組的數值“3”分別小於預設值中的第一個數值“8”及第二個數值“8”，因此判斷資料“03”較接近第一循環資料“00”。如此一來，寫入電路22及讀取電路26將判斷第一標記區AR具有第一循環資料“00”。假設偵測到的資料為“AA”，資料“AA”中第一個位元組的數值“A”及第二個位元組的數值“A”分別大於預設值中的第一個數值“8”及第二個數值“8”，因此判斷資料“AA”較接近第一循環資料“FF”，寫入電路22及讀取電路26將判斷第一標記區AR具有第二循環資料“FF”。同樣的，當第二標記區AOE的二個位元組中至少一個位元出現異常或故障，也可以用相同的方法判斷第二標記區AOE內具有偶數資料“00”或奇數資料“FF”。前述判斷資料較接近“00”或“FF”的方式，只是為了解釋本發明，並非限制本發明只能使用此方式進行判斷。圖10的實施例中，第一標記區AR及第二標記區AOE都具有多個位元，因此即使其中部分位元損毀，本發明仍可正常運作，延長記憶體電路24的使用壽命。

圖5至圖10中是以第一標記區AR及第二標記區AOE具有一個位元或二個位元組(多個位元)為例來說明，但本發明並不限於此。第一標記區AR及第二標記區AOE的位元數量是可以更改的，例如第一標記區AR及第二標記區AOE也可以用二個位元、三個位元、一個位元組或三個位元組構成。此外，第一標記區AR及第二標記區AOE的位元數量也不一定相同，例如第一標記區AR可以具有二個位元，而第二標記區AOE可以具有三個位元。

以上對於本發明之較佳實施例所作的敘述係為闡明之目的，而無意限定本發明精確地為所揭露的形式，基於以上的教導或從本發明的實施例學習而作修改或變化是可能的，實施例係為解說本發明的原理以及讓熟習該項技術者以各種實施例利用本發明在實際應用上而選擇及敘述，本發明的技術思想企圖由之後的申請專利範圍及其均等來決定。

10:資料讀寫裝置 12:寫入電路 14:記憶體電路 142:記憶區塊 144:記憶區塊 146:記憶區塊 148:記憶區塊 16:讀取電路 162:軟體 20:裝置 22:寫入電路 24:記憶體電路 242:記憶區塊 244:記憶區塊 246:記憶區塊 248:記憶區塊 26:讀取電路 262:軟體

圖1顯示傳統的資料讀寫裝置。 圖2顯示圖1的資料讀寫裝置的讀寫操作。 圖3顯示圖1中的記憶區塊。 圖4顯示本發明提高記憶體資料讀寫速度的裝置。 圖5至圖9是用以說明圖4中記憶區塊的寫入操作及讀取操作。 圖10顯示圖4中記憶區塊的另一實施例。

20:裝置

22:寫入電路

24:記憶體電路

242:記憶區塊

244:記憶區塊

246:記憶區塊

248:記憶區塊

26:讀取電路

262:軟體

Claims (11)

1. 一種提高記憶體資料讀寫速度的方法，包括： 在對標記為已讀取狀態的一記憶區塊的一第一頁面進行寫入操作時，執行下列步驟： 偵測該第一頁面的一第一標記區具有一第一循環資料或一第二循環資料； 偵測該第一頁面的一第二標記區具有一偶數資料或一奇數資料； 在該第一標記區具有該第一循環資料且該第二標記區具有該偶數資料時，將一第一資料寫入該第一頁面的一資料區，以及將該第二循環資料及該奇數資料分別寫入該第一標記區及該第二標記區；以及 在該第一標記區具有該第二循環資料且該第二標記區具有該奇數資料時，將該第一資料、該第一循環資料及該偶數資料分別寫入該資料區、該第一標記區及該第二標記區；以及 在該第一頁面完成寫入操作後，對該第一頁面進行讀取操作時，執行下列步驟： 偵測該第一標記區具有該第一循環資料或該第二循環資料； 偵測該第二標記區具有該偶數資料或該奇數資料；以及 在該第一標記區具有該第一循環資料且該第二標記區具有該偶數資料，或是在該第一標記區具有該第二循環資料且該第二標記區具有該奇數資料時，讀取該資料區內的該第一資料； 其中，在讀取該第一資料後，不寫入任何資料至該第一標記區及該第二標記區。
2. 如請求項1的方法，其中該第一標記區具有多個位元供儲存該第一循環資料或該第二循環資料。
3. 如請求項2的方法，更包括在該多個位元的數值小於一預設值時判斷該第一標記區具有該第一循環資料，在該數值大於該預設值時，判斷該第一標記區具有該第二循環資料。
4. 如請求項1的方法，其中該第二標記區具有多個位元供儲存該偶數資料或該奇數資料。
5. 如請求項4的方法，更包括在該多個位元的數值小於一預設值時判斷該第二標記區具有該偶數資料，在該數值大於該預設值時，判斷該第二標記區具有該奇數資料。
6. 一種提高記憶體資料讀寫速度的裝置，包括： 一記憶體電路，具有多個記憶區塊，其中每一記憶區塊具有多個頁面，每一頁面具有一第一標記區、一第二標記區及一資料區； 一寫入電路，連接該記憶體電路，用以偵測該第一標記區具有一第一循環資料或一第二循環資料以及偵測該第二標記區具有一偶數資料或一奇數資料，其中在該第一標記區具有該第一循環資料且該第二標記區具有該偶數資料時，該寫入電路將該第二循環資料、該奇數資料及一第一資料分別寫入該第一標記區、該第二標記區及該資料區，以及在該第一標記區具有該第二循環資料且該第二標記區具有該奇數資料時，該寫入電路將該第一循環資料、該偶數資料及該第一資料分別寫入該第一標記區、該第二標記區及該資料區；以及 一讀取電路，連接該記憶體電路，用以偵測該第一標記區具有該第一循環資料或該第二循環資料以及偵測該第二標記區具有該偶數資料或該奇數資料，其中在該第一標記區具有該第一循環資料且該第二標記區具有該偶數資料或是在該第一標記區具有該第二循環資料且該第二標記區具有該奇數資料時，該讀取電路讀取該資料區內的該第一資料，並且在讀取該第一資料後，不寫入任何資料至該第一標記區及該第二標記區。
7. 如請求項6的裝置，其中該寫入電路及該讀取電路同時對同一個記憶區塊進行寫入操作及讀取操作。
8. 如請求項6的裝置，其中該第一標記區具有多個位元供儲存該第一循環資料或該第二循環資料。
9. 如請求項8的裝置，其中該寫入電路及該讀取電路偵測到該多個位元的數值小於一預設值時，判斷該第一標記區具有該第一循環資料，以及該寫入電路及該讀取電路偵測到該數值大於該預設值時，判斷該第一標記區具有該第二循環資料。
10. 如請求項6的裝置，其中該第二標記區具有多個位元供儲存該偶數資料或該奇數資料。
11. 如請求項10的裝置，其中該寫入電路及該讀取電路偵測到該多個位元的數值小於一預設值時，判斷該第二標記區具有該偶數資料，以及該寫入電路及該讀取電路偵測到該數值大於該預設值時，判斷該第二標記區具有該奇數資料。

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