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TWI718695B - 寫入與讀取目標記憶體單元的方法及其積體電路 - Google Patents

寫入與讀取目標記憶體單元的方法及其積體電路 Download PDF

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TWI718695B
TWI718695B TW108136288A TW108136288A TWI718695B TW I718695 B TWI718695 B TW I718695B TW 108136288 A TW108136288 A TW 108136288A TW 108136288 A TW108136288 A TW 108136288A TW I718695 B TWI718695 B TW I718695B
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林永豐
何信義
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旺宏電子股份有限公司
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Abstract

本發明描述一種機制，用以適應在讀取窗口或寫入窗口中的變化，該變化是由處於每一邏輯狀態中並與目標單元共用存取線的半選定單元的數目變化引起的。大致來說，在讀取操作或寫入操作的一個區段中的存取線上偵測漏電流，並調整在該操作的第二區段中偵測或產生的讀取電流或寫入電流以補償經偵測的漏電流。若目標單元的字元線位址尚未改變且經追蹤的漏電流參考值尚未因其他原因而變為無效，則在後續讀取操作或寫入操作中可省略第一區段。

Description

寫入與讀取目標記憶體單元的方法及其積體電路
本發明是關於一種交叉記憶體陣列(crossbar memory array)，且特別具體來說是有關於一種用以改良存取可靠性的陣列。
圖1A示出傳統交叉記憶體陣列的4×4單元部分的平面圖。其包含兩個金屬層。在一個金屬層中，形成數個平行的主要存取線(例如字元線)114，且在下一個金屬層中，形成與主要存取線交叉的數個次要存取線(例如位元線)112。在每一個交叉點處，位元線及字元線與電阻性元件融合以形成記憶體單元(mermoy cell)。每一單元佔據面積4F2，其中F為特徵尺寸(feature size)。圖1B為圖1A的交叉記憶體陣列部分的示意圖。其可看出，形成每一單元(cell，如圖1B所示)的電阻性元件為兩端元件，其中一端連接至記憶體單元的字元線114，且另一端連接至記憶體單元的位元線112。
雖然交叉陣列能夠實現高面積效率，但其具有漏電流Ioff潛泄電流路徑問題。圖2為添加有標記的圖1B的示意圖。位元線 112已經編號為BL0至BL3，且字元線114已經編號為WL0至WL3。亦指示用於一個特定選定單元118(如圖2中的Sel)的讀取操作的偏壓電壓。具體來說，將施加於選定單元118的位元線(圖2中的BL2)以用於讀取操作的偏壓電壓設置為電壓VBL，而將施加於另一位元線(圖2中的BL0、BL1以及BL3)中的每一者以用於讀取操作的偏壓電壓設置為電壓VUBL。類似地，將施加於選定單元118的字元線(圖2中的WL1)以用於讀取操作的偏壓電壓設置為電壓VWL，而將施加於另一字元線(圖2中的WL0、WL2以及WL3)中的每一者以用於讀取操作的偏壓電壓設置為電壓VUWL。
在一個傳統配置中，VBL>VUWL=VUBL>VWL。因此，在完全選定單元(fully selected cell)(諸如118)上的電壓為VBL-VWL，其提供流經單元的電阻性元件的電流，然而在完全未選定單元(fully unselected cell)(諸如120)上的電壓為VUBL-VUWL，該電壓為零。本文中有時將在完全選定單元上的電壓稱作讀取選擇電壓差(read selection voltage difference)，然而本文中有時將在完全未選定單元上的(標稱地為零)電壓稱作讀取非選擇電壓差(read non-selection voltage difference)。然而，陣列亦包含半選定單元122(half selected cells 122，如圖中的Half)，其為與選定單元118共用字元線(圖2中的WL1)但不共用位元線(圖2中的BL2)的單元。在半選定單元122上的電壓為VUBL-VWL，該電壓並非為零。本文中有時將在半選定單元上的電壓稱作讀取半選擇電壓差(read half-selection voltage difference)。因此，由於單元118內的電阻性元件的邏輯狀態，由選擇選定單元118產生的讀取 電流IRD並非唯一的；電流亦自穿過半選定單元122的電流路徑流動至輸出字元線WL1上。在圖2的實例中，由使陣列偏置至讀取單元118而產生的讀取電流藉由下式給定：IRD12=Icell12+Ioff10+Ioff11+Ioff13，其中IRDmn是用以在字元線m(圖2中的WL1)及位元線n(圖2中的BL2)處選擇單元的讀取電流，且Ioffmn是在字元線m(圖2中的WL1)及位元線n(圖2中的BL0、BL1以及BL3)處的半選定單元的電流貢獻。Ioffmn的貢獻為漏電流。
可藉由將IRD12與參考電流進行比較來判定選定單元的邏輯狀態，所述參考電流可為例如在選定單元處於其低電阻狀態中時IRD12的值與在選定單元處於其高電阻狀態中時IRD12的值之間的中間值。圖5a為示出諸如圖1中所示出的可程式化電阻記憶體元件的可程式化電阻記憶體元件(programmable resistance memory device)中的高電阻狀態(左側駝峰)及低電阻狀態(右側駝峰)的理想機率分佈的啟發式圖(heuristic graph)。參看圖5a，水平軸表示觀測的讀取電流，且垂直軸表示在選定單元處於重置狀態(Reset state，左側駝峰)或設置狀態(Set state，右側駝峰)中時讀取電流IRD將處於每一特定讀取電流值的機率。該些值中的不確定性可能由許多可能原因引起，其取決於記憶體單元技術。舉例而言，對於硫族化物類記憶體(chalcogenide based memory)，環境條件可由於主動區(active region)的較小部分的再結晶(re-crystallization)而引起電阻中的偏移。其他類型的可程式化電阻記憶體材料中可能出現其他問題。
可看出，若選定單元處於重置狀態中，則觀測的讀取電流 IRD將處於下部重置狀態界限RL與上部重置狀態界限RU之間。若其處於設置狀態中，則觀測的讀取電流IRD將處於下部設置狀態界限SL與上部設置狀態界限SU之間。可進一步看出，只要SL>RU，則所謂「讀取窗口」(read window)由上部重置狀態界限RU及下部設置狀態界限SL定義，且參考電流可置於讀取窗口的中間處。若觀測讀取電流IRD低於參考電流，則將選定單元解釋為處於重置狀態中。若其高於參考電流，則將選定單元解釋為處於設置狀態中。(如本文中所使用，若單元處於其低電阻狀態中，則將其視為處於其「設置」狀態中，且若其為其高電阻狀態，則視為處於其「重置」狀態中。其他實施例可使用相反定則。)
然而，漏電流Ioff相依於資料模式。舉例而言，若半選定單元處於低電阻狀態中，則相比於所述半選定單元處於高電阻狀態中時，所述半選定單元將提供更多漏電流。因此，選定單元IRDmn的讀取電流將藉由以下給定：IRDmn=Icellmn+ΣSIoff(set)+ΣRIoff(reset)，其中S為處於設置狀態中用以共用字元線m的半選定單元的數目，R為處於重置狀態中用以共用字元線m的半選定單元的數目，且S+R對於給定字元線(傳統上對於陣列中的所有字元線)是固定的。不同數目的處於設置狀態及重置狀態的半選定單元的潛在影響可認為是讀取窗口在圖5a中的水平軸上向左或向右的偏移。此可在圖5b中看出，所述圖5b示出三種情況。在小漏電流Ioff(亦即，其中大部分或所有半選定單元處於重置狀態中)的情況下，讀取窗口朝向左側定位(頂部圖式)。在大漏電流Ioff(亦即，其中大部分或所有半選定單元處於設置狀態中)的情況下，讀 取窗口朝向右側定位(底部圖式)。且在中漏電流Ioff(亦即，其中處於重置狀態中的半選定單元的數目約等於處於設置狀態中的數目)的情況下，讀取窗口定位於底部圖式與頂部圖式之間的中間。可看出，若漏電流Ioff的可能值的範圍(range of possible values)較大，則讀取窗口可在任一方向上偏移如此遠，以使得參考電流可不再用以判定觀測的讀取電流IRD以表示選定單元是處於設置狀態中還是處於重置狀態中。使讀取窗口的可能位置的範圍(range of possible positions)最小化的需求可嚴重地限制記憶體設計者設計交叉陣列記憶體的靈活性。
本發明提供一種機制，所述機制用以適應由處於每一邏輯狀態中的半選定單元的數目中的變化所引起的讀取窗口中的變化。大致描述，所述機制是關於偵測字元線上的漏電流，以及藉由使參考電流偏移至處於所得的讀取窗口內來補償漏電流。
讀取操作可包含第一區段及第二區段，在所述第一區段中於經漏電流追蹤的參考值(leakage-tracked reference value)中偵測及獲取資料相依(data-dependent)的讀取電流，在所述第二區段中讀取目標單元且將其與經漏電流追蹤的參考值進行比較。若讀取字尋址尚未改變且經漏電流追蹤的參考值尚未因其他原因而變為無效，則可藉由在第二讀取操作及後續讀取操作期間省略第一讀取區段來加速連續讀取操作的序列(A sequence of consecutive read operations)。
寫入操作可利用類似技術。
提供以上發明內容以便提供對本發明的一些態樣的基本理解。此發明內容不試圖識別本發明的關鍵或決定性要素或描繪本發明的範疇。其唯一目的在於以簡化形式呈現本發明的一些概念以作為隨後提出的更詳細描述的序言。本發明的特定態樣描述於申請專利範圍、說明書以及圖式中。
112、1020、1114、1812、1813、2020、2022、BL、BL0、BL1、BL2、BL3、BLR:位元線
114、1016、1215、1815、WL、WL0、WL1、WL2、WL3:字 元線
115、1215:未選定字元線
118:選定單元
120:完全未選定單元
122:半選定單元
310、312、314、316、410、412、413、414、416、1610、1612、1614、1616、1618、1620、1710、1712、1714、1715、1716:步驟
610、1012、1810:記憶體陣列
612、1212:選定位元線
613、1213:未選定位元線
614、1214、1814:選定字元線
620:參考電流源
622、626:參考開關
624:電流求和節點
628、636:輸入端
630:感測放大器
632、638:電流至電壓轉換級
634:感測開關
640:預設置級
642、644、744、846、1244、1346:箭頭
646:致能訊號(En)
720、722、726、734、740、742、772、2014、2016:電晶體
732、738、2012:電容器
818、1218:目標記憶體單元
910、912、914、916、918、920、922、924、1418、1419、1420、1421、1424:線
1010:積體電路
1014:字元線解碼器
1018:位元線解碼器
1022:匯流排
1024:感測電路
1026:資料匯流排
1028:資料輸入線
1030:電路
1032:資料輸出線
1034:控制器
1036:偏壓電路電壓及電流源
1038:參考有效性判定模組
1110:主要記憶體陣列
1112:參考記憶體陣列
1114:參考陣列位元線
1216:參考記憶體單元
1510、1512、1514:讀取操作
1818:選定目標單元
1820:寫入電流源
1920:寫入電流產生器
1926:漏電流開關/傳輸電晶體
1932:漏電流收集器/傳輸電晶體
1934:寫入電流開關
2010:放電電晶體
2018:節點
Cr:參考電容
Cs:感測電容
ENB_REF、PRE、SWR、SWS:控制訊號
F:特徵尺寸
ICELL:單元電流
Iwrite:寫入電流
IRD、ΣIoff:讀取電流
Ioff:漏電流
Iref:參考電流
IREF_LT:漏電流追蹤參考電流
RL:下部重置狀態界限
RU:上部重置狀態界限
SL:下部設置狀態界限
SU:上部設置狀態界限
VBL、VBLR、Vcc、Vcell、VUBL、VUWL、VWL、VWR:電壓
Vmin:預定最小電壓
VRD:讀取電壓
Vref:參考電壓
VREF_LT:漏電流追蹤讀取參考偏壓
WRBIAS:寫入偏壓電壓
將針對特定實施例而描述本發明，且將參考圖式，其中：圖1A示出可併入本發明的態樣的傳統交叉記憶體陣列的4×4單元部分的平面圖。
圖1B為圖1A的交叉記憶體陣列部分的示意圖。
圖2為圖1B添加標記的示意圖。
圖3、圖4、圖16以及圖17為根據本發明的態樣的用以示出交叉記憶體陣列的操作的流程圖。
圖5a、圖5b以及圖5c(統稱為圖5)為可程式化電阻記憶體元件中的高電阻狀態及低電阻狀態的機率分佈的啟發式圖。
圖6a及圖6b(統稱為圖6)為在讀取操作中考慮到漏電流的配置的方塊圖。
圖7a及圖7b(統稱為圖7)以及圖8a及圖8b(統稱為圖8)示出圖6的方塊圖的電路實施。
圖9、圖14a以及圖14b為在併入本發明態樣的讀取操作期間的電壓及控制訊號的時序圖。
圖10為包含併入本發明態樣的交叉記憶體陣列的積體電路的簡化方塊圖。
圖11示出提供參考電流的雙陣列結構。
圖12a及圖12b(統稱為圖12)以及圖13a及圖13b(統稱為圖13)示出用以併入本發明態樣的讀取操作的圖11的雙陣列結構的操作。
圖15a、圖15b以及圖15c示出讀取操作的序列。
圖18為具有寫入電流產生器的交叉記憶體陣列部分的示意圖。
圖19a及圖19b(統稱為圖19)為在寫入操作中考慮到漏電流的配置的方塊圖。
圖20a及圖20b(統稱為圖20)為分別示出圖19a及圖19b的配置的電路實施的示意圖。
以下描述經呈現以使得所屬領域的技術人員能夠製成及使用本發明，且提供於特定應用及其要求的上下文中。對所揭露的實施例的各種修改對於所屬領域的技術人員而言將顯而易見，且本文中定義的通用原理可在不脫離本發明的精神及範疇的情況下應用於其他實施例及應用。因此，本發明並不試圖限於所示出的實施例，而是應符合與本文中所揭露的原理及特徵一致的最廣範疇。
本發明的態樣應用以至少四種情況中：讀取操作，其中感測放大器感測選定字元線上的電流；讀取操作，其中感測放大器感測選定位元線上的電流；寫入操作，其中寫入電流源施加於選定位元線；以及寫入操作，其中寫入電流源施加於選定字元線。此詳細描述以第一情況開始，且稍後論述其他情況。
在詳細地描述實施例之前，描述本發明態樣中可用於的整體記憶體元件的一些態樣將是有用的。圖10為包含使用可程式化電阻記憶體單元實施的記憶體陣列1012的積體電路1010的簡化方塊圖，所述可程式化電阻記憶體單元諸如具有相變記憶體元件(phase change memory elements)的記憶體單元。傳統來說，記憶體單元由多位元位址所尋址，其中位元的一個區段用以標識單元的字元線且位元的另一區段用以標識單元的位元線。字元線解碼器1014接收目標記憶體單元位址的字元線位元，且耦接至沿記憶體陣列1012中的列配置的多個字元線1016且與所述多個字元線1016電性通訊。位元線(行)解碼器1018接收目標記憶體單元位址的位元線位元，且與沿記憶體陣列1012中的行配置的多個位元線1020電性通訊。在圖10的實施例中，位元線將記憶體陣列1012中的選定記憶體單元耦接至感測電路1024中的感測放大器。位址在匯流排1022上提供至字元線解碼器1014及位元線解碼器1018。包含感測放大器及資料輸入結構(data-in structures)的感測電路1024經由資料匯流排1026耦接至位元線解碼器1018。資料經由資料輸入線1028自積體電路1010上的輸入/輸出埠(input/output ports)或自積體電路1010內部或外部的其他資料源供應至感測電路1024中的資料輸入結構。其他電路1030可包含於積體電路1010，諸如通用處理器(general-purpose processor)、專用應用程式電路(special purpose application circuitry)或由記憶體陣列1012所支持的晶片上系統(system-on-a-chip)功能性的模組組合上。資料經由資料輸出線1032自感測電路1024中的感測放大器供應至積體電路1010上的輸入/輸出埠，或至積體電路1010內部或外部的其 他資料目的地。圖10的實施例更包含參考有效性判定模組1038，在下文中參看圖15a等描述其目的。
在此實例中使用狀態機(state machine)實施控制器1034以執行下文描述的過程，且控制偏壓電路電壓及電流源1036以用於應用控制器的偏壓配置，包含寫入模式及讀取模式以及參考偵測模式(reference detection mode)。可使用如所屬領域中已知的專用邏輯電路實施控制器1034。在替代實施例中，控制器1034包括通用處理器，所述通用處理器可實施於相同積體電路上以執行電腦程式以控制裝置的操作。在又其他實施例中，專用邏輯電路與通用處理器的組合可用以實施控制器1034。
在方塊1036中的偏壓電路電壓及電流源可使用如所屬領域中通常已知的但以適合於本文所描述的技術的方式應用的下述者來實施：具有分壓器及電荷泵的電源供應輸入、電流源電路、脈衝成形電路、定時電路以及電壓開關及電流開關。
在操作中，記憶體陣列1012中的記憶體單元中的每一者儲存由對應的記憶體元件的電阻表示的邏輯值。可例如藉由以下來判定邏輯值：利用感測電路1024中的感測放大器將經用以讀取的記憶體單元的位元線或字元線上的電壓或電流與適當的參考電流或電壓進行比較。使用本文所描述技術，參考電壓或電流可建立在對應於諸如邏輯「0」的資料值的預定範圍，以及對應於諸如邏輯「1」的資料值的另一個不同的預定範圍之間。
因此，可藉由以下來實現對記憶體陣列1012的記憶體單元的讀取或寫入：將包含適當電壓的偏壓配置施加於多個字元線中的一經選擇者，以及將多個位元線中的一經選擇者耦接至電壓 源使得電流流經目標記憶體單元。
寫入模式包含用於相變記憶體的設置過程及重置過程。在用於目標相變記憶體單元的重置操作的偏壓配置中，字元線解碼器1014有助於為字元線提供適當電壓脈衝，以導通記憶體單元的存取電晶體。位元線解碼器1018有助於將電壓脈衝供應至適當振福及持續時間的位元線以誘導電流流經目標記憶體元件，記憶體元件主動區的電流升高溫度至高於相變材料的轉變溫度(transition temperature)且亦高於將主動區的相變材料置換為液態的熔融溫度(melting temperature)。電流隨後例如藉由終止位元線上的及字元線上的電壓脈衝而終止，當在主動區冷卻至高電阻一般非晶相以在記憶體單元建立高電阻重置狀態時，導致相對快速的淬火時間(quenching time)。重置操作亦可包括超過一個脈衝，例如使用一對脈衝。
在用於目標相變記憶體單元的設置操作的偏壓配置中，字元線解碼器1014有助於為選定字元線提供適當電壓脈衝，以導通目標記憶體單元的存取電晶體。位元線解碼器1018有助於將電壓脈衝供應至適當振福及持續時間的選定位元線以誘導電流流經目標記憶體元件，所述電流脈衝足以使主動區的溫度升高高於轉變溫度且導致主動區中的自高電阻一般非晶相(high resistance generally amorphous phase)至低電阻一般結晶相(low resistance generally crystalline phase)的轉變，此轉變降低記憶體元件的電阻且將選定記憶體單元設置為低電阻狀態。
在目標記憶體單元的讀取模式中，字元線解碼器1014有助於為選定字元線提供適當電壓脈衝，以導通記憶體單元的存取 電晶體。位元線解碼器1018有助於將電壓供應至適當振福及持續時間的選定位元線以誘導電流流經目標記憶體元件，所述目標記憶體元件並不導致記憶體元件的電阻狀態發生變化。選定位元線上的電流經過目標記憶體單元且其取決於目標記憶體單元的電阻，因此邏輯狀態與目標記憶體單元相關聯。因此，目標記憶體單元的邏輯狀態可藉由以下來判定：偵測目標記憶體單元的電阻是對應於高電阻狀態還是對應於低電阻狀態，例如藉由利用感測電路1024的感測放大器將對應位元線上的電壓或電流與適當參考電壓或電流(如本文中所描述)進行比較。
在參考偵測模式中，控制器1034執行下文更詳細描述的過程。
如上文所提及，本文實施例適應讀取窗口中的變化所利用的機制是有關於偵測字元線上的漏電流，以及藉由使參考電流偏移至處於所得的讀取窗口內來補償漏電流。此於圖5c中啟發式地示出。圖5c示出與圖5b中相同的三種情況中的讀取窗口的位置，不同之處在於在每一情況下參考電流偏移至處於用於特定情況的實際讀取窗口內。
在本文所描述的實施例中的選定單元的狀態的感測是藉由電壓模式感測放大器(voltage mode sense amplifier)來執行，所述電壓模式感測放大器將目標單元的字元線上的電壓Vcell與參考電壓Vref進行比較。若電壓Vcell高於參考電壓Vref，則將單元視為具有一邏輯狀態，其若電壓Vcell低於參考電壓Vref，則將單元視為具有一相反的邏輯狀態。在將讀取電流IRD與參考電流Iref進行比較而不是將電壓進行比較的陣列中，可將電流轉換成電壓， 因此可如剛剛所描述的感測經選定單元的邏輯狀態。因此，讀取窗口可以用電壓窗口或電流窗口表示。圖5c使用電流窗口配置。
在不考慮漏電流的情況下，藉由|IRD-Iref|給定讀取窗口，意謂將讀取電流與固定值參考電流Iref進行比較：若讀取電流IRD高於參考電流Iref，則將單元視為具有一邏輯狀態，且若IRD低於參考電流Iref，則將單元視為具有一相反的邏輯狀態。但若存在漏電流，則讀取電流IRD可偏移如此之遠，使得感測放大器難以區分單元的邏輯狀態。本發明的實施例可藉由補償實際漏電流來緩解此問題。具體來說，首先偵測特定字元線的讀取電流ΣIoff，隨後新漏電流追蹤參考電流IREF_LT被判定為：IREF_LT=Iref+ΣIoff。
選定單元的讀取電流為：IRD=Icell+ΣIoff。
因此，藉由|IRD-Iref|給定的讀取窗口變為|IRD-IREF_LT|=|Icell+ΣIoff-Iref-ΣIoff|=|Icell-Iref|。
可看出，無論漏電流Ioff的影響可能為何，漏電流Ioff的影響已經抵消。
圖6a為在從目標記憶體單元讀取資料時考慮字元線上實際漏電流的配置的方塊圖。記憶體陣列610的目標記憶體單元的字元線(為方便起見，本文中有時提及為選定字元線)614的電流輸出提供至電流求和節點624。輸出614為本發明實施例中的字元線，但在不同實施例中，其可為位元線。參考電流源620具有經由參考開關622連接至電流求和節點624的電流輸出。電流求和節點624經由另一參考開關626連接至電壓模式感測放大器630的 第一輸入端628(亦稱作參考輸入端或參考節點)。輸入端628亦連接至電流至電壓轉換級632，所述電流至電壓轉換級632可例如關於如下文所描述串聯連接至固定參考電壓的電容器。電流求和節點624亦經由感測開關634連接至感測放大器630的第二輸入端636(亦稱作感測端或感測節點)。第二輸入端636亦連接至另一電流至電壓轉換級638。電流求和節點624亦連接至預設置級640。控制器1034在讀取操作中的適當時間藉由確認致能訊號646(En)來啟用感測放大器630的感測操作。
圖6a的配置根據兩級(two-step)讀取操作來操作，所述兩級讀取操作在本文中亦稱為具有兩個讀取區段的讀取操作。第一區段是關於獲得漏電流資訊以及創建感測放大器630的第一端628處的漏電流追蹤讀取參考偏壓VREF_LT。第二區段是關於在感測放大器630的第二端636處將實際讀取電流IRD轉換為讀取電壓VRD。
因此在第一區段中，關閉參考開關622及參考開關626(亦即，在其傳導中，呈「導通」或「致能」狀態)，且開啟感測開關634(不傳導，呈「不導通」或「禁能」)。用於未選定單元的偏壓電壓VUBL施加於記憶體陣列610的所有位元線，包含用於目標單元的位元線612以及用於未選定單元的位元線613。因此，共用選定字元線的所有單元為「半選定」的，且選定字元線614上的電流輸出為讀取電流ΣIoff。(字元線614上的電流輸出實際上略微不同於讀取電流ΣIoff，此是由於半選定目標單元亦起作用。然而，針對傳統的較大陣列，可忽略所述差異。或者，用於目標單元的位元線612可在電壓VWL下偏壓，在此情況下目標單元對讀取電流 ΣIoff沒有貢獻。)此電流位準從電流源620添加至參考電流Iref，且藉由電流至電壓轉換級632轉換成漏電流追蹤參考偏壓VREF_LT=Vref+Voff。圖6a中藉由箭頭642指示有關電流。接下來，在讀取操作的第二區段中，開啟參考開關622及參考開關626且關閉感測開關634。用於未選定單元的偏壓電壓VUBL施加於記憶體陣列610的所有位元線613而非選定位元線612，偏壓電壓VBL施加於所述選定位元線612。因此，目標單元目前為完全選定的，且共用選定字元線的所有其他單元為「半選定」的。選定字元線614上的電流輸出目前為Icell+ΣIoff。(同樣，其可略微不同於Icell+ΣIoff，但在較大陣列上，可忽略所述差異。)此電流位準藉由電流至電壓轉換級638轉換成讀取電壓VRD=Vcell+Voff。圖6b為圖6a的圖式的複本，不同之處在於此第二讀取區段的開關的位置。圖6b中藉由箭頭644指示此第二讀取區段的有關電流。隨後啟用感測放大器630，且將讀取電壓VRD與漏電流追蹤參考偏壓VREF_LT進行比較，此抵消半選定單元的資料相依影響(data dependent effect)。
可藉由在電流求和節點624處確定預充電電壓來促進讀取過程的任一個或兩個步驟。這些是關於圖7a、圖7b、圖8a以及圖8b的描述。在這些圖中，已根據如圖1B中所示出的4×4陣列再次繪製記憶體陣列610，以便標識未選定單元、半選定單元、完全選定單元以及各種電流。另外，已用實例電路級元件替換圖6a及圖6b中象徵性地示出的某些元件。參考電流源620已藉由P通道電晶體來實施，所述P通道電晶體具有施加於其閘極端的偏壓電壓；開關622、開關626以及開關634已藉由電晶體722、電晶 體772以及電晶體734來實施；電流至電壓轉換級632及電流至電壓轉換級638已分別作為耦接至字元線讀取電壓VRD的電容器732及電容器738來實施；且預設置級640已作為耦接至讀取電壓VRD的電晶體來實施。電容器732及/或電容器738可以是任何類型的電容器，包含例如MOS電容器、MIM電容器、金屬線電容器、寄生電容器等，以及此類裝置的組合。一般而言，電流至電壓轉換級632及電流至電壓轉換級638中的任一者或兩者可使用「電容」來實施。
在操作中，在第一讀取區段預設置階段中，啟動預設置路徑，所述預設置路徑在感測放大器630的參考節點628處建立讀取電壓VRD作為初始電壓。此藉由同時進行所有以下操作來實現：將電壓VUBL施加至所有位元線612、位元線613；將電壓VUWL施加至所有未選定字元線115；導通電晶體726及電晶體740；以及不導通電晶體722及電晶體734，因此，利用藉由箭頭742指示電流，使電容器732上的電壓為讀取電壓VRD，正如選定字元線614上的電壓。如本文中所使用，偏壓及訊號的「同時」應用意謂存在一時間段，儘管偏壓及訊號並非皆需共用開始時間、結束時間或持續時間，但在所述時間段中偏壓及訊號皆為有效的。
在第一讀取區段的漏電流獲取階段中，關閉預設置路徑且導通參考路徑。如圖7b中所示出，此關於不導通電晶體740且導通電晶體722。電晶體734保持關閉且電晶體726保持導通。電壓VUBL保持施加於所有位元線612、位元線613，且電壓VUWL保持施加於所有未選定字元線115。如由箭頭744所指示，Iref+ΣIoff的所得電流將電容器732充電至電壓Vref+Voff，其為漏電 流追蹤參考偏壓VREF_LT。
在第二讀取區段預設置階段中，啟動預設置路徑，所述預設置路徑在感測放大器630的感測節點636處建立讀取電壓VRD作為初始電壓。如圖8a中所示出，此關於不導通電晶體722及電晶體726且導通電晶體734及電晶體740。電壓VUBL保持施加於所有位元線612、位元線613，且電壓VUWL保持施加於所有未選定字元線115。如由箭頭846所指示，所得電流使得電容器738上的電壓為讀取電壓VRD，同樣正如選定字元線614上的電壓。
在第二讀取區段的資料獲取階段中，再次關閉預設置路徑，且使選定位元線612偏壓至位元線讀取偏壓電壓VBL。電壓VUBL保持施加於所有未選定位元線613。電晶體722、電晶體726以及電晶體740皆關閉且電晶體734導通，允許實際讀取電流IRD我電容器738充電。由於電壓VBL目前施加於選定位元線612，因此主要藉由目標記憶體單元818中的邏輯狀態來判定讀取電流IRD，不同之處在於來自流經共用字元線614的半選定記憶體單元中的每一者的電流的貢獻。因此，IRD=Icell+ΣIoff，且在感測放大器630的感測節點636上建立的所得電壓為Vcell+Voff。
圖7a、圖7b、圖8a以及圖8b中指示控制訊號PRE、控制訊號SWR、控制訊號SWS以及控制訊號ENB_REF。圖9為示出此等訊號及其他的電壓在剛剛所描述的讀取操作期間變化的程度的時序圖。如圖9中所示出，整個讀取操作包含第一讀取區段，繼之以第二讀取區段。第一讀取區段包含預設置階段，繼之以漏電流獲取階段，且第二讀取區段包含預設置階段，繼之以資料獲取階段。如線910所示出，整個讀取操作藉由READ訊號自低升高至 高而開始如線912所指示，控制訊號PRE訊號在兩個預設置階段期間導通電晶體740，且在漏電流獲取階段及資料獲取階段期間不導通所述電晶體740。如線914所指示，控制訊號SWR訊號藉由在第一讀取區段期間而非在第二讀取區段期間導通電晶體726來啟動參考電流路徑。相反地，如線916所指示，控制訊號SWS訊號藉由在第二讀取區段期間而非在第一讀取區段期間導通電晶體734來啟動感測電流路徑。控制訊號ENB_REF訊號(線918)藉由僅在第一讀取區段的漏電流獲取階段期間使P通道電晶體722的閘極電壓較低，來使得參考電流Iref僅在第一讀取區段的漏電流獲取階段期間能夠到達至電流求和節點624。對於前三個階段，選定位元線612上的電壓保持在電壓VUBL，且僅在資料獲取階段期間升高至電壓VBL(線920)，且選定字元線614上的所得電壓曲線在線922中示出。
線922示出四種情況：目標單元處於設置狀態中時的較大漏電流Ioff；目標單元處於重置狀態中時的較大漏電流Ioff；目標單元處於設置狀態中時的較小漏電流Ioff；以及目標單元處於重置狀態中時的較小漏電流Ioff。在所有四種情況下，在第一讀取區段的預設置階段期間使選定字元線614上的電壓降至讀取電壓VRD。在漏電流獲取階段中，此電壓在較大漏電流Ioff情況下增大至較大值Vref+Voff2，或在較小漏電流Ioff情況下增大至較小值Vref+Voff1。此為漏電流追蹤參考偏壓VREF_LT，且其在控制訊號SWR不導通電晶體726時由電容器732獲取。隨後，在第二區段中，預設置階段再次使選定字元線614上的電壓降至讀取電壓VRD。隨後，在資料獲取階段中，電壓增大至一個值，該值取決於 目標記憶體單元的狀態及漏電流Ioff的值。如圖9中自上而下所示出，在目標單元處於設置狀態中時的較大漏電流Ioff的情況下，電壓最高。次高為目標單元處於重置狀態中時的較大漏電流Ioff的情況。接下來為目標單元處於設置狀態中時的較小漏電流Ioff的情況，且最低為目標單元處於重置狀態中時的較小漏電流Ioff的情況。
在資料獲取階段結束時，感測放大器630將獲取的感測電壓(在感測節點636處)與漏電流追蹤參考電壓(在參考節點628處)進行比較，所述漏電流追蹤參考電壓是在漏電流獲取階段結束時獲取的。圖9中的線924示出彼此重疊的兩個訊號，其中獲取的感測電壓為實線且漏電流追蹤參考電壓為虛線。在第一讀取區段中，虛線為線922的複本。在第二讀取區段中，虛線保持在固定(獲取的)漏電流追蹤參考電壓處，同時實線為線922的複本。可看出，在第二讀取區段結束時，漏電流追蹤參考電壓大致在針對目標記憶體單元的設置狀態及重置狀態而感測到的讀取電壓之間的中間位置，且對於較大漏電流Ioff情況及較小漏電流Ioff情況兩者皆如此。事實上，對於任何可能的漏電流Ioff值皆將如此。因此，無論處於一種狀態中或另一狀態中的共用選定字元線的其他單元的數目如何，保持區分目標記憶體單元的邏輯狀態的能力。
應注意，在上文所描述的實施例中，所偵測的電流為存在於陣列的字元線上的電流。在其他實施例中，可在陣列的位元線上偵測電流。由於互換性，位元線及字元線有時在本文中更一般而言稱為「主要存取線」及「次要存取線」。在一個實施例中，主要存 取線為位元線且次要存取線為字元線，然而在另一實施例中，主要存取線為字元線且次要存取線為位元線。術語「主要」及「次要」在本文中應僅視為標記，且並不暗示一個存取線以任何形式優先於另一存取線。
替代實施例：參考記憶體陣列的使用
在圖7a、圖7b、圖8a以及圖8b中，參考電流Iref藉由偏壓P通道電晶體720提供至電壓Vcc。其他類型的電流源為吾人所熟知且可取代單一電晶體720。在其他實施例中，參考電流可藉由其他機制提供。在一個此類替代實施例中，參考電流經由參考記憶體陣列提供而不是藉由單獨參考電流源620提供。參考記憶體陣列可共用與主要記憶體陣列相同的所有字元線。
圖11示出替代實施例的雙陣列結構(dual array structure)。其包含與圖2的記憶體陣列大致相同的主要記憶體陣列1110，以及參考記憶體陣列1112。參考記憶體陣列1112僅包含共用單一參考位元線BLR 1114的單行記憶體單元。參考記憶體陣列1112中的記憶體單元中的每一者與主要記憶體陣列中的對應列的記憶體單元共用各別字元線。較佳地，參考單元處於一電阻狀態中，所述電阻狀態大致為設置狀態與重置狀態之間的中間狀態。
圖12a、圖12b、圖13a以及圖13b示出此替代實施例的操作。在操作中，第一讀取區段預設置階段示出於圖12a中。在此階段中，啟動預設置路徑，所述預設置路徑將讀取電壓VRD建立為感測放大器630的參考節點628處的初始電壓。此藉由以下來實現：將電壓VUBL施加至所有位元線1212、位元線1213；將電壓VUWL施加至所有未選定字元線1215；導通電晶體726及電晶 體740，且不導通電晶體734。亦將電壓VUBL施加於參考位元線1114。因此，在電流由箭頭742指示的情況下，使電容器732上的電壓為讀取電壓VRD，正如選定字元線614上的電壓。
在第一讀取區段的漏電流獲取階段中(圖12b)，關閉預設置路徑且導通參考路徑。此是關於不導通電晶體740且使電晶體734處於不導通狀態中。電晶體726保持導通。電壓VUBL保持施加於主要陣列中的所有位元線1212、位元線1213，且電壓VUWL保持施加於所有未選定字元線115。但目前參考位元線1114上的電壓上升至電壓VBLR。電壓VBLR可與電壓VBL相同。因此，電流(Iref)自參考位元線1114流經共用選定字元線的參考記憶體單元1216，且添加至從選定字元線流出至電流求和節點624中的電流。如箭頭1244所指示，Iref+ΣIoff的所得電流將電容器732充電至電壓Vref+Voff，其為漏電流追蹤參考偏壓VREF_LT。
在第二讀段區段預設置階段中(圖13a)，啟動預設置路徑，所述預設置路徑在感測放大器630的感測節點636處建立讀取電壓VRD作為初始電壓。此是關於不導通電晶體726以及導通電晶體734及電晶體740。電壓VUBL保持施加於主要記憶體陣列1110的所有位元線1212、位元線1213，且亦施加於參考陣列位元線1114。電壓VUWL保持施加於所有未選定字元線115。如由箭頭1346所指示，所得電流使得電容器738上的電壓為讀取電壓VRD，同樣正如選定字元線1214上的電壓。
在第二讀段區段的資料獲取階段中(圖13b)，再次關閉預設置路徑，且使選定位元線1212偏壓至位元線讀取偏壓電壓VBL。電壓VUBL保持施加於主要記憶體陣列1110的所有未選定 位元線1213，且亦施加於參考記憶體陣列1112的參考位元線1114。不導通電晶體726及電晶體740兩者，且導通電晶體734，使得實際讀取電流IRD為電容器738充電。由於電壓VBL目前施加於選定位元線1212，因此主要藉由目標記憶體單元1218中的邏輯狀態來判定讀取電流IRD，不同之處在於來自流經共用字元線1214的半選定記憶體單元(包含半選定參考單元1216)中的每一者的電流的貢獻。因此，IRD=Icell+ΣIoff，且在感測放大器630的感測節點636上建立的所得電壓為Vcell+Voff。
關於圖7a、圖7b、圖8a以及圖8b的實施例，圖11的實施例提供參考單元的操作將與正常陣列的操作類似的優勢。另一方面，圖11的實施例是關於較大佈局面積，以及難以微調較大數目的參考單元。
圖14a為示出訊號的電壓在剛剛所描述的讀取操作期間如何變化的時序圖。所示出的線與圖9中的相同，不同之處在於已由線1418替換線918，所述線918表示電晶體722的啟用訊號，所述線1418表示施加至參考記憶體陣列1112的參考位元線1114的電壓。可看出，此電壓開始較低(在電壓VUBL處)，且僅在第一讀取區段的漏電流獲取階段期間升高至電壓VBLR。隨後，其在讀取操作的剩餘時間返回低至電壓VUBL。可自線1424進一步看出，示出獲取的感測電壓(在感測節點636處)重疊在漏電流獲取階段結束時獲取的漏電流追蹤參考電壓(在參考節點628處)上，與如同圖6a、圖6b、圖7a以及圖7b的實施例一樣，無論處於一種狀態中或另一狀態中的共用選定字元線的其他單元的數目如何，保持區分目標記憶體單元1218的邏輯狀態的能力。
圖14b示出另一時序圖，該時序圖為圖14a的變型。所示出的線與圖14a中的相同，不同之處在於由線1419替換線1418，所述線1418表示施加至參考記憶體陣列1112的參考位元線1114的電壓。同樣在圖14b中，由線1421替換線1420，所述線1420表示施加至選定位元線1212的電壓。可看出，在圖14b中的實施例的操作中，根據圖14b的實施例的操作不同於圖14a的實施例的操作，相比於在圖14a中，參考位元線1114上的電壓更早增大至電壓VBLR。所述電壓在第一讀取區段的預設置階段期間升高且保持在電壓VBLR處直至第一讀取區段結束為止，而非僅在第一讀取區段的漏電流獲取階段期間升高。類似地，在圖14b中，相比於在圖14a中，選定位元線1212上的電壓更早增大至電壓VBL。所述電壓在第二讀取區段的預設置階段期間升高且保持在電壓VBL處直至讀取操作結束為止，而非僅在第二讀取區段的資料獲取階段期間升高。圖14b實施例可藉由減少獲取漏電流及資料所需的時間來，以相對於圖14a實施例來加速讀取操作。另一方面，由於高電壓偏壓在每一讀取操作中施加更長時間段，因此圖14b實施例在單元上產生更多應力。此增大讀取干擾的風險。同樣，如同圖6a、圖6b、圖7a以及圖7b的實施例一樣，無論處於一種狀態中或另一狀態中的共用選定字元線的其他單元的數目如何，保持區分目標記憶體單元1218的邏輯狀態的能力。
圖16為圖9、圖14a以及圖14b的流程圖，其中圖9、圖14a以及圖14b的時序圖為呈訊號形式的實例表達。在步驟1610中，讀取操作開始。在步驟1612中，第一讀取區段預設置階段發生，其中使選定字元線偏壓至讀取電壓VRD。在步驟1614中，第 一讀取區段的漏電流獲取階段發生。電流至電壓轉換級用以藉由使用參考電流Iref及漏電流ΣIoff來構建漏電流追蹤參考偏壓VREF_LT，以為字元線及參考電容Cr兩者充電。在一個實施例中，參考電流Iref由電流鏡電路產生，然而在另一實施例中，其由與主要陣列共用相同字元線(WL)的參考陣列產生。在步驟1616中，第2讀取區段預設置階段發生，其中使字元線偏壓至讀取電壓VRD。在第二讀取區段的資料獲取階段中，使選定位元線上升至位元線偏壓電壓VBL。單元電流ICELL及漏電流ΣIoff將字元線及感測電容Cs充電至感測電壓Vcell+Voff(步驟1618)。在步驟1620中，讀取操作完成，其中感測放大器將參考電容Cr上的參考電壓與感測電容Cs上的感測電壓進行比較以便判定目標單元的邏輯狀態。
再使用漏電流追蹤參考偏壓
圖9、圖14a以及圖14b各自示出整個讀取操作的實施例，包含第一區段及第二區段兩者。在一個實施例中，每一讀取操作經歷第一區段及第二區段兩者。然而，對於兩個連續讀取操作，若用以第二讀取區段的選定字元線與用以第一讀取區段的選定字元線相同，則傳統上由於漏電流將並不發生改變而不需要重複第一區段。因此，可藉由自第二讀取操作及後續讀取操作中的每一者省略第一讀取區段，來加速讀取超過一個共用單一字元線的記憶體單元的過程。此示出於圖15a、圖15b以及圖15c中。圖15a示出具有多個連續讀取操作的實施例。正方形中的「1」指示第一讀取區段，且圓形中的「2」指示第二讀取區段。因此，每一「1-2」對表示完整讀取操作。在圖15a的實施例中，在第一讀取區段1510 之後，除了讀取操作1512及讀取操作1514以外，選定字元線位址並不改變。在此情況下，除了讀取操作1510、讀取操作1512以及讀取操作1514以外，並不需要對讀取操作中的任一者執行第一讀取區段。圖15b示出省略的第一讀取區段，如在正方形中重疊於「1」上的「X」。結果示出於圖15c中：完整讀取操作1510之後為多個僅第二區段讀取操作，繼之以另一完整讀取操作1512，繼之以若干更多僅第二區段讀取操作，繼之以另一完整讀取操作1514。如圖15c中可看出，在示出的26個讀取區段中，僅16個包含第一讀取區段。
若表示漏電流的值儲存於電容中，如在圖7a、圖7b、圖8a、圖8b、圖12a、圖12b、圖13a以及圖13b的實施例中，則由於在電容器上的漏電流，對經儲存值保持有效的時間長度存在限制。因此，在一個實施例中，即使在字元線位址尚未改變的情況下，藉由強制重複第一讀取區段來在特定時間更新漏電流漏電流值。僅由電容漏電流導致的強制更新，傳統地將不在先前確定漏電流漏電流值的讀取操作之後的第一讀取操作中發生，而是可能在先前確定漏電流漏電流值的讀取操作之後的第二讀取操作或隨後連續讀取操作期間發生。在一個實施例中，控制電路在預定時間段(例如100μs)之後或在預定數目個連續第二讀取區段之後觸發更新。在另一實施例中，參考電壓Vref偵測器監測參考電容器上的電壓且在所述電壓降至低於預定最小電壓Vmin時觸發更新。較佳地，可選擇預定最小電壓Vmin作為讀取操作具有顯著失敗可能性的電壓。一般而言，參考電壓Vref應處於電壓Vcell(設置)與電壓Vcell(重置)之間(亦即，Vcell(設置)>Vref>Vcell(重置))。 然而，若預定最小電壓Vmin低於Voff+Vcell(重置)，一些「重置」單元的讀取將失敗(亦即，將不恰當地讀取為處於「設置」狀態中)。因此，較佳地，選擇預定最小電壓Vmin大於或等於Voff+Vcell(重置)。
一般而言，可提供參考有效性判定模組1038，其向控制器1034發送信號通知是否執行電流讀取操作的第一讀取區段。若判定為最新獲取的漏電流參考值仍為有效的，則省略第一讀取區段且在電流讀取操作中僅執行第二讀取區段。否則，執行第一讀取區段。在各種實施例中，若電流讀取操作尋址並不與第一記憶體單元共用次要存取線的記憶體單元，或若從最新獲取的漏電流參考值被獲取已超過預定的時間量，或若從最新獲取的漏電流參考值被獲取已執行大於預定數目的讀取操作，則最新獲取的漏電流參考值被視為無效的。用以判定有效性或無效性的其他準則對於讀者將為顯而易見的。給定實施例可監測不止一個條件，在該條件下所需要或所期望的漏電流參考值的更新，且在發生條件中的任一者的任何讀取操作中強制進行第一讀取區段。實施例亦可出於其他原因強制進行更新。諸多變型對於讀者將為顯而易見的。
圖3為在目標記憶體單元並不與先前目標記憶體單元共用字元線時，藉由省略第一讀取區段來增大連續讀取操作的讀取速度的實例流程圖。在步驟310中，控制器判定當前目標記憶體單元的字元線是否不同於先前目標單元的字元線(亦即，兩個目標單元並不共用字元線)。判定當前目標記憶體單元的字元線是否不同於先前目標單元的字元線可簡化為：在每一讀取處獲取暫存器中的位址的字元線部分，且在後續讀取操作時，將當前目標單元的 位址的字元線部分與先前獲取的字元線位址進行比較。若兩個位址不同，則當前目標記憶體單元的字元線並不相符；否則，所述字元線相符。
若兩個字元線位址不同，則在步驟312中，控制器執行電流讀取操作的第一讀取區段，繼之以第二讀取區段(步驟314)。另一方面，若兩個字元線位址相符，則控制器略過步驟312，且直接繼續進行至步驟314以執行電流讀取操作的第二讀取區段。在步驟316中，電流讀取操作完成。
圖4為實例流程圖，其中在目標記憶體單元並不與先前目標記憶體單元共用字元線時，藉由省略第一讀取區段來增大用以連續讀取操作的讀取速度，但若從最新第一讀取區段以來已經過過多時間或進行太多連續讀取操作，則無論如何都要強制進行更新。在步驟410中，控制器判定目前目標記憶體單元的字元線是否不同於先前目標單元的字元線。若兩個字元線位址不同，則在步驟412中，控制器執行電流讀取操作的第一讀取區段。隨後，在步驟414中，控制器執行電流讀取操作的第二讀取區段。電流讀取操作隨後完成(步驟416)。另一方面，若在步驟410中，控制器判定當前目標記憶體單元的字元線與先前目標單元的字元線相同，則在步驟413中，控制器判定自從最後一次漏電流經獲取是否已經過太久(在時間上或經執行的第二讀取區段的數目)。若如此，則在此情況下，控制器亦執行第一讀取區段412及第二讀取區段414兩者，且電流操作完成(步驟416)。若控制器判定在步驟413中，自從最後一次漏電流經獲取尚未經過太久，則僅在此情況下，控制器略過第一讀取區段412且直接繼續進行至第二讀 取區段414。隨後在步驟416中，電流讀取操作完成。
圖17為實例流程圖，其中在目標記憶體單元並不與先前目標記憶體單元共用字元線時，藉由省略第一讀取區段來增大用以連續讀取操作的讀取速度，但若獲取的漏電流追蹤參考電壓已下降至低於預定最小值的位準，則無論如何都要強制進行更新。在步驟1710中，控制器判定當前目標記憶體單元的字元線是否不同於先前目標單元的字元線。若兩個字元線位址不同，則在步驟1712中，控制器執行電流讀取操作的第一讀取區段，且隨後繼續進行以在步驟1715中執行電流讀取操作的第二讀取區段。電流操作隨後在步驟1716中完成。另一方面，若在步驟1710中，控制器判定當前目標記憶體單元的字元線與先前目標單元的字元線相同，則在步驟1712中，控制器判定(例如參考電容732上的)參考電壓是否已由於在電容器兩端的電荷洩漏而下降至低於預定最小電壓Vmin的點。若如此，則在此情況下，控制器亦執行第一讀取區段1712及第二讀取區段1715兩者，且電流操作完成(步驟1716)。若控制器判定在步驟1714中，參考電壓尚未降至低於預定最小電壓Vmin，則僅在此情況下，控制器略過第一讀取區段1712且直接繼續進行至第二讀取區段1715。隨後在步驟1716中，電流讀取操作完成。
寫入操作的應用
諸多上文概念亦可應用以記憶體寫入操作，此是由於漏電流Ioff的資料相依性亦影響寫入電流。
圖18象徵性地示出用以對選定目標單元1818寫入的結構。習知地，選定位元線電壓VBL施加於選定位元線1812，未選 定位元線電壓VUBL施加於陣列中的所有其他位元線1813，選定字元線電壓VWL施加於選定字元線1814，未選定字元線電壓VUWL施加於陣列中的所有其他字元線1815，且選定字元線1814連接至寫入電流源1820。電流源1820自選定字元線1814汲取寫入電流Iwrite，其經計算以將預定值寫入至目標單元1818中。作為一實施例，假設所需要的寫入電流為Iwrite=100μA。然而，字元線1814上的電流中的一些經由與目標單元共用字元線1814的半選定記憶體單元自陣列中的其他位元線汲取。此等非所需要的電流為漏電流，類似於在上文所描述的讀取操作的上下文中產生的漏電流。舉例而言，若漏電流相當於30μA，則流經目標單元的電流將僅為100μA-30μA=70μA，且不足以將所需要的邏輯值可靠地寫入至目標單元中。可考慮增大藉由電流源1820汲取的寫入電流，但如在讀取操作的上下文中，用以任何特定寫入操作的漏電流取決於隨後儲存於半選定記憶體單元中的邏輯值，此是由於不同經儲存邏輯值而表示為不同電阻值。
如在讀取操作的上下文中，可藉由根據處於第一邏輯狀態中用以共用選定字元線的記憶體單元的數目以及處於第二邏輯狀態中用以共用選定字元線的記憶體單元的數目，來調整自選定字元線汲取的電流以緩解資料相依性問題。更具體來說，可使用圖19a及圖19b中象徵性示出的結構。結構包含漏電流收集器1932及寫入電流產生器1920，所述寫入電流產生器1920可為諸如1820的電流源。選定字元線1814可經由漏電流開關1926連接至漏電流收集器1932，且可經由寫入電流開關1934連接至寫入電流產生器1920。
在操作中，執行「雙寫入操作」，其為包含第一區段及第二區段的寫入操作。在第一區段中，圖19a中所示出，非選擇位元線電壓VUBL施加於所有位元線1812、位元線1813；選擇字元線電壓VWL施加於選定字元線1814，且非選擇字元線電壓VUWL施加於陣列中的所有其他字元線1815。漏電流開關1926關閉(導通)，且寫入電流開關1934開啟(不導通)。隨後，選定字元線1814上的電流輸出等於漏電流，其經獲取且經儲存於漏電流收集器1932中。接下來，在寫入操作的第二區段中，圖19b中所示出，選擇位元線電壓VBL施加於選定位元線1812，非選擇位元線電壓VUBL施加於陣列中的所有其他位元線1813；選擇字元線電壓VWL施加於選定字元線1814，且非選擇字元線電壓VUWL施加於陣列中的所有其他字元線1815。漏電流開關1926保持關閉(導通)，且寫入電流開關1934目前亦關閉(不導通)。寫入電流產生器1920目前從字元線1814汲取所需要的寫入電流(在上文實例中為100μA)，但漏電流收集器1932目前從字元線1814汲取額外量的電流，如先前在寫入操作的第一區段中所記錄(在上文實例中為30μA)。因此，來自線1814汲取的總電流為100μA+30μA=130μA，足以補償用以共用字元線1814且經由目標單元1818所洩漏的寫入電流量，並經由目標單元1818汲取所需要的100μA。由此可看出，經由第二區段中的選定單元所汲取的電流Icell將等於Iwrite+Ileak_collect-Ileak，其中寫入電流Iwrite為藉由寫入電流產生器1920在字元線1814上汲取的電流，Ileak_collect為藉由漏電流收集器1932汲取的電流，且Ileak為經由共用相同字元線1814的所有半選定單元汲取的漏電流。視需要， 由於Ileak=Ileak_collect，因此經由第二區段中的選定單元汲取的電流將等於寫入電流Iwrite。因此，用以寫入選定單元的寫入電流並不受漏電流影響。
圖20a及圖20b(統稱為圖20)為分別示出圖19a及圖19b配置的電路實施示意圖。在圖20中，已根據如圖1B中所示出的4×4陣列重新繪製記憶體陣列1810。另外，寫入電流產生器1920已經實施為耦接至電壓VWR的電晶體2016，所述電壓VWR藉由施加於閘極端的寫入偏壓電壓WRBIAS來偏壓。漏電流收集器1932已以示意性形式重新繪製，且漏電流開關1926及寫入電流開關1934已經重新繪製為傳輸電晶體。漏電流收集器1932包含自字元線1814串聯連接至電壓VWR的電晶體2014，所述電晶體2014的閘極端經由電容器2012連接至電壓VWR。電晶體2014的閘極端亦連接至節點2018，其經由傳輸電晶體1926串聯連接至字元線1814。節點2018亦經由放電電晶體2010串聯連接至電壓VWR，所述放電電晶體2010的閘極導體連接至放電電壓以在適當時將電容器2012上的電荷重置成零。
在寫入操作的第一區段中，電壓VWL施加於選定字元線1814，而電壓VUBL施加於所有位元線2020、位元線2022。傳輸電晶體1926為導通的，而傳輸電晶體1934為不導通的。陣列隨後驅動至字元線1814上的漏電流部分地為電容器2012充電，直至電晶體2014的閘極上的電壓是電晶體2014通過實際漏電流的正確電壓為止。此漏電流量以電容器2012上的電荷形式被獲取。如上述所提及，此漏電流取決於儲存於共用字元線1814的單元中的每一者的資料值。在寫入操作的第二區段中，圖20b示出，傳輸 電晶體1926不導通而傳輸電晶體1934導通。寫入偏壓電壓WRBIAS施加於電晶體2016的閘極端，所述寫入偏壓電壓WRBIAS使得電晶體2016從字元線1814汲取寫入電流Iwrite。同時，在電容器2012上獲取的電壓將偏壓電壓施加至電晶體2014的閘極端，所述電壓為正確位準，以便使得電晶體2014自字元線1814汲取漏電流Ileak(目前稱作Ileak_captured)。因此，從字元線1814汲取的總電流為Iwrite+Ileak_captured。由於經由共用字元線1814的未選定單元汲取的漏電流Ileak的量與Ileak_captured相同，因此經由選定單元汲取的其餘電流為Iwrite+Ileak_captured-Ileak，其等於所需要的寫入電流Iwrite。
在本文其他處針對讀取操作情形描述的所有變化同樣應用於寫入操作情形，且如何調適所述變化對於讀者將為顯而易見的。此包含藉由避免不必要的第一寫入區段來加速的技術，且在不再認為經儲存漏電流偵測偏壓為有效的情況下，無論如何都要強制進行第一寫入區段。
上文技術可應用於具有交叉陣列結構的任何記憶體中。實例包含相變記憶體(phase change memory；PCM)、電阻式隨機存取記憶體(resistive random access memory；RRAM)、磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)、鐵電隨機存取記憶體(ferroelectric random access memory；FRAM)、快閃記憶體、唯讀記憶體(read-only memory；ROM)、多位準交叉結構等。實例亦包含堆疊結構，所述堆疊結構包含與裝置選擇元件串聯耦接的儲存元件，所述裝置選擇元件諸如雙向臨界開關(PCM+OTS)選擇器裝置。另外，可應用上文技術的讀取 操作包含任何操作，讀取操作形成所述任何操作的一部分。此包含簡單讀取、寫入驗證、設置驗證、重置驗證、程式化驗證、抹除驗證等。
圖16、圖3、圖4、圖17的流程圖邏輯可使用處理器實施，所述處理器使用電腦程式、藉由專用邏輯硬體或藉由專用硬體及電腦程式的組合來程式化，所述電腦程式儲存於可存取至電腦系統的記憶體中且可由處理器執行，所述專用邏輯硬體包含數位/類比電路及現場可程式化積體電路如同本文中的所有流程圖，應瞭解可組合、並行執行或以不同序列執行許多步驟而不影響所達成功能。舉例而言，在一些實施例中，首先進行讀取操作的第二讀取區段，且其次進行第一讀取區段。在一些情況下，如讀者將瞭解，只要亦進行某些其他改變，重新配置步驟將達成相同結果。在其他情況下，如讀者將瞭解，只要符合某些條件，重新配置步驟將達成相同結果。此外，將瞭解，本文中的流程圖僅示出相關於理解本發明的步驟，且將理解，在特定實施例中，可在所示出的彼等步驟之前、之後以及之間執行以實現所述實施例的其他功能的眾多額外步驟。
如本文中所使用，若先前訊號、情況或值影響給定訊號、情況或值，則給定訊號、情況或值「回應」於先前訊號、情況或值，若存在中間處理元件、步驟或時間段，則給定訊號、情況或值仍可「回應」於先前訊號、情況或值。若中間處理元件或步驟合併超過一個訊號、情況或值，則將處理元件或步驟的訊號輸出視為「回應」於訊號、情況或值輸入中的每一者。若給定訊號、情況或值與先前訊號、情況或值相同，則此僅為仍將給定訊號、情況或值視為 「回應」於先前訊號、情況或值的簡化情況。類似地定義給定訊號、情況或值對另一訊號、情況或值的「相依性」。
如本文中所使用，「標識」資訊項未必需要直接指定所述資訊項。資訊可藉由以下來「標識」字段:藉由間接經由一或多個層簡單地提及實際資訊，或藉由標識一起足以判定資訊的實際項的不同資訊的一或多個項。另外，術語「指示」在本文中用以意謂與「標識」相同。
已出於說明及描述的目的提供本發明的較佳實施例的前述描述。其並不試圖為詳盡的或將本發明限制於所揭露的精確形式。顯然，諸多修改及變化對於所屬領域的技術人員而言將顯而易見。具體來說且非限制性地，在本專利申請案的先前技術部分中以引用的方式描述、提出或併入的任何及所有變化以引用的方式特別地併入本發明的實施例的描述中。
選擇及描述本文中所描述的實施例以便最佳地解釋本發明的原理及其實際應用，由此使得所屬領域的技術人員能夠針對各種實施例及在具有適合於所涵蓋的特定用途的各種修改的情況下理解本發明。希望藉由以下申請專利範圍及其等效物定義本發明的範疇。
112、BL：位元線 114、WL：字元線 F：特徵尺寸

Claims (21)

  1. 一種用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，所述記憶體單元陣列中的所述多個記憶體單元中的每一者在多個主要存取線中的一者與多個次要存取線中的一者之間提供電阻電流路徑，所述記憶體單元陣列中的所述多個記憶體單元共用所述多個主要存取線中的每一者，且所述記憶體單元陣列中的所述多個記憶體單元中的多於一者共用所述多個次要存取線中的每一者，所述第一目標記憶體單元的主要存取線為所述多個主要存取線中的第一者且所述第一目標記憶體單元的次要存取線為所述多個次要存取線中的第一者，所述記憶體單元陣列中的所述多個記憶體單元中的每一特定者所提供的所述電流路徑具有一電阻，所述電阻在特定單元處於第一邏輯狀態中時比在所述特定單元處於第二邏輯狀態中時高，其中在用以尋址所述第一目標記憶體單元的讀取操作期間，所述方法包括：選擇所述第一目標記憶體單元以在所述第一次要存取線上提供讀取電流以及漏電流追蹤參考電流；以及根據所述讀取電流以及所述漏電流追蹤參考電流的差，並進一步根據處於所述第一邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目以及處於所述第二邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目，來判定所述第一目標記憶體單元的邏輯狀態。
  2. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中選擇所述第一目標記憶體單元包括在所述第一主要存取線及所述第一次要存取線 上施加讀取選擇電壓差，同時在所述記憶體陣列中非所述第一目標記憶體單元的所述多個記憶體單元中的每一者上施加小於所述讀取選擇電壓差的電壓差。
  3. 如申請專利範圍第2項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中在所述第一主要存取線及所述第一次要存取線上施加讀取選擇電壓差包括：將主要存取線讀取選擇電壓施加至所述第一主要存取線；將主要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述主要存取線而不施加至所述第一主要存取線；將次要存取線讀取選擇電壓施加至所述第一次要存取線；以及將次要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述次要存取線而不施加至所述第一次要存取線。
  4. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中判定所述第一目標記憶體單元的所述邏輯狀態包括：判定所述第一次要存取線上的漏電流位準；以及根據經偵測的讀取電流位準及經判定的漏電流位準來判定所述第一目標記憶體單元的所述邏輯狀態。
  5. 如申請專利範圍第4項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中判定所述第一次要存取線上的所述漏電流位準包括：將主要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述主要存取線； 將次要存取線讀取選擇電壓施加至所述第一次要存取線；以及將次要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述次要存取線而不施加至所述第一次要存取線。
  6. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，包括：在所述讀取操作的第一區段內同時進行下述步驟：將主要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述主要存取線，將次要存取線讀取選擇電壓施加至所述第一次要存取線，以及將次要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述次要存取線而不施加至所述第一次要存取線；將根據由所述讀取操作的所述第一區段產生的所述第一次要存取線上的電流位準所獲取的值作為漏電流追蹤參考電流值；以及在所述讀取操作的第二區段內同時進行下述步驟：將主要存取線讀取選擇電壓施加至所述第一主要存取線，將所述主要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述主要存取線而不施加至所述第一主要存取線，將所述次要存取線讀取選擇電壓施加至所述第一次要存取線，以及 將次要存取線讀取非選擇電壓施加至所述記憶體單元陣列中的所有所述次要存取線而不施加至所述第一次要存取線；將根據由所述讀取操作的所述第二區段產生的所述第一次要存取線上的電流位準所獲取的值作為讀取電流值；以及根據所述讀取電流值與所述漏電流追蹤參考電流值之間的差來判定所述第一目標記憶體單元的所述邏輯狀態。
  7. 如申請專利範圍第6項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中將根據由所述讀取操作的所述第一區段產生的所述第一次要存取線上的電流位準所獲取的值作為所述漏電流追蹤參考電流值包括：以來自所述第一次要存取線的電流與預定參考電流的總和為參考電容充電，且其中將根據由所述讀取操作的所述第二區段產生的所述第一次要存取線上的所述電流位準所獲取的值作為所述讀取電流值包括以來自所述第一次要存取線的電流為感測電容充電，且其中判定所述第一目標記憶體單元的所述邏輯狀態包括將經充電參考電容上的電壓與在經充電感測電容上的電壓進行比較。
  8. 如申請專利範圍第7項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中將根據由所述讀取操作的所述第一區段產生的所述第一次要存取線上的電流位準所獲取的值作為所述漏電流追蹤參考電流值更包括：在以來自所述第一次要存取線的電流與所述預定參考電流的所述總和為所述參考電容充電之前，將所述參考電容預先充電至 預定電壓，且其中將根據由所述讀取操作的所述第二區段產生的所述第一次要存取線上的電流位準所獲取的值作為所述讀取電流值包括：在以來自所述第一次要存取線的電流為感測電容充電之前，將所述感測電容預先充電至預定電壓。
  9. 如申請專利範圍第6項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，為與參考單元的參考陣列一起使用，各自在參考主要存取線與所述多個次要存取線中的各別一者之間提供電阻電流路徑，其中將根據由所述讀取操作的所述第一區段產生的所述第一次要存取線上的電流位準所獲取的值作為所述漏電流追蹤參考電流值包括：在所述讀取操作的所述第一區段中的施加步驟內的同時進行下述步驟：將主要存取線參考電壓施加至所述參考主要存取線；以及以來自所述第一次要存取線的電流為參考電容充電，且其中將根據由所述讀取操作的所述第二區段產生的所述第一次要存取線上的電流位準所獲取的值作為所述讀取電流值包括：在所述讀取操作的所述第二區段中的所述施加步驟內的同時進行下述步驟：將所述主要存取線讀取非選擇電壓施加至所述參考主要存取線；以及 以來自所述第一次要存取線的電流為感測電容充電，且其中所述判定所述第一目標記憶體單元的所述邏輯狀態的步驟包括將經充電參考電容上的電壓與經充電感測電容上的電壓進行比較。
  10. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中所述主要存取線為所述記憶體單元陣列的位元線且所述次要存取線為所述記憶體單元陣列的字元線。
  11. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中所述主要存取線為所述記憶體單元陣列的字元線且所述次要存取線為所述記憶體單元陣列的位元線。
  12. 如申請專利範圍第1項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，為用以進一步自所述多個記憶體單元陣列中的第二記憶體單元讀取資料，第二目標記憶體單元的所述次要存取線為所述多個次要存取線中的第二者，其中判定所述第一目標記憶體單元的所述邏輯狀態包括：將根據處於所述第一邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目及處於所述第二邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目所獲取的值作為第一漏電流參考值；以及根據所述讀取電流及經獲取的第一漏電流參考值來判定所述第一目標記憶體單元的所述邏輯狀態，所述方法更包括： 針對尋址所述第二目標記憶體單元的資料讀取操作來作出所述經獲取的第一漏電流參考值的有效性判定；以及若所述有效性判定指示所述經獲取的第一漏電流參考值對於尋址所述第二目標記憶體單元的資料讀取操作為有效的，則選擇所述第二目標記憶體單元以在所述第二主要存取線上提供第二讀取電流；以及根據所述第二讀取電流且進一步根據所述經獲取的第一漏電流參考值來判定所述第二目標記憶體單元的所述邏輯狀態。
  13. 如申請專利範圍第12項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中作出有效性判定包括：若所述第二次要存取線不同於所述第一次要存取線，則判定所述第一漏電流參考值對於尋址所述第二目標記憶體單元的資料讀取操作並不為有效的。
  14. 如申請專利範圍第12項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中作出有效性判定包括：若從獲取所述第一漏電流參考值後已經過預定量的時間，則判定所述第一漏電流參考值對於尋址所述第二目標記憶體單元的資料讀取操作並不為有效的。
  15. 如申請專利範圍第12項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中作出有效性判定包括：若從獲取所述第一漏電流參考值後已對所述記憶體單元陣列的單元執行至少預定數目N次的中間讀取操作，且N>1，則判定所述第一漏電流參考值對於尋址所述第二目標記憶體單元的資料讀取操作並不為有效的。
  16. 如申請專利範圍第12項所述的用以自記憶體單元陣列中的第一目標記憶體單元讀取資料的方法，其中作出有效性判定包括：若所述第一漏電流參考值已降至低於預定最小值，則判定所述第一漏電流參考值對於尋址所述第二目標記憶體單元的資料讀取操作並不為有效的。
  17. 一種用以將資料寫入至記憶體單元陣列中的第一目標記憶體單元的方法，所述記憶體單元陣列中的所述多個記憶體單元中的每一者在多個主要存取線中的一者與多個次要存取線中的一者之間提供電阻電流路徑，所述記憶體單元陣列中的所述多個記憶體單元共用所述多個主要存取線中的每一者，且所述記憶體單元陣列中的所述多個記憶體單元中的多於一者共用所述多個次要存取線中的每一者，所述第一目標記憶體單元的所述主要存取線為所述多個主要存取線中的第一者，且所述第一目標記憶體單元的所述多個次要存取線為所述次要存取線中的第一者，所述記憶體單元陣列中的所述多個記憶體單元中的每一特定者所提供的所述電流路徑具有一電阻，所述電阻在特定單元處於第一邏輯狀態中時比在所述特定單元處於第二邏輯狀態中時高，其中在用以尋址所述第一目標記憶體單元的寫入操作期間，所述方法包括：根據處於所述第一邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目及處於所述第二邏輯狀態中用以共用所述第一次要存取線的記憶體單元的數目來偵測漏電流；以及在選擇用以寫入的所述第一目標記憶體單元時，根據用以寫入的所需資料值及經偵測的漏電流，在所述第一次要存取線上施加寫入電流。
  18. 如申請專利範圍第17項所述的用以將資料寫入至記憶體單元陣列中的第一目標記憶體單元的方法，其中所述偵測漏電流包括：同時進行以下施加步驟：將主要存取線寫入非選擇電壓施加至所述記憶體單元陣列中的所有所述多個主要存取線，將次要存取線寫入選擇電壓施加至所述第一次要存取線，以及將次要存取線寫入非選擇電壓施加至所述記憶體單元陣列中的所有所述多個次要存取線而不施加至所述第一次要存取線；以及根據由所述施加步驟產生的所述第一次要存取線上的電流來獲取漏電流值。
  19. 如申請專利範圍第18項所述的用以將資料寫入至記憶體單元陣列中的第一目標記憶體單元的方法，其中在所述第一次要存取線上施加寫入電流包括：在所述第一次要存取線上提供藉由通過所述目標記憶體單元所需的預定寫入電流給定的寫入電流，以便將所述所需資料值寫入至所述目標記憶體單元，並根據所述獲取的漏電流值再加上漏電流補償電流。
  20. 一種積體電路，包括：記憶體單元陣列，所述記憶體單元陣列中的所述多個記憶體單元中的每一者在多個主要存取線中的一者與多個次要存取線中的一者之間提供電阻電流路徑，所述記憶體單元陣列中的所述多個記憶體單元共用所述多個主要存取線中的每一者，且所述記憶 體單元陣列中的所述多個記憶體單元中的多於一者共用所述多個次要存取線中的每一者，第一目標記憶體單元的所述主要存取線為所述多個主要存取線中的第一者，且所述第一目標記憶體單元的所述次要存取線為所述多個次要存取線中的第一者，所述記憶體單元陣列中的所述多個記憶體單元中的每一特定者所提供的所述電流路徑具有一電阻，所述電阻在特定單元處於第一邏輯狀態中時比在所述特定單元處於第二邏輯狀態中時高；控制器，耦接至所述記憶體單元陣列以在尋址所述第一目標記憶體單元的讀取操作中將偏壓電壓配置提供至所述記憶體單元陣列的所述多個主要存取線及所述多個次要存取線，所述偏壓電壓配置包含：第一偏壓配置，用以根據共用所述第一次要存取線的所述記憶體單元陣列中的所有所述多個記憶體單元的所述邏輯狀態，以在所述第一次要存取線上產生漏電流，以及第二偏壓配置，用以根據所述目標記憶體單元的所述邏輯狀態以及共用所述第一次要存取線的所述記憶體單元陣列中的所述多個記憶體單元中的所有其他者的所述邏輯狀態，以在所述第一次要存取線上產生讀取電流；以及感測電路，根據在應用所述第二偏壓配置時產生的所述讀取電流及在應用所述第一偏壓配置時產生的所述漏電流兩者來偵測所述目標記憶體單元的所述邏輯狀態。
  21. 一種積體電路，包括：記憶體單元陣列，所述記憶體單元陣列中的所述多個記憶體單元中的每一者在多個主要存取線中的一者與多個次要存取線中 的一者之間提供電阻電流路徑，所述記憶體單元陣列中的多個記憶體單元共用所述多個主要存取線中的每一者，且所述記憶體單元陣列中的所述多個記憶體單元中的多於一者共用所述多個次要存取線中的每一者，第一目標記憶體單元的所述主要存取線為所述多個主要存取線中的第一者，且所述第一目標記憶體單元的所述多個次要存取線為所述次要存取線中的第一者，所述記憶體單元陣列中的所述多個記憶體單元中的每一特定者所提供的所述電流路徑具有一電阻，所述電阻在特定單元處於第一邏輯狀態中時比在所述特定單元處於第二邏輯狀態中時高；漏電流獲取電路；寫入電流產生器；控制器，耦接至所述記憶體單元陣列，用以在寫入操作中尋址所述目標記憶體單元：將第一偏壓電壓配置提供至所述記憶體單元陣列的所述多個主要存取線及所述多個次要存取線，所述第一偏壓電壓配置為根據用以共用所述第一次要存取線的所述記憶體單元陣列中的所有所述多個記憶體單元的所述邏輯狀態，而在所述第一次要存取線上產生漏電流；根據所述漏電流來控制所述漏電流獲取電路以獲取漏電流值；將第二偏壓配置提供至所述記憶體單元陣列的所述多個主要存取線及所述多個次要存取線以便選擇用以寫入的所述目標記憶體單元；以及控制所述寫入電流產生器以將寫入電流驅動至所述第一次要 存取線上，所述寫入電流取決於用以寫入的所需資料值及所述獲取的漏電流值。
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