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TWI718195B - 具有減少位元線至汲極選擇閘極短路之記憶體裝置與系統及相關方法 - Google Patents

具有減少位元線至汲極選擇閘極短路之記憶體裝置與系統及相關方法 Download PDF

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TWI718195B
TWI718195B TW105134582A TW105134582A TWI718195B TW I718195 B TWI718195 B TW I718195B TW 105134582 A TW105134582 A TW 105134582A TW 105134582 A TW105134582 A TW 105134582A TW I718195 B TWI718195 B TW I718195B
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layer
isolation layer
plug
oxide
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TW105134582A
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TW201732817A (zh
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朱宏斌
軍 趙
普尼瑪 納拉雅南
葛登 海勒
達米爾 法齊爾
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美商英特爾公司
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Abstract

本案提供及描述具有減少位元線至汲極選擇閘極短路之3D NAND記憶體裝置與系統及相關方法。

Description

具有減少位元線至汲極選擇閘極短路之記憶體裝置與系統及相關方法
發明領域
記憶體結構係給多種電子裝置提供資料儲存器之積體電路。記憶體可包括在未供電時失去所儲存資訊之依電性記憶體結構(例如，RAM-隨機存取記憶體)，及即使在未供電時仍保留所儲存資訊之非依電性記憶體結構。此種非依電性記憶體之一實例為快閃記憶體。非依電性快閃記憶體可在多種可攜式裝置中使用，並且可有益於在自一個電子裝置傳遞資料至另一電子裝置時使用，其中在實體傳遞期間不供應電力。
快閃記憶體為使用佈置成某種形式的陣列之多個記憶體單元之記憶體技術，其中每一記憶體單元能夠儲存二進制資料。典型記憶體單元類似具有導電浮置(亦即電隔離)閘極之場效應電晶體(FET)，該導電浮置閘極控制記憶體單元之源極區域與汲極區域之間的電荷載體通道之電導。
於本揭示的一個態樣中，係特地提供一種形成一記憶體結構之方法，包含：提供具有一接觸區域之一層狀半導體基板、該接觸區域上之一源極選擇閘極(SGS)層，及該SGS層上之一半導體層之分層堆疊體；在該半導體基板之分層堆疊體上形成一汲極選擇閘極(SGD)層；在該SGD層上形成一氮化物隔離層；在該氮化物隔離層上形成一氧化物隔離層；自該氧化物隔離層將一柱狀溝槽蝕刻到該半導體基板之該接觸區域中；在該柱狀溝槽中形成自該接觸區域至少到該氮化物隔離層中之一中心柱；藉由圍繞該柱狀溝槽蝕刻該氧化物隔離之側壁形成一栓狀凹部，以暴露該氮化物隔離層之一頂表面的一部分；在該栓狀凹部中形成一T栓；以及在該T栓上形成一電接點，使得該T栓提供一障壁防止自該電接點至該SGD層之電短路。
100‧‧‧記憶體裝置
102、306‧‧‧SGS層
104‧‧‧源極層
106‧‧‧基板層
108‧‧‧絕緣層
110、308‧‧‧分層堆疊體
112‧‧‧電荷儲存裝置
114‧‧‧柱/通道
116、312‧‧‧SGD層
118、314‧‧‧氮化物隔離層
120、316、318‧‧‧氧化物隔離層
122‧‧‧障壁
124‧‧‧T形栓/T栓
126‧‧‧延伸部分
128‧‧‧頂塗層/蓋層
130‧‧‧BL接點
202~218‧‧‧步驟
301、304‧‧‧基板
302‧‧‧源極區域
320‧‧‧氧化物層
322‧‧‧犧牲襯層
324‧‧‧中空通道(DHC)層/DHC層材料
326‧‧‧柱/中心柱
328‧‧‧上表面/頂表面
330‧‧‧部分/側壁
332‧‧‧T栓
334‧‧‧蓋層
336‧‧‧電接點/BL接點
402‧‧‧記憶體陣列
406‧‧‧BL
408‧‧‧電路系統
410‧‧‧電源
412‧‧‧處理器
414‧‧‧控制器
416‧‧‧列電路系統
418‧‧‧行電路系統
420‧‧‧記憶體
422‧‧‧區域通訊介面
424‧‧‧I/O介面
圖1為示例性3D NAND記憶體裝置之截面圖；圖2為用於製作示例性3D NAND記憶體裝置之方法步驟之圖解；圖3a為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3b為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3c為在製造期間之示例性3D NAND記憶體裝置的 截面圖；圖3d為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3e為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3f為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3g為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3h為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3i為在製造期間之示例性3D NAND記憶體裝置的截面圖；圖3j為具有偏心BL接點之3D NAND記憶體裝置的截面視圖；以及圖4為示例性計算系統之示意圖。
較佳實施例之詳細說明
雖然以下詳細描述出於例示性目的含有許多具體細節，但是一般技藝人士將瞭解，可作出對以下細節之許多變化及變更並且該等變化及變更被視為包括於本文中。
因此，以下實施例係在任何所陳述請求項的一般性沒有任何損失並且不會對任何所陳述請求項強加限制的情況下加以陳述。亦應理解，本文中所使用的術語僅 出於描述特定實施例之目的，並且不意欲具有限制性。除非另外定義，否則本文中所使用的任何技術及科學用詞之含義與一般熟習本揭示內容所屬技術者通常所理解之含義相同。
在本揭示內容中，「包含」、「含有」及「具有」及類似者可具有在美國專利法中賦予其的含義並且可意味「包括」及類似者，並且通常被理解為開放式用詞。「由......組成」等詞係封閉式用詞，並且僅包括結合此類用詞並且根據美國專利法所特定列出的部件、結構、步驟或類似者。「本質上由......組成」具有通常由美國專利法賦予其的含義。特定言之，此類用詞通常為封閉式用詞，其例外情況為：允許包括不會實質上影響結合其來使用之項目之基礎及新穎特性或功能的額外項目、材料、部件、步驟或元件。例如，存在於組合物中但不會影響組合物性質或特性之微量元素在「本質上由......組成」語言下存在時將係容許的，即使接在此術語之後的項目列表中未明確敘述。當在本說明書中使用例如「包含」或「包括」之開放式用詞時，應理解，亦應對「本質上由......組成」語言以及「由......組成」語言給予直接支援，就如同明確陳述一樣，且反之亦然。
描述及申請專利範圍中的「第一」、「第二」、「第三」、「第四」等詞及類似者(若存在)係用於區分類似元件並且未必用於描述特定的順序次序或時間次序。應理解，如此使用的用詞在適當情況下可互換，以使得本文 中所描述的實施例例如能夠以不同於本文中所例示或以其他方式描述之順序的順序來操作。類似地，若本文中將方法描述為包含一系列步驟，則本文中所呈現之此類步驟之次序未必為可進行此類步驟之唯一次序，並且可能可省略某些所陳述步驟，且/或可能可將本文中未描述之某些其他步驟添加至該方法。
描述及申請專利範圍中的「左」、「右」、「前」、「後」、「頂部」、「底部」、「上方」、「下方」等詞及類似者(若存在)係用於描述性目的並且未必用於描述永久的相對位置。應理解，如此使用的用詞在適當情況下可互換，以使得本文中所描述的實施例例如能夠以不同於本文中所例示或以其他方式描述之定向的定向來操作。
如本文所用之「增強」、「改良」、「效能增強」、「升級」等用詞，當結合裝置或製程之描述使用時，指代裝置或製程之一特徵，該特徵適度提供與先前已知裝置或製程相比更好的形式或功能。此應用於裝置或製程中之個別部件的形式及功能以及應用於作為整體的此類裝置或製程。
如本文所用，「耦接」指代一個項目與另一項目之間的連接或附接，且包括直接或間接連接或附接之關係。任何數量的物件可被耦接，該等物件諸如材料、部件、結構、層、裝置、物件等。耦接可包括實體耦接、電耦接、熱耦接、功能性耦接及類似耦接。
如本文所用之「直接耦接」指代一個項目與另一項目之間的實體連接或附接之關係，其中該等項目具有直接實體接觸之至少一個點或以其他方式碰觸彼此。例如，當一層材料沉積於另一層材料上或抵靠另一層材料沉積時，該等層可被認為直接地耦接。
本文中描述為彼此「相鄰」之物件或結構針對使用該片語之情境視情況可彼此形成實體接觸，彼此緊靠，或彼此處於相同的一般區域或區中。
如本文所用之術語「大體」指代動作、特徵、性質、狀態、結構、項目或結果之完全或接近完全範圍或程度。例如，為「大體」封閉之物件將意謂該物件完全封閉或接近完全封閉。與絕對完全性之恰好的可容許之偏差度可在一些情況下取決於特定情境。然而，一般而言，完成之接近性將為如此以便具有相同總體結果，就如同獲得絕對的及總的完成一樣。「大體」之使用同樣適合於在消極內涵中使用時，以指代動作、特徵、性質、狀態、結構、項目或結果之完全或接近完全之缺乏。例如，「大體不含」顆粒之組合物將或者完全缺少顆粒或者如此接近完全地缺少顆粒以至該效果將與其完全缺少顆粒的情況相同。換言之，「大體不含」成分或元素之組合物可仍事實上含有此種項目，只要不存在該種項目之可量測效應即可。
如本文中所使用，「約」一詞用來藉由假設給定值可「略高於」或「略低於」端點而給數值範圍端點提供靈活性。然而，應理解，即使當「約」一詞結合特定 數值在本說明書中使用時，亦提供除「約」術語之外所敘述之用於確切數值之該支援。
如本文中所使用，為了便利起見，可在共同列表中呈現多個項目、結構元素、組成元素及/或材料。然而，此等列表應被視為好像列表之每一成員係單獨識別為單獨且唯一的成員。因此，在沒有相反指示的情況下，此列表之個別成員應僅基於其在共同群組中的呈現而被視為相同列表之任何其他成員之實際等效物。
濃度、數量及其他數值資料可在本文中以範圍格式表達或呈現。應理解，此範圍格式僅為了便利及簡潔起見加以使用，且因此應靈活地理解為不僅包括明確敘述為範圍之限值的數值，而且包括該範圍內所包含的所有單獨數值或子範圍，就如同明確敘述了每一數值及子範圍一樣。作為例示，數值範圍「約1至約5」應被理解為不僅包括約1至約5之明確敘述值，而且包括在所指示範圍內的單獨值及子範圍。因此，此數值範圍內所包括是：諸如2、3及4之單獨值及諸如1至3、2至4及3至5等之子範圍，以及單獨的1、1.5、2、2.3、3、3.8、4、4.6、5及5.1。
此相同原理適用於敘述僅一個數值來作為最小值或最大值之範圍。此外，不管所描述的範圍或特性之寬廣度如何，此理解均應適用。
本說明書全篇中對「一實例」之參考意味結合該實例所描述的特定特徵、結構或特性包括於至少一個實施例中。因此，片語「在一實例中」在本說明書全篇中 各種位置的出現未必全部指代相同實施例。
示範性實施例
下文提供技術實施例之初始綜述，並且接著更詳細地描述特定技術實施例。此初始概述意欲幫助閱讀者更快地理解技術，但其不意欲識別關鍵或必需的技術特徵，亦不意欲限制所請求之標的物之範疇。
本標的係關於快閃記憶體，諸如三維(3D)快閃記憶體陣列裝置、系統及相關方法。快閃記憶體為使用佈置成某種形式的陣列之多個記憶體單元之記憶體技術，其中每一記憶體單元能夠儲存二進制資料。典型記憶體單元類似具有導電浮置(亦即電隔離)閘極之場效應電晶體(FET)，該導電浮置閘極控制記憶體單元之源極區域與汲極區域之間的電荷載體通道之電導。更確切而言，浮置閘極位於金屬氧化矽FET(MOSFET)之控制閘極與通道之間，且非導電材料(例如氮化物)促進控制閘極與電荷載體通道之間的電荷儲存。所儲存之資料由浮置閘極上之電荷量表示，且因此，源極與汲極之間的電阻可用來讀取儲存在浮置閘極中之二進制值。
快閃架構之一個實例為NAND快閃，其通常包含相連在類似於NAND閘極之佈置中的多個記憶體單元。在一個實施例中，一群或一串記憶體單元為串聯連接的，源極至汲極，以使得每一控制閘極耦接至字線(WL)。選擇閘極可將記憶體單元串在一端處耦接至源極線，且在另一端處耦接至位元線(BL)。在3D快閃陣列之一個實例 中，多串記憶體單元可圍繞導電柱佈置，以使得在每一串記憶體單元中，源極、通道及汲極沿柱長度佈置。在一個架構佈置中，此等豎直NAND串可經由源極選擇閘極(SGS)在底端處耦接至源極線，且經由汲極選擇閘極(SGD)在頂端處耦接至BL。
在製造此種記憶體裝置時之一個潛在缺陷為短路，該短路可作為BL與SGD之間的接點之形成之結果而出現。在一個實施例中，當前描述方法提供自停止，該自停止部分地經由將氮化/氧化膜堆疊體作為SGD上之原位蝕刻掩模使用來阻止BL-SGD短路。氧化物中之至少一部分經由衝壓製程得以保持，該部分可充當第二掩模層。在隨後處理期間，氮化物/氧化物堆疊組態在濕式蝕刻時形成階梯狀凹陷部。當凹陷部得以填充時，形成諸如T多晶矽或T多晶矽栓(poly plug)之T栓。因此，此T多晶矽栓至少在BL與SGD之間的接點之形成期間保護SGD與導電柱之間的介面。
應注意，雖然本說明書描述大部分整體流程設計，但所揭示之技術亦擴展至基線流程，且因此，整體、基線或任何其他潛在記憶體設計被認為處於本範疇內。
如圖1所示，例如，記憶體裝置100之一個實施例可包括SGS層102，SGS層102置設於源極層104上，源極層104繼而置設於基板層106上。在一些實施例中，源極絕緣層108可位於SGS層102與源極層104之間。在有或無源極絕緣層108的情況下，源極層104可稱為接觸區域， 其中SGS層置設於該接觸區域上。半導體層之分層堆疊體(分層堆疊體)110置設於SGS層102上。
基板層106可包括一或多層，且可為具有主要為支撐性目的之基板或更複雜的結構，諸如其中具有金屬化線之基板、金屬化線自身、下伏記憶體陣列、摻雜區域及類似物。在一個特定實施例中，基板可為矽晶圓或層。在另一特定實施例中，基板可為氧化物層、氮化物層、氧化物與氮化物在一層中之組合或類似物。源極層104可為由任何有用導電材料組成之層，該導電材料諸如半導體、金屬或類似物，包括其組合及混合物。在一個實施例中，源極層104可包含摻雜或重摻雜矽，諸如像多晶矽。在另一實施例中，源極層104可包含矽化物，包括自行對準金屬矽化物(salicide)、多晶矽矽化物(polycide)或類似物。在一個特定實施例中，源極層104可包含矽化鎢(WSix)。源極層104可另外為形成記憶體陣列之源極線的一層導電及非導電區域。
如已描述的，SGS層102可為MOSFET選擇閘極，該MOSFET選擇閘極將源極層104耦接至分層堆疊體110內之電荷儲存裝置112。SGS層102可藉由源極絕緣層108與源極層104電隔離，如上所述。能夠在兩個材料層之間電絕緣且能夠在記憶體裝置中使用的任何材料被認為處於本範疇內。然而，非限制性實例可包括氧化物層、氮化物層、氧化物與氮化物在一層中之組合或類似物以用於絕緣層108以及在適當情況下用於裝置中之任何其他絕緣 層。
返回至圖1，記憶體裝置可另外包括柱或通道114，該柱或通道114至少自源極層104延伸經由SGS層102及分層堆疊體110。在一些實施例中，柱114可由任何適合導體或半導體材料組成，該導體或半導體材料可包括單一或多種不同材料。非限制性實例可包括矽、多晶矽、鎵、砷化鎵及類似物，包括其組合。在一些實施例中，柱材料可包含半導體材料。在其他實施例中，半導體材料亦可摻雜過的。在一些實施例中，柱材料可包含導電金屬、金屬混合物、金屬合金或類似物。另外，在一個實施例中，柱可包含氧化物材料。在一些情況下，此種氧化物材料可塗佈有導電或半導電通道層。該柱可為圓柱形或非圓柱形。非圓柱形柱之一個實例為圖1所示錐形柱114。
SGD層116形成於分層堆疊體110之上，與SGS層102相對，接著為一或多個絕緣層。在圖1所示實施例中，絕緣層示為SGD層116上之氮化物隔離層118及置設於氮化物隔離層118上之氧化物隔離層120。在一些實施例中，介電質障壁122可形成於氮化物隔離層118、SGD層116或該兩者中。SGD層116可包含MOSFET選擇閘極，該MOSFET選擇閘極將多個電荷儲存裝置110耦接至BL(未展示)。
T形栓或T栓124形成於柱114上，且經定位來在BL與SGD層之間的接點之形成期間保護SGD層與導電柱之間的介面。可藉由進入覆蓋SGD層116之絕緣材料 的一部分中的T栓之延伸部分126或凸緣狀突起提供進一步保護。在圖1所示實施例中，延伸部分126進入氧化物隔離層120中，且在圍繞柱114之邊緣的氮化物隔離層118之上表面的一部分之上。T栓可包含任何數量的材料，且能夠保護SGD層116免於對與此種記憶體裝置相容之BL短路之形成的任何材料被認為處於本範疇內。在一個實施例中，T栓可包含半導體材料且可稱為半導體栓。非限制性實例可包括矽、多晶矽、鎵、砷化鎵及類似物，包括其組合。在一個特定實施例中，T栓可包含多晶矽。雖然T栓可為未摻雜的，但在一些實施例中，T栓可被摻雜或重摻雜。此外，T栓可包含與柱114相同或與柱114不同之材料。例如，在一個實施例中，T栓及柱兩者，或至少柱之通道，可被摻雜。例如，T栓可為n型，且柱可為p型，或反之亦然。
頂塗層或蓋層128可置設為跨越T栓124及氧化物隔離層120，且一BL接點130及置設於T栓124之上，且在一些實施例中置設於T栓124中。BL接點130由此將電連接自多個電荷儲存裝置112經由柱114提供且提供至BL。應注意，柱114可包括各種層、通道及類似物，該等層、通道及類似物出於清晰目的未在圖1中展示。另外，在一個實施例中，蓋層128可為氧化物層。
在另一示例性實施例中，提供一種形成記憶體結構之方法，如圖2所示。此一方法可包含：202提供具有接觸區域之層狀半導體基板、接觸區域上之SGS層及 SGS層上之半導體層之分層堆疊體；204在半導體基板之分層堆疊體上形成SGD層；206在SGD層上形成氮化物隔離層；以及208在氮化物隔離層上形成氧化物隔離層。該方法可進一步包含：210自氧化物隔離層將柱狀溝槽蝕刻至半導體基板之接觸區域中；212在柱狀溝槽中自接觸區域至少至氮化物隔離層中形成半導體柱；214藉由圍繞柱狀溝槽蝕刻氧化物隔離之側壁形成栓狀凹部以暴露氮化物隔離層頂表面的一部分；216在栓狀凹部中形成半導體栓；以及218在半導體栓上形成電接點，以使得半導體栓提供抵抗自SGD層至電接點之電短路的障壁。
圖3a-i展示根據一個發明實施例之製造製程期間之一系列點處的記憶體裝置。除非另作說明，用於製造記憶體裝置之各種結構元素之技術為人熟知，且在一旦擁有本說明書的情況下將對一般技藝人士而言顯而易見。圖3a展示層狀半導體基板301，其包括：源極或接觸區域302，其置設於基板304上；SGS層306，其位於源極區域302上；以及半導體層之分層堆疊體308，其位於SGS層306上，且在一些情況下包括源極絕緣層310，源極絕緣層310位於SGS層306與源極區域302之間。SGD層312形成於半導體層之分層堆疊體308上，氮化物隔離層314形成於SGD層312上，且氧化物隔離層316形成於氮化物隔離層314上。
圖3b展示蝕刻至圖3a之結構中之溝槽318，溝槽318自氧化物隔離層316延伸至源極區域302中。溝槽氧化物層320沿溝槽318內側形成，且犧牲襯層322形成在 溝槽氧化物層320之上以在衝壓蝕刻製程期間保護溝槽氧化物。跟隨衝壓蝕刻，犧牲襯層322經移除以暴露溝槽氧化物層320，且被摻雜的中空通道(DHC)層324塗覆於溝槽氧化物層320之上，如圖3c所示。在一些實施例中，DHC層材料塗覆於氧化物隔離層316之上表面之上。溝槽318填充有材料以形成記憶體裝置之中心柱326。中心柱可取決於特定製程設計及隨後處理步驟在溝槽中形成至各種層級。例如，在一個實施例中，溝槽中之中心柱自接觸區域內至少延伸至氮化物隔離層之頂表面。在另一實施例中，溝槽中之中心柱自接觸區域內至少延伸至氧化物隔離層中。在另一實施例中，中心柱自接觸區域內延伸至氧化物隔離層之頂表面上。在一些實施例中，填料材料(亦即，溝槽充填材料或中心柱材料)亦塗覆於氧化物隔離層316之上表面中之至少一部分之上，或在一些情況下塗覆於塗佈氧化物隔離層316之DHC層材料324之上。雖然任何有用材料可利用為填料材料來形成柱326，但在一個特定態樣中，填料材料可為旋塗氧化物(SOD)填料。圖3d展示具有填料材料之結構，且中心柱326經移除以暴露置設於氧化物隔離層316上之DHC層材料324。
如圖3e所示，DHC層材料324經移除以暴露氧化物隔離層316之上表面，且與中心柱326一起，經回蝕至氧化物隔離層316與氮化物隔離層314之間的介面。然後可藉由圍繞中心柱326蝕刻氧化物隔離層316側壁形成栓狀凹部，以暴露氮化物隔離層312之上表面或頂表面328 的一部分，如圖3f所示。另外，中心柱326之部分330經回蝕以暴露DHC層材料324之側壁330。用於移除氧化物隔離層及中心柱之任何已知製程被認為處於本範疇內。在一些示例性實施例中，可用各種濕或乾蝕刻程序。在一個實例中，可用緩衝氧化物蝕刻。緩衝氧化物蝕刻大體包含酸，諸如氫氟酸，及緩衝劑，諸如氟化銨。另外，雖然基於各種設計參數設想出用於栓狀凹部之各種組態，但在一個實施例中，中心柱凹部深度大致等於氧化物隔離蝕刻之距離。因此，平衡側向及豎直蝕刻距離可能為有益的。
在一個實施例中，栓狀凹部填充有栓材料以形成T栓332，如圖3g所示。另外，栓材料可跨於氧化物隔離層316之上表面塗覆，從而尤其地可增強圍繞栓狀凹部之上邊緣之填充的完整性。沿氧化物隔離層316上表面展示的栓材料可經移除，如圖3h所示。然後，氧化物隔離層316及T栓之暴露表面可被用作用於蓋層334之抵達層，蓋層334諸如像氧化物蓋層。如上所述，栓材料可與中心柱材料相同或不同，前提是該材料至少能夠提供對BL與SGD層短路的保護措施。另外，T栓332可取決於記憶體裝置之設計為摻雜過的或未摻雜的。
圖3i展示形成於T栓332上之電接點或BL接點336，電接點或BL接點336可在沉積蓋層334之前或之後形成。BL接點336提供自BL至記憶體裝置之電耦接。如在圖3i中可見，T栓332之延伸的頂表面在BL接點形成期間提供對BL與SGD之間所形成之短路的保護措施，即使在 BL接點自T栓顯著地偏心之彼等情形中亦如此。例如，圖3j展示偏心BL接點之實例。
該等實施例可在具有NAND記憶體之任何裝置或系統中使用。雖然裝置或計算系統之任何類型或組態被設想在本範疇內，但非限制性實例可包括膝上型電腦、CPU系統、平板電腦、智慧型電話、SoC系統、伺服器系統、網路系統、儲存系統、高容量記憶體系統或任何其他計算系統。
計算系統之一個實例可包含如所述之具有電荷儲存裝置陣列的記憶體裝置中之一或多者，該電荷儲存裝置陣列佈置於半導體層之分層堆疊體內且沿中心柱定向。如圖4所示，一或多個記憶體裝置統稱為記憶體陣列402。多個WL 404跨於陣列耦接至電荷儲存裝置之群組，且多個BL 406跨於陣列耦接至電荷儲存裝置之群組，以使得每一電荷儲存裝置藉由WL與BL之組合唯一地定址在陣列中。該系統亦可包括電路系統408，電路系統408電耦接至記憶體裝置且經配置來進行多種功能，該等功能包括產生記憶體控制命令，將電荷儲存裝置定址在陣列中，以及讀取每一電荷儲存裝置之狀態，等等。該系統可進一步包含：電源410，其耦接至電路系統；處理器412；以及記憶體控制器414，其經配置來控制記憶體裝置之讀取/寫入操作及定址以及經配置來與處理器412通訊。電路系統亦可包括耦接至WL 404之列電路系統416及耦接至BL 406之行電路系統418，以使得行電路系統及列電路系統經配置 來將多個電荷儲存裝置定址在記憶體陣列402中。
此外，在一個實施例中，該系統可進一步包含除記憶體陣列402之外的附加記憶體420，其中附加記憶體420耦接至記憶體控制器414。記憶體控制器可為獨特的控制器，其整合至處理器中或藉由任何其他適當技術實現在該系統中。附加記憶體420可包含依電性及/或非易失記憶體，且可進一步包含能夠儲存、存取、組織及/或收回資料之任何裝置、裝置之組合、電路系統及類似物。非限制性實例包括SAN(儲存區網路)、雲端儲存網路、依電性或非依電性RAM、相變記憶體、光學媒體、硬驅動類型媒體及類似物，包括其組合。
該系統可另外包括區域通訊介面422以用於系統之各種部件之間的連接。例如，區域通訊介面可為區域資料匯流排及/或可視需要為任何相關地址或控制匯流排。
該系統可包括I/O介面424，以用於控制系統之各種I/O功能以及用於與系統外側之裝置的I/O連接。網路介面亦可作為單獨介面或作為I/O介面之部分被包括用於網路連接性。網路介面可在系統內及系統外側控制網路通訊。網路介面可包括有線介面、無線介面、藍牙介面、光學介面及類似物，包括其適當組合。此外，該系統可另外包括使用者介面、顯示裝置以及將有益於此種系統的各種其他部件。
處理器412可為單個或多個處理器，且記憶 體420及記憶體陣列402可為單個或多個記憶體。區域通訊介面422可用作用來促進處於任何有用組合中的單個處理器、多個處理器、單個記憶體、多個記憶體、各種介面及類似物中之任一者之間的通訊之途徑。
附加記憶體420可指代依電性或非依電性記憶體裝置。例如，在一個實施例中，非依電性記憶體裝置為塊可定址記憶體裝置，諸如NAND或NOR技術。因此，記憶體裝置亦可包括未來一代非依電性裝置，諸如三維交叉點記憶體裝置或其他字節可定址非依電性記憶體裝置。在一個實施例中，記憶體裝置可為或包括多臨限位準NAND快閃記憶體或NOR快閃記憶體。
以下實例係關於特定實施例且指出可在達成此類實施例中使用或以其他方式組合的特定特徵、元件或步驟。
實例
以下實例係關於特定實施例且指出可在達成此類實施例中使用或以其他方式組合的特定特徵、元件或步驟。
在一個實例中提供一種形成記憶體結構之方法，該方法包含：提供具有接觸區域之層狀半導體基板、接觸區域上之源極選擇閘極(SGS)層及SGS層上之半導體層之分層堆疊體；在半導體基板之分層堆疊體上形成汲極選擇閘極 (SGD)層；在SGD層上形成氮化物隔離層；在氮化物隔離層上形成氧化物隔離層；自氧化物隔離層將柱狀溝槽蝕刻至半導體基板之接觸區域中；在柱狀溝槽中自接觸區域至少至氮化物隔離層中形成中心柱；藉由圍繞柱狀溝槽蝕刻氧化物隔離之側壁形成栓狀凹部，以暴露氮化物隔離層之頂表面的一部分；在栓狀凹部中形成T栓；以及在T栓上形成電接點，以使得T栓提供抵抗自電接點至SGD層之電短路的障壁。
在用於形成記憶體結構之方法之一個實例中，在柱狀溝槽中形成中心柱，該中心柱自接觸區域內至少延伸至氮化物隔離層之頂表面。
在用於形成記憶體結構之方法之一個實例中，在柱狀溝槽中形成中心柱，該中心柱自接觸區域內至少延伸至氧化物隔離層中。
在用於形成記憶體結構之方法之一個實例中，在柱狀溝槽中形成中心柱，該中心柱自接觸區域內延伸至氧化物隔離層之頂表面上。
在用於形成記憶體結構之方法之一個實例中，形成栓狀凹部進一步包含：自氧化物隔離層之頂表面蝕刻中心柱材料。
在用於形成記憶體結構之方法之一個實例中，形成T栓進一步包含：在栓狀凹部中且跨於氧化物隔離層之頂表面形成T栓；以及移除T栓的一部分以暴露氧化物隔離層之頂表面。
在用於形成記憶體結構之方法之一個實例中，該方法進一步包含：跨於T栓及氧化物隔離層形成氧化物頂層。
在用於形成記憶體結構之方法之一個實例中，形成電接點進一步包含：經由氧化物頂層在T栓上形成電接點。
在用於形成記憶體結構之方法之一個實例中，半導體基板進一步包含：電荷儲存裝置陣列，其位於半導體層之分層堆疊體內，沿中心柱定向。
在用於形成記憶體結構之方法之一個實例中，中心柱為p型，且T栓為n型。
在用於形成記憶體結構之方法之一個實例中，中心柱及T栓為多晶矽。
在一個實例中提供一種記憶體裝置，該記憶體裝置包含：接觸區域；源極選擇閘極(SGS)層，其置設於接觸區域上；半導體層之分層堆疊體，其置設於SGS層上；汲極選擇閘極(SGD)層，其置設於半導體層之分層堆 疊體上；氮化物隔離層，其置設於SGD層上；氧化物隔離層，其置設於氮化物隔離層上；中心柱，其自接觸區域內延伸至一沿氮化物隔離層之邊緣的位置；T栓，其置設於中心柱上且延伸至氧化物隔離層之頂表面，T栓進一步圍繞中心柱跨於氮化物隔離層之頂表面之近端部分延伸；以及電接點，其置設於T栓上，以使得T栓提供抵抗自電接點至SGD層之電短路的障壁。
在記憶體裝置之一個實例中，該裝置進一步包含：氧化物頂層，其跨於氧化物隔離層及T栓置設，其中電接點經由氧化物頂層延伸至T栓。
在記憶體裝置之一個實例中，該裝置進一步包含：電荷儲存裝置陣列，其位於半導體層之分層堆疊體內，沿中心柱定向。
在記憶體裝置之一個實例中，中心柱為p型，且T栓為n型。
在記憶體裝置之一個實例中，中心柱及T栓為多晶矽。
在一個實例中提供一種計算系統，該計算系統包含：如請求項12之記憶體裝置中之一或多者，其進一步包含：電荷儲存裝置陣列，其佈置於半導體層之分層堆疊體 內且沿中心柱定向；多個金屬化字線，其跨於該陣列耦接至電荷儲存裝置之群組；多個金屬化位元線，其跨於該陣列耦接至電荷儲存裝置之群組，以使得每一電荷儲存裝置藉由字線與位元線之組合唯一地定址在陣列中；以及電路系統，其電耦接至記憶體裝置，且經配置來：產生記憶體控制命令；將電荷儲存裝置定址在陣列中；以及讀取每一電荷儲存裝置之狀態。
在計算系統之一個實例中，該系統進一步包含：電源，其耦接至電路系統。
在計算系統之一個實例中，電路系統進一步包含：I/O電路系統，其經配置來控制記憶體裝置之I/O操作。
在計算系統之一個實例中，I/O電路系統經配置來與處理器通訊。
在計算系統之一個實例中，電路系統進一步包含：列電路系統，其耦接至字線；以及行電路系統，其耦接至位元線，行電路系統及列電路系統經配置來將多個電荷儲存裝置定址在陣列中。
在計算系統之一個實例中，電路系統進一步包含：讀取/寫入電路系統，其耦接至列電路系統及行電路 系統，且經配置來控制對該陣列之電荷儲存裝置往返讀取及寫入之命令。
儘管前述實例係對一或多個特定應用中的發明實施例之原理的說明，但對於一般技藝人士而言將顯而易見的是，可在不運用創造性勞動且在不脫離本揭示內容之原理及概念的情況下對實行方案之形式、用途及細節進行眾多修改。
100‧‧‧記憶體裝置
102‧‧‧SGS層
104‧‧‧源極層
106‧‧‧基板層
108‧‧‧絕緣層
110‧‧‧分層堆疊體
112‧‧‧電荷儲存裝置
114‧‧‧柱/通道
116‧‧‧SGD層
118‧‧‧氮化物隔離層
120‧‧‧氧化物隔離層
122‧‧‧障壁
124‧‧‧T形栓/T栓
126‧‧‧延伸部分
128‧‧‧頂塗層/蓋層
130‧‧‧BL接點

Claims (23)

  1. 一種形成一記憶體結構之方法，包含：提供一層狀的半導體基板，其具有一接觸區域、在該接觸區域上之一源極選擇閘極(SGS)層，及在該SGS層上之一半導體層之分層堆疊體；在該半導體基板之分層堆疊體上形成一汲極選擇閘極(SGD)層；在該SGD層上形成一氮化物隔離層；在該氮化物隔離層上形成一氧化物隔離層；自該氧化物隔離層蝕刻一柱狀溝槽進入至該半導體基板之該接觸區域中；在該柱狀溝槽中形成自該接觸區域至少進入至該氮化物隔離層之一中心柱；藉由蝕刻圍繞該柱狀溝槽之該氧化物隔離之側壁來形成一栓狀凹部，以暴露該氮化物隔離層之一頂表面的一部分；在該栓狀凹部中形成一T栓；以及在該T栓上形成一電接點，使得該T栓保護防止自該電接點至該SGD層之電短路。
  2. 如請求項1之方法，其中在該柱狀溝槽中形成該中心柱之步驟係自該接觸區域內至少延伸至該氮化物隔離層之該頂表面。
  3. 如請求項1之方法，其中在該柱狀溝槽中形成該中心柱之步驟係自該接觸區域內至少延伸進入至該 氧化物隔離層。
  4. 如請求項1之方法，其中在該柱狀溝槽中形成該中心柱之步驟係自該接觸區域內延伸至該氧化物隔離層之一頂表面上。
  5. 如請求項4之方法，其中形成該栓狀凹部之步驟進一步包含自該氧化物隔離層之該頂表面蝕刻中心柱材料。
  6. 如請求項1之方法，其中形成該T栓進一步包含：在該栓狀凹部中且遍及該氧化物隔離層之一頂表面形成該T栓；以及移除該T栓的一部分以暴露該氧化物隔離層之該頂表面。
  7. 如請求項1之方法，進一步包含遍及該T栓及該氧化物隔離層形成一氧化物頂層。
  8. 如請求項7之方法，其中形成該電接點之步驟進一步包含形成穿過該氧化物頂層在該T栓上之該電接點。
  9. 如請求項1之方法，其中該半導體基板進一步包含於該半導體層之分層堆疊體內沿該中心柱定向的一電荷儲存裝置之陣列。
  10. 如請求項1之方法，其中該中心柱為p型，且該T栓為n型。
  11. 如請求項1之方法，其中該中心柱及該T栓 包含多晶矽。
  12. 一種記憶體裝置，包含：一接觸區域；一源極選擇閘極(SGS)層，其置設於該接觸區域上；一半導體層之分層堆疊體，其置設於該SGS層上；一汲極選擇閘極(SGD)層，其置設於該半導體層之分層堆疊體上；一氮化物隔離層，其置設於該SGD層上；一氧化物隔離層，其置設於該氮化物隔離層上；一中心柱，其自該接觸區域內延伸至一沿該氮化物隔離層之邊緣的位置；一T栓，其置設於該中心柱上且延伸至該氧化物隔離層之一頂表面，該T栓進一步延伸及於圍繞該中心柱之該氮化物隔離層之一頂表面之近端部分；以及一電接點，其置設於該T栓上，使得該T栓保護防止自該電接點至該SGD層之電短路。
  13. 如請求項12之裝置，進一步包含遍及該氧化物隔離層及該T栓置設的氧化物頂層，其中該電接點穿過該氧化物頂層延伸至該T栓。
  14. 如請求項12之裝置，進一步包含一位於該半導體層之分層堆疊體內沿該中心柱定向的一電荷儲存裝置之陣列。
  15. 如請求項12之裝置，其中該中心柱為p型，且該T栓為n型。
  16. 如請求項12之裝置，其中該中心柱及該T栓包含多晶矽。
  17. 一種運算系統，包含：一或多個請求項12之記憶體裝置，進一步包含一電荷儲存裝置之陣列，其佈置於該半導體層之分層堆疊體內且沿該中心柱定向；多個金屬化字線，其耦接至遍及該陣列之該電荷儲存裝置之群組；多個金屬化位元線，其耦接至遍及該陣列之該電荷儲存裝置之群組，以使得每一電荷儲存裝置藉由字線與位元線之一組合唯一地在該陣列中被定址；以及電路系統，其電耦接至該等記憶體裝置，且經配置來：產生記憶體控制命令；將在該陣列中之該等電荷儲存裝置定址；以及讀取每一電荷儲存裝置之一狀態。
  18. 如請求項17之系統，進一步包含一耦接至該電路系統之電源。
  19. 如請求項17之系統，其中該電路系統進一步包含I/O電路系統，其經配置來控制該等記憶體裝置之I/O操作。
  20. 如請求項19之系統，進一步包含一處理器，其中該I/O電路系統經配置來與該處理器通訊。
  21. 如請求項20之系統，進一步包含以下之一或多者： 一網路介面，其通訊地耦接至該處理器，或一顯示器，其通訊地耦接至該處理器。
  22. 如請求項17之系統，其中該電路系統進一步包含：耦接至該等字線之列電路系統；以及耦接至該等位元線之行電路系統，該行電路系統及該列電路系統經配置來將在該陣列中之該等多個電荷儲存裝置定址。
  23. 如請求項22之系統，其中該電路系統進一步包含讀取/寫入電路系統，其耦接至該列電路系統及該行電路系統，且經配置來控制從該陣列之電荷儲存裝置之讀取命令及至該陣列之電荷儲存裝置之寫入命令。
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