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TWI716981B - 非揮發性記憶體單元以及非揮發性記憶體陣列 - Google Patents

非揮發性記憶體單元以及非揮發性記憶體陣列 Download PDF

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TWI716981B
TWI716981B TW108130786A TW108130786A TWI716981B TW I716981 B TWI716981 B TW I716981B TW 108130786 A TW108130786 A TW 108130786A TW 108130786 A TW108130786 A TW 108130786A TW I716981 B TWI716981 B TW I716981B
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許家榮
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力旺電子股份有限公司
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Abstract

一種非揮發性記憶體單元，包括浮動閘電晶體、選擇電晶體以及耦合結構。浮動閘電晶體位於P型井區，包括耦接至由第一多晶矽層所形成之浮動閘極之閘極端、耦接至位元線之汲極端以及耦接至第一節點之源極端。選擇電晶體位於P型井區，包括耦接至耦接至字元線之選擇閘極之閘極端、耦接至第一節點之汲極端以及耦接至源極線之源極端。浮動閘電晶體以及選擇電晶體係為N型電晶體。耦合結構由將第一多晶矽層延伸而與控制閘極相重疊而形成，其中控制閘極係為N型井區內之P型摻雜區，其中控制閘極係耦接至控制線。

Description

非揮發性記憶體單元以及非揮發性記憶體陣列
本發明係有關於一種非揮發性記憶體單元以及一種非揮發性記憶體陣列，特別係有關於一種電子抹除式可複寫（electrically erasable programmable，EEP）非揮發性記憶體單元以及一種電子抹除式可複寫非揮發性記憶體陣列。
半導體記憶體裝置已經普遍用於各種電子裝置。舉例來說，非揮發性記憶體廣泛用於行動電話、數位相機、個人數位助理、行動運算裝置及其他應用。
一般來說，非揮發性記憶體有兩種類型：多次可程式（multi-time programmable，MTP）記憶體以及單次可程式（one-time programmable，OTP）記憶體。多次可程式記憶體可被讀取許多次，以及寫入許多次。舉例來說，電子抹除式可複寫唯讀記憶體（electrically programmable and electrically erasable read-only memory， EEPROM）以及快閃記憶體係設計用以配備一些對應的電路，以支持不同的操作，如程式化、抹除以及讀取。單次可程式記憶體與電路完美的配合，而僅有程式化以及讀取的功能，故單次可程式記憶體並不需要執行抹除程序之電路。
目前，已經提出了許多降低額外處理成本之單多晶矽非揮發性記憶體裝置設計。單多晶矽非揮發性記憶體利用單層多晶矽，形成儲存電荷之浮動閘極。由於單多晶矽非揮發性記憶體相容於一般的CMOS製程，因此適用於嵌入式記憶體，混合信號電路中的嵌入式非揮發性記憶體以及微控制器（如系統整合晶片（System on Chip，SOC））。
本發明之一些實施例提出了一種非揮發性記憶體單元，該非揮發性記憶體單元具有低功率損耗、能夠頁面或位元組（byte）程式化且適合更種類型的基板。本發明之一些實施例更將提出之複數非揮發性記憶體單元整合為非揮發性記憶體陣列，非揮發性記憶體陣列操作於讀取模式、程式化模式或抹除模式之對應操作，係已詳加敘述。
本發明提出一種非揮發性記憶體單元，包括一浮動閘電晶體、一選擇電晶體以及一耦合結構。上述浮動閘電晶體位於一P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係由一第一多晶矽層所形成。上述選擇電晶體位於上述P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體。上述耦合結構由將上述第一多晶矽層延伸而與一控制閘極相重疊而形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線。
本發明更提出一種非揮發性記憶體陣列，包括複數非揮發性記憶體單元。上述複數非揮發性記憶體單元至少包括一第一非揮發性記憶體單元、一第二非揮發性記憶體單元、一第三非揮發性記憶體單元以及一第四非揮發性記憶體單元，其中上述複數非揮發性記憶體單元之每一者包括一浮動閘電晶體、一選擇電晶體以及一耦合結構。上述浮動閘電晶體位於一P型井區內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係為一第一多晶矽層。上述選擇電晶體位於上述P型井區之內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體。上述耦合結構由延伸上述第一多晶矽層而與一控制閘極相重疊所形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實踐本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。
第1圖係顯示根據本發明之一實施例所述之非揮發性記憶體之電路圖。如第1圖所示，非揮發性記憶體單元100包括浮動閘電晶體MFG、選擇電晶體MS以及耦合電容CC。根據本發明之一實施例，浮動閘電晶體MFG以及選擇電晶體MS係為N型電晶體。
浮動閘電晶體MFG包括閘極端、汲極端以及源極端，其中閘極端耦接至浮動閘極FG、汲極端耦接至位元線BL，源極端耦接至第一節點N1。選擇電晶體MS包括閘極端、汲極端以及源極端，其中閘極端耦接至選擇閘極SG、汲極端耦接至第一節點N1，源極端耦接至源極線SL。根據本發明之一實施例，選擇閘極SG係耦接至字元線WL。
耦合電容CC係耦接於浮動閘極FG以及控制閘極CG之間。根據本發明之一實施例，控制閘極CG係耦接至控制線CL。根據本發明之一實施例非揮發性記憶體單元100係利用Fowler-Nordheim方法進行程式化以及抹除，使得非揮發性記憶體單元100可達到低功率損耗之目的。
第2圖係顯示根據本發明之一實施例所述之第1圖之非揮發性記憶體之佈局之上視圖。如第2圖所示，第1圖之浮動閘電晶體MFG以及選擇電晶體MS係位於P型井區201之內。浮動閘極FG係由第一多晶矽層202所形成，其中第一多晶矽層202包括第一部份202a以及第二部分202b。
如第2圖所示，第一部分202a係與第二N型摻雜區203-2以及第三N型摻雜區203-3相重疊，第二部分202b自P型井區201延伸至N型井區207。
第1圖之浮動閘電晶體MFG係由第一部份202a、第二N型摻雜區203-2以及第三N型摻雜區203-3所形成。在一些實施例中，浮動閘極FG係與第二N型摻雜區203-2以及第三N型摻雜區203-3相重疊。
選擇閘極SG係由第二多晶矽層204所形成，其中第1圖之選擇電晶體MS係由第二多晶矽層204、第一N型摻雜區203-1以及第二N型摻雜區203-2所形成。在一些實施例中，選擇閘極SG之第二多晶矽層204係與第一N型摻雜區203-1以及第二N型摻雜區203-2相重疊。
根據本發明之一實施例，第二多晶矽層204（即，選擇閘極SG）係耦接至字元線WL。如第2圖所示，至少一位元線接點205用以將第三N型摻雜區203-3電性耦接至第1圖之位元線BL，一或多源極線接觸206將第一N型摻雜區203-1電性耦接至第1圖之源極線SL。
如第2圖所示，N型井區207係遠離P型井區201。對應至第1圖之控制閘極CG之P型摻雜區208，係位於N型井區207中，控制線接點209用以將P型摻雜區208電性耦接至控制線CL。
第二部分202b包括第一重疊區域210，其中第一重疊區域210係與P型摻雜區208相重疊，因而形成第1圖之耦合電容CC。如第2圖所示，第一重疊區域210具有第一重疊寬度OV1，其中第一重疊寬度OV1係小於P型摻雜區208之第一寬度W1。根據本發明之另一實施例，第一重疊寬度OV1可等於P型摻雜區208之寬度。
根據本發明之一實施例，第2圖之非揮發性記憶體單元200係形成於P型基板之中。根據本發明之另一實施例，第2圖之非揮發性記憶體單元200可形成於N型基板之中。根據本發明之另一實施例，第2圖之非揮發性記憶體單元200可形成於深N型井區（deep N-well）中。
第3圖係顯示根據本發明之另一實施例所述之非揮發性記憶體之佈局之上視圖。與第2圖相比，第3圖之非揮發性記憶體單元300更包括第一耦合結構310，其中第一耦合結構310係由第三多晶矽層211所形成。根據本發明之一些實施例，第一多晶矽層202、第二多晶矽層204以及第三多晶矽層211之至少二者係位於相同的多晶矽層。
第一耦合結構310係位於靠近第一多晶矽層202之位置，其中第一耦合結構310用以增加至浮動閘極FG（即，第3圖之第一多晶矽層202）之耦合率。根據本發明之一實施例，第一耦合結構310耦接至位元線BL。根據本發明之另一實施例，第一耦合結構310係透過至少一耦合接點311，耦接至獨立控制之一耦合電壓。
根據本發明之其他實施例，非揮發性記憶體單元300可更包括由金屬層所形成之第二耦合結構（第3圖中並未顯示），其中第二耦合結構係完全（或部分）覆蓋第一多晶矽層202（即，浮動閘極FG）。根據本發明之一實施例，第二耦合結構係耦接至位元線BL。根據本發明之另一實施例，第一耦合結構310以及第二耦合結構係耦接至獨立控制之一耦合電壓。根據本發明之其他實施例，第一耦合結構310以及第二耦合結構可個別進行偏壓。
第4A-4B圖係顯示根據本發明之一實施例所述之非揮發性記憶之剖面圖。根據本發明之一實施例，第4A圖之非揮發性記憶體單元400A係沿著第2圖之O至O’之虛線的剖面圖，代表非揮發性記憶體單元400A對應至第2圖之非揮發性記憶體200。
如第4A圖所示，非揮發性記憶體400A係形成於基板40之上。根據本發明之一實施例，基板40係為N型。根據本發明之另一實施例，基板40係為P型。P型井區201以及N型井區207係位於基板40且相互分離。
第一N型摻雜區203-1、第二N型摻雜區203-2以及第三N型摻雜區203-3係位於P型井區201。第一多晶矽層202之第一部分202a係與第二N型摻雜區203-2以及第三N型摻雜區203-3相重疊，而形成第1圖之浮動閘電晶體MFG。
第二多晶矽層204係與第一N型摻雜區203-1以及第二N型摻雜區203-2相重疊，而形成第1圖之選擇電晶體MS，其中第二多晶矽層204對應至選擇閘極SG。
參考第2圖，第一多晶矽層202之第二部分202b係自P型井區201延伸至N型井區207，因此第二部分202b也位於第4A圖之N型井區207。如第4A圖所示，第二部分202b具有第一重疊寬度OV1，其中第一重疊寬度OV1係小於P型摻雜區208之第一寬度W1。根據本發明之另一實施例，第一重疊寬度OV1可等於P型摻雜區208之寬度。
如第4B圖所示，非揮發性記憶體單元400B係對應至非揮發性記憶體單元300，更包括形成於第一多晶矽層202之附近的第一耦合結構310，以增加浮動閘極FG之耦合率。根據本發明之一實施例，第一耦合結構310係耦接至位元線BL。根據本發明之另一實施例，第一耦合結構310係耦接至一獨立控制之耦合電壓。
如第4A圖以及第4B圖所示，選擇閘極SG係耦接至字元線WL，第一N型摻雜區203-1係耦接至源極線SL，第三N型摻雜區203-3係耦接至位元線BL，且P型摻雜區208係耦接至控制線CL。
當非揮發性記憶體單元400操作於讀取模式時，第一正電壓VP1施加至字元線WL、位元線BL、控制線CL以及N型井區207，而源極線SL以及P型井區201係耦接至接地端。根據本發明之一實施例，非揮發性記憶體單元400係以CMOS製程實現，第一正電壓VP1係小於CMOS製程之崩潰電壓。
根據本發明之一實施例，當電子被困在浮動閘極FG中時，浮動閘電晶體MFG係為不導通，使得位元線BL所偵測到的電流係小於臨限值。也就是，儲存於非揮發性記憶體單元400之資料係為邏輯0。
根據本發明之另一實施例，當電子自浮動閘極FG被排除時，浮動閘電晶體MFG係為導通，使得位元限BL所偵測到的電流係超過臨限值。也就是，儲存於非揮發性記憶體單元400之資料係為邏輯1。
當非揮發性記憶體單元400係操作於程式化模式時，P型井區201以及N型井區207係耦接至接地端，第二正電壓VP2係施加至字元限WL、源極線SL以及位元線BL，而第一負電壓VN1係施加至控制線CL。根據本發明之一實施例，非揮發性記憶體單元400係以CMOS製程實現，第二正電壓VP2以及第一負電壓VN1之絕對值係小於CMOS製程之崩潰電壓。此外，第二正電壓VP2以及第一負電壓VN1之絕對值係超過第一正電壓VP1。
根據本發明之一實施例，當非揮發性記憶義體單元400係操作於程式化模式，電子將從控制線CL注入至第一多晶矽層202（即，浮動閘極FG）。因此，控制線CL會由第一負電壓VN1偏壓，使得電子得以自第一重疊區域210注入至浮動閘極FG。
根據本發明之一實施例，當非揮發性記憶體單元400係操作於抹除模式時，第三正電壓VP3係施加至控制線CL以及N型井區207，而字元線WL、源極線SL、位元線BL以及P型井區201皆耦接至接地端。根據本發明之一實施例，第三正電壓VP3係超過非揮發性記憶體單元400之崩潰電壓。
由於電子將由浮動閘極FG排除至控制線CL，控制線CL將由高電壓所偏壓，用以將浮動閘極FG之電子吸出。此外，需要利用具有高崩潰電壓之功率電晶體，來產生超過崩潰電壓之第三正電壓VP3。然而，具有功率電晶體之驅動電路很佔晶片面積，因此需要降低第三正電壓VP3之電壓值以減少晶片面積的消耗。
根據本發明之另一實施例，當非揮發性記憶體單元400係操作於抹除模式，第四正電壓VP4施加至控制線CL以及N型井區207，而第二負電壓VN2施加至字元線WL、源極線SL、位元線BL以及P型井區201，使得浮動閘極FG之電子被排除至控制線CL。
根據本發明之一實施例，第四正電壓VP4以及第二負電壓VN2之絕對值係小於非揮發性記憶體單元400之崩潰電壓。由於第四正電壓VP4以及第二負電壓VN2之絕對值係小於崩潰電壓，功率電晶體因而不再需要，而晶片面積也得以縮小。
根據本發明之一實施例，第四正電壓VP4以及第二負電壓VN2之絕對值的總合，可等於第三正電壓VP3。根據本發明之一些實施例，第三正電壓VP3超過第二正電壓VP2、第一負電壓VN1之絕對值、第四正電壓VP4以及第二負電壓VN2之絕對值。
非揮發性記憶體單元400操作於讀取模式、程式化模式以及抹除模式之偏壓電壓方式，係摘要於表1。
Figure 108130786-A0304-0001
 表 1
根據本發明之一實施例，非揮發性記憶體單元300係利用Fowler-Nordheim方法進行程式化操作以及抹除操作，使得非揮發性記憶體單元300德以達到低功率損耗之目的。
第5圖係顯示根據本發明之一實施例所述之非揮發性記憶體陣列之示意圖。如第5圖所示，非揮發性記憶體陣列500包括第一非揮發性記憶體單元501、第二非揮發性記憶體單元502、第三非揮發性記憶體單元503以及第四非揮發性記憶體單元504，其中第一非揮發性記憶體單元501、第二非揮發性記憶體單元502、第三非揮發性記憶體單元503以及第四非揮發性記憶體單元504之每一者皆對應至第1圖之非揮發性記憶體單元100。
根據本發明之其他實施例，非揮發性記憶體單元之位置及/或數量可改變。舉例來說，非揮發性記憶體陣列500可包括四個以上以矩陣排列的非揮發性記憶體單元。第一非揮發性記憶體單元501、第二非揮發性記憶體單元502、第三非揮發性記憶體單元503以及第四非揮發性記憶體單元504在此僅用以簡化說明之用。
如第5圖所示，第一字元線WL1以及第一控制線CL1係耦接至第一非揮發性記憶體單元501以及第二非揮發性記憶體單元502，第二字元線WL2以及第二控制線CL2係耦接至第三非揮發性記憶體單元503以及第四非揮發性記憶體單元504。
第一位元線BL1以及第二源極線SL1係耦接至第一非揮發性記憶體單元501以及第三非揮發性記憶體單元503，第二位元線BL2以及第二源極線SL2係耦接至第二非揮發性記憶體單元502以及第四非揮發性記憶體單元504。
第6圖係顯示根據本發明之一實施例所述之非揮發性記憶體陣列之佈局之上視圖。根據本發明之一實施例，非揮發性記憶體陣列600對應至非揮發性記憶體陣列500。非揮發性記憶體陣列600包括第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604。
根據本發明之一實施例，第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之每一者對應至第2圖之非揮發性記憶體單元200。根據本發明之一實施例，第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之每一者可對應至第3圖之非揮發性記憶體單元300。
第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604係分別對應至第5圖之第一非揮發性記憶體單元501、第二非揮發性記憶體單元502、第三非揮發性記憶體單元503以及第四非揮發性記憶體單元504。
如第6圖所示，非揮發性記憶體陣列600係位於P型井區201以及N型井區207之內，其中P型井區201以及N型井區207相互分離。第一非揮發性記憶體單元601以及第二非揮發性記憶體單元602共用選擇閘極SG（即，第二多晶矽層204），其中選擇閘極SG係耦接至第一字元線WL1。第一非揮發性記憶體單元601之位元線接點205係耦接至第一位元線BL1，第二非揮發性記憶體單元602之位元線接點205係耦接至第二位元線BL2。
第一非揮發性記憶體單元601之源極線接觸206係耦接至第一源極線SL1，第二非揮發性記憶體單元602之源極線接觸206係耦接至第二源極線SL2。第一非揮發性記憶體單元601以及第二非揮發性記憶體單元602也共用控制閘極CG（即，P型摻雜區208），其中控制閘極CG係耦接至第一控制線CL1。
第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604係如第6圖所示，在此不再重複贅述。要知道的是，非揮發性記憶體陣列600係用以簡化說明之用，因此第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604係位於相同的P型井區201之內。
根據本發明之一實施例，當第6圖之第一非揮發性記憶體單元601操作於程式化模式時，P型井區201以及N型井區207皆耦接至接地端，第二正電壓VP2施加至第一字元線WL1、第一源極線SL1以及第一位元線BL1，而第一負電壓VN1施加至第一控制線CL1，使得電子得以自控制線CL1注入第一非揮發性記憶體單元601之浮動閘極FG。因此，第一非揮發性記憶體單元601之浮動閘極FG之跨壓係為第二正電壓VP2以及第一負電壓VN1之絕對值之總和。
為了抑制第一非揮發性記憶體單元601操作於程式化模式時對第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之影響，第二位元線BL2、第二源極線SL2、第二字元線WL2以及第二控制線CL2皆耦接至接地端。
因此，第二非揮發性記憶體單元602之浮動閘極FG之跨壓係為第一負電壓VN1之絕對值，第三非揮發性記憶體單元603之浮動閘極FG之跨壓係為VP2第二正電壓，以及第四非揮發性記憶體單元604之浮動閘極FG之跨壓係為0V，使得第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604不會同時被程式化。
當第一非揮發性記憶體單元601操作於程式化模式時，具有分離源極線之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表2之中。
Figure 108130786-A0304-0002
 表 2
根據本發明之一實施例，當第一非揮發性記憶體單元601操作於抹除模式時耊三正電壓VP3施加至第一控制線CL1以及N型井區207，而第一字元線WL1、第一源極線SL1、第一位元線BL1以及P型井區201係耦接至接地端，使得電子可從第一非揮發性記憶體單元601之浮動閘極FG排除至第一控制線CL1。根據本發明之一實施例，第三正電壓VP3係超過非揮發性記憶體陣列600之崩潰電壓。
為了抑制第一非揮發性記憶體單元601操作於抹除模式時對第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之影響，第二字元線WL2係耦接至接地端，而第四正電壓VP4施加至第二位元線BL2、第二源極線SL2以及第二控制線CL2。根據本發明之一實施例，第四正電壓VP4係小於非揮發性記憶體陣列600之崩潰電壓，而第三正電壓VP3以及第四正電壓VP4之差值係小於該崩潰電壓。
由於第二非揮發性記憶體單元602與第一非揮發性記憶體單元601共用第一控制線CL1，第二位元線BL2以及第二源極線SL2係耦接至第四正電壓VP4，使得第二非揮發性記憶體單元602之浮動閘極FG之跨壓得以降低。
即使第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604係耦接至第二控制線CL2，然而非揮發性記憶體陣列600係形成於N型井區207中，第二控制線CL2係耦接至第四正電壓VP4以避免耦接至第二控制線CL2之P型摻雜區208以及N型井區207之間的接面發生崩潰現象。
此外，第三非揮發性記憶體單元603之浮動閘極FG之跨壓係為第四正電壓VP4，而第四非揮發性記憶體單元604之浮動閘極FG之跨壓係為0V，因此第三非揮發性記憶體單元603以第四非揮發性記憶體單元604得以避免被抹除。
根據本發明之一實施例，當第一非揮發性記憶體單元601操作於抹除模式時，具有分離源極線之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表3。
Figure 108130786-A0304-0003
 表 3
根據本發明之另一實施例，當第一非揮發性記憶體單元601係操作於抹除模式時，第四正電壓VP4施加至第一控制線CL1以及N型井區207，而第二負電壓VN2施加至第一字元線WL1、第一源極線SL1、第一位元線BL1以及P型井區201，使得第一非揮發性記憶體單元601之浮動閘極FG之電子得以被排除至第一控制線CL1。
根據本發明之其他實施例，第一字元線WL1可耦接至接地端或第二負電壓VN2。根據本發明之一實施例，第四正電壓VP4以及第二負電壓VN2之絕對值係小於非揮發性記憶體陣列600之崩潰電壓，且超過第一正電壓VP1。
由於第二非揮發性記憶體單元602與第一非揮發性記憶體單元601共用第一控制線CL1，第二位元線BL2以及第二源極線SL2係耦接至接地端，使得第二非揮發性記憶體單元602之浮動閘極FG之跨壓得以降低。
由於第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604係耦接至第二字元線WL2以及第二控制線CL2，第二字元線WL2以及第二控制線CL2係耦接至接地端，以降低第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之浮動閘極FG之跨壓。根據本發明之其他實施例，第二字元線WL2可耦接至接地端，或耦接至第二負電壓VN2。
根據本發明之另一實施例，當第一非揮發性記憶體單元601係操作於抹除模式時，具有分離源極線之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表4。
Figure 108130786-A0304-0004
 表 4
第7圖係顯示根據本發明之另一實施例所述之非揮發性記憶體陣列之示意圖。將非揮發性記憶體陣列700與第5圖之非揮發性記憶體陣列500相比，第5圖之第一源極線SL1以及第二源極線SL2係耦接至第7圖之源極節點NS。
如第7圖所示，非揮發性記憶體陣列700包括第一非揮發性記憶體單元701、第二非揮發性記憶體單元702、第三非揮發性記憶體單元703以及第四非揮發性記憶體單元704，其中第一非揮發性記憶體單元701、第二非揮發性記憶體單元702、第三非揮發性記憶體單元703以及第四非揮發性記憶體單元704係對應至第6圖之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604。
此外，非揮發性記憶體陣列700之佈局可如第6圖之非揮發性記憶體陣列600所示，除了第一源極線SL1以及第二源極線SL2需修改為耦接至源極節點NS。換句話說，非揮發性記憶體陣列600之第一源極線SL1以及第二源極線SL2係耦接至源極節點NS，而成為非揮發性記憶體陣列700。因此，當所有源極線接耦接至單一節點時，源極線所佔的晶片面積可大幅度降低。
在以下針對非揮發性記憶體陣列700操作於程式化模式以及抹除模式之敘述中，將以第6圖之非揮發性記憶體陣列600之第一源極線SL1以及第二源極線SL2耦接至源極節點NS為例，進行說明解釋。
根據本發明之一實施例，當第一非揮發性記憶體單元601操作於程式化模式時，第一字元線WL1、源極節點NS、P型井區207以及N型井區207係耦接至接地端，第二正電壓VP2施加至第一位元線BL1，而第一負電壓VN1施加至第一控制線CL1。
為了抑制第一非揮發性記憶體單元601操作於程式化模式時對第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之影響，第二字元線WL2、第二位元線BL2以及第二控制線CL2係耦接至接地端。
由於非揮發性記憶體陣列600僅具有單一源極節點NS，因此源極節點NS必須耦接至接地端以避免第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604被程式化。
根據本發明之一實施例，當第一非揮發性記憶體單元601操作於程式化模式時，共用源極節點NS之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表5。
Figure 108130786-A0304-0005
 表 5
根據本發明之一實施例，當第一非揮發性記憶體單元601操作於抹除模式時，第三正電壓VP3施加至第一控制線CL1以及N型井區207，第四正電壓VP4施加至源極節點NS，而第一字元線WL1、第一位元線BL1以及P型井區201係耦接至接地端，使得第一非揮發性記憶體單元601之浮動閘極FG之電子得以排除至第一控制線CL1。
根據本發明之一實施例，第三正電壓VP3超過非揮發性記憶體陣列600之崩潰電壓，第四正電壓VP4係小於該崩潰電壓，第三正電壓VP3以及第四正電壓VP4之差值係小於該崩潰電壓。
為了抑制第一非揮發性記憶體單元601操作於抹除模式時對第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之影響，第二字元線WL2係耦接至接地端，而第四正電壓VP4施加至第二位元線BL2以及第二控制線CL2。
由於非揮發性記憶體陣列600共用源極節點NS且第一非揮發性記憶體單元601以及第二非揮發性記憶體單元602共用第一控制線CL1，第二位元線BL2必須由第四正電壓VP4供電，以避免第二非揮發性記憶體單元602跟著第一非揮發性記憶體單元601一同被抹除。
換句話說，第二非揮發性記憶體單元602之浮動閘極FG之跨壓，係等於第三正電壓VP3減去第四正電壓VP4之電壓。根據本發明之一實施例，當第一非揮發性記憶體單元601係操作於抹除模式時，共用源極節點NS之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表6。
Figure 108130786-A0304-0006
 表 6
根據本發明之另一實施例，當第一非揮發性記憶體單元601係操作於抹除模式時，源極節點NS係耦接至接地端，第四正電壓VP4係施加至第一控制線CL1以及N型井區207，而第二負電壓VN2係施加至第一字元線WL1、第一位元線BL1以及P型井區201，使得第一非揮發性記憶體單元601之浮動閘極FG之電子得以排除至控制線CL1。
根據本發明之一實施例，第四正電壓VP4以及第二負電壓VN2之絕對值係小於非揮發性記憶體陣列600之崩潰電壓，且超過第一正電壓VP1。
為了抑制第一非揮發性記憶體單元601操作於抹除模式時對第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之影響，第二位元線BL2以及第二控制線CL2係耦接至接地端，而第二負電壓VN2係施加至第二字元線WL2。
第二負電壓VN2係施加至第一位元線BL1，第二負電壓VN2更施加至第一字元線WL1以及第二字元線WL2，以避免第二負電壓VN2短路至接地端。
根據本發明之一實施例，當第一非揮發性記憶體單元601係操作於抹除模式時，共用源極節點NS之第一非揮發性記憶體單元601、第二非揮發性記憶體單元602、第三非揮發性記憶體單元603以及第四非揮發性記憶體單元604之偏壓方式，係摘要於表7。
Figure 108130786-A0304-0007
 表 7
第8圖係顯示根據本發明之另一實施例所述之非揮發性記憶體陣列之佈局之上視圖。將第8圖與第3圖相比，非揮發性記憶體單元800更包括N型摻雜區810，其中N型摻雜區810位於N型井區207之內。
如第8圖所示，第一多晶矽層202（即，浮動閘極FG）之第二部分202b係與N型摻雜區810以及P型摻雜區208相重疊。第二部分202b包括第二重疊區域811，第二重疊區域811係與N型摻雜區810相重疊。如第8圖所示，第二重疊區域811具有第二重疊寬度OV2，其中第二重疊寬度OV2係等於N型摻雜區810之第二寬度W2。
根據本發明之一實施例，當非揮發性記憶體單元800係操作於程式化模式時，電子自第一重疊區域210被注入至浮動閘極FG（即，第一多晶矽層202）。根據本發明之另一實施例，當非揮發性記憶體單元800係操作於抹除模式時，浮動閘極FG之電子係透過N型摻雜區810之第二重疊區域811而排除至N型井區207。
換句話說，非揮發性記憶體單元800係透過P型摻雜區208之第一覆蓋區域210而被程式化，且透過N型摻雜區810之第二覆蓋區域811而被抹除。根據本發明之其他實施例，當包括複數非揮發性記憶體單元800之非揮發性記憶體陣列包括複數非揮發性記憶體陣列係操作於抹除模式時，由於所有的非揮發性記憶體單元800皆位於N型井區207以及N型摻雜區810，加上N型井區207具有相同的電壓位準，使得整個非揮發性記憶體陣列皆同時被抹除。
當該非揮發性記憶體陣列之複數非揮發性記憶體單元800之一者係操作於抹除模式時，N型井區207係耦接至第三正電壓VP3。此外，該非揮發性記憶體陣列之所有非揮發性記憶體單元800皆位於N型井區207，使得該非揮發性記憶體陣列之所有非揮發性記憶體單元800皆同時被抹除。
非揮發性記憶體單元800操作於讀取模式、程式化模式以及抹除模式之偏壓方式，皆摘要於表8中。
Figure 108130786-A0304-0008
 表 8
將表8與表1相比，在第一種抹除模式中，控制線CL係耦接至第四正電壓VP4，而非第三正電壓VP3。由於電子係透過N型摻雜區810之第二重疊區域811而排除，控制線CL之電壓必須盡量低而不超過非揮發性記憶體單元800之崩潰電壓。因此，控制線CL係由第四正電壓VP4所供電，使得P型摻雜區208以及N型井區207之間的電壓差係小於該崩潰電壓。
本發明之一些實施例提出了一種非揮發性記憶體單元，該非揮發性記憶體單元具有低功率損耗、能夠頁面或位元組（byte）程式化且適合更種類型的基板。根據本發明之一實施例，本發明所提出之非揮發性記憶體單元係以常規CMOS製程實現。根據本發明之一實施例，由於讀取路徑係與程式化路徑以及抹除路徑不同，本發明所提出之非揮發性記憶體單元之可靠度勢必很高。根據本發明之一些實施例，本發明提出之非揮發性記憶體單元可實現於P型基板或N型基板之上。根據本發明之其他實施例，本發明提出之非揮發性記憶體單元可實現於深N型井區之上。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。
100、200、300、400A、400B、800:非揮發性記憶體單元 201:P型井區 202:第一多晶矽層 202a:第一部份 202b:第二部分 203-1:第一N型摻雜區 203-2:第二N型摻雜區 203-3:第三N型摻雜區 204:第二多晶矽層 205:位元線接點 206:源極線接觸 207:N型井區 208:P型摻雜區 209:控制線接點 211:第三多晶矽層 310:第一耦合結構 311:耦合接點 40:基板 500、600、700:非揮發性記憶體陣列 501、601、701:第一非揮發性記憶體單元 502、602、702:第二非揮發性記憶體單元 503、603、703:第三非揮發性記憶體單元 504、604、704:第四非揮發性記憶體單元 810:N型摻雜區 811:第二重疊區域 MFG:浮動閘電晶體 MS:選擇電晶體 CC:耦合電容 FG:浮動閘極 BL:位元線 N1:第一節點 SG:選擇閘極 SL:源極線 WL:字元線 CG:控制閘極 CL:控制線 OV1:第一重疊寬度 OV2:第二重疊寬度 W1:第一寬度 W2:第二寬度 WL1:第一字元線 WL2:第二字元線 CL1:第一控制線 CL2:第二控制線 BL1:第一位元線 BL2:第二位元線 SL1:第二源極線 SL2:第二源極線 NS:源極節點
第1圖係顯示根據本發明之一實施例所述之非揮發性記憶體之電路圖； 第2圖係顯示根據本發明之一實施例所述之第1圖之非揮發性記憶體之佈局之上視圖； 第3圖係顯示根據本發明之另一實施例所述之非揮發性記憶體之佈局之上視圖； 第4A-4B圖係顯示根據本發明之一實施例所述之非揮發性記憶之剖面圖； 第5圖係顯示根據本發明之一實施例所述之非揮發性記憶體陣列之示意圖； 第6圖係顯示根據本發明之一實施例所述之非揮發性記憶體陣列之佈局之上視圖； 第7圖係顯示根據本發明之另一實施例所述之非揮發性記憶體陣列之示意圖；以及 第8圖係顯示根據本發明之另一實施例所述之非揮發性記憶體陣列之佈局之上視圖。
100:非揮發性記憶體單元
MFG:浮動閘電晶體
MS:選擇電晶體
CC:耦合電容
FG:浮動閘極
BL:位元線
N1:第一節點
SG:選擇閘極
SL:源極線
WL:字元線
CG:控制閘極
CL:控制線

Claims (27)

  1. 一種非揮發性記憶體單元，包括：一浮動閘電晶體，位於一P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係由一第一多晶矽層所形成，其中上述第一多晶矽層包括一第一部分以及一第二部分，上述浮動閘電晶體係由上述第一部份與上述第二N型摻雜區以及一第三N型摻雜區相重疊所形成，其中上述第三N型摻雜區係位於上述P型井區之內；一選擇電晶體，位於上述P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體，其中上述選擇閘極係由一第二多晶矽層所形成，上述選擇閘電晶體係由上述第二多晶矽層與一第一N型摻雜區以及一第二N型摻雜區重疊所形成，其中上述第一N型摻雜區以及上述第二N型摻雜區係位於上述P型井區； 一耦合結構，由將上述第一多晶矽層延伸而與一控制閘極相重疊而形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線，其中上述第二部分係自上述P型井區延伸至上述N型井區，其中上述第二部分包括一第一重疊區域，上述第一重疊區域係與上述P型摻雜區相重疊；以及一N型摻雜區，形成於上述N型井區，其中上述第二部分更包括一第二重疊區域。
  2. 如申請專利範圍第1項所述之非揮發性記憶體單元，其中當上述非揮發性記憶體單元係操作於一抹除模式，一第三正電壓係施加至上述N型井區，一第四正電壓係施加至上述控制線，而上述字元線、上述源極線、上述位元線以及上述P型井區係耦接至一接地端，使得上述浮動閘極之電子透過N型摻雜區而排除至N型井區，其中上述第三正電壓超過一崩潰電壓，上述第四正電壓係小於上述崩潰電壓，上述第三正電壓以及上述第四正電壓之差係小於上述崩潰電壓。
  3. 一種非揮發性記憶體單元，包括：一浮動閘電晶體，位於一P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極 端係耦接至一第一節點，其中上述浮動閘極係由一第一多晶矽層所形成；一選擇電晶體，位於上述P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體；以及一耦合結構，由將上述第一多晶矽層延伸而與一控制閘極相重疊而形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線，其中當上述非揮發性記憶體單元係操作於一讀取模式，一第一正電壓係施加至上述字元線、上述位元線、上述控制線以及上述N型井區，而上述P型井區以及上述源極線係耦接至一接地端。
  4. 如申請專利範圍第3項所述之非揮發性記憶體單元，其中當上述非揮發性記憶體單元係操作於一程式化模式，上述N型井區以及上述P型井區係耦接至上述接地端，一第二正電壓係施加至上述字元線、上述源極線以及上述位元線，一第一負電壓係施加至上述控制線，使得電子由上述控制線被注入至上述浮動閘極，其中上述第二正電壓以及上述第一負電壓之絕對值係小於一崩潰電壓，且超過上述第一正電壓。
  5. 如申請專利範圍第4項所述之非揮發性記憶體單元，其中當上述非揮發性記憶體單元係操作於一抹除模式時，一第三正電壓係施加至上述控制線以及上述N型井區，而上述字元線、上述源極線、上述位元線以及上述P型井區係耦接至一接地端，使得上述浮動閘極之電子被排除至上述控制線，其中上述第三正電壓係超過上述崩潰電壓。
  6. 如申請專利範圍第4項所述之非揮發性記憶體單元，其中當上述非揮發性記憶體單元係操作於一抹除模式時，一第四正電壓係施加至上述控制線以及上述N型井區，而一第二負電壓係施加至上述字元線、上述源極線、上述位元線以及上述P型井區，使得上述浮動閘極之電子排除至上述控制線，其中上述第四正電壓以及上述第二負電壓之絕對值係小於上述崩潰電壓。
  7. 一種非揮發性記憶體單元，包括：一浮動閘電晶體，位於一P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係由一第一多晶矽層所形成；一選擇電晶體，位於上述P型井區，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接 至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體；一耦合結構，由將上述第一多晶矽層延伸而與一控制閘極相重疊而形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線；以及一第一耦合結構，由一第三多晶矽層所形成，且靠近上述第一多晶矽層。
  8. 如申請專利範圍第7項所述之非揮發性記憶體單元，更包括：一第二耦合結構，由一金屬層覆蓋上述浮動閘極所形成。
  9. 如申請專利範圍第8項所述之非揮發性記憶體單元，其中上述第一耦合結構以及上述第二耦合結構係耦接至上述位元線。
  10. 如申請專利範圍第8項所述之非揮發性記憶體單元，其中上述第一耦合結構以及上述第二耦合結構係耦接至獨立控制之一耦合電壓。
  11. 一種非揮發性記憶體陣列，包括：複數非揮發性記憶體單元，至少包括一第一非揮發性記憶體單元、一第二非揮發性記憶體單元、一第三非 揮發性記憶體單元以及一第四非揮發性記憶體單元，其中上述複數非揮發性記憶體單元之每一者包括：一浮動閘電晶體，位於一P型井區內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係為一第一多晶矽層；一選擇電晶體，位於上述P型井區之內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體，其中上述選擇閘極係由一第二多晶矽層所形成，上述選擇電晶體係由上述第二多晶矽層、一第一N型摻雜區以及一第二N型摻雜區，其中上述第一N型摻雜區以及上述第二N型摻雜區係位於上述P型井區內；以及一耦合結構，由延伸上述第一多晶矽層而與一控制閘極相重疊所形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線，其中上述P型井區係與上述N 型井區相互分離，其中上述P型井區以及上述N型井區係位於一基板之上；其中上述第一非揮發性記憶體單元係位於上述P型井區內且耦接至一第一位元線、一第一源極線、一第一字元線以及一第一控制線，其中上述第二非揮發性記憶體單元係位於上述P型井區且耦接至一第二位元線、一第二源極線、上述第一字元線以及上述第一控制線，其中上述第三非揮發性記憶體單元係位於上述P型井區內且耦接至上述第一位元線、上述第一源極線、一第二字元線以及一第二控制線，其中上述第四非揮發性記憶體單元係位於上述P型井區內且耦接至上述第二位元線、上述第二源極線、上述第二字元線以及上述第二控制線；其中當上述第一非揮發性記憶體單元係操作於一讀取模式時，一第一正電壓係施加至上述第一字元線、上述第一位元線、上述第一控制線以及上述N型井區，而上述P型井區以及上述第一源極線係耦接至一接地端。
  12. 如申請專利範圍第11項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一程式化模式，上述N型井區以及上述P型井區係耦接至上述接地端，一第二正電壓係施加至上述第一字元線、上述第一源極線以及上述第一位元線， 一第一負電壓係施加至上述第一控制線，使得電子自上述第一控制線被注入至上述第一非揮發性記憶體單元之一第一浮動閘極，其中上述第二正電壓以及上述第一負電壓之絕對值係小於一崩潰電壓，且超過上述第一正電壓。
  13. 如申請專利範圍第12項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述程式化模式時，上述第二位元線、上述第二源極線、上述第二字元線以及上述第二控制線係耦接至上述接地端。
  14. 如申請專利範圍第12項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一抹除模式時，一第三正電壓係施加至上述第一控制線以及上述N型井區，而上述第一字元線、上述第一源極線、上述第一位元線以及上述P型井區係耦接至上述接地端，使得上述第一浮動閘極之電子排除至上述第一控制線，其中上述第三正電壓係超過上述崩潰電壓。
  15. 如申請專利範圍第14項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述抹除模式時，上述第二字元線係耦接至上述接地端，而一第四正電壓係施加至上述第二位元線、上述第二源極線以及上述第二控制線，上述第四正電壓係小於上述崩潰電壓，且超過上述第一正電壓，其中上述第三正電壓以及上述第四正電壓之差係小於上述崩潰電壓。
  16. 如申請專利範圍第12項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一抹除模式時第 四正電壓係施加至上述第一控制線以及上述N型井區，而一第二負電壓係施加至上述第一字元線、上述第一源極線、上述第一位元線以及上述P型井區，使得上述第一浮動閘極之電子被排除至上述第一控制線，其中上述第四正電壓以及上述第二負電壓之絕對值係小於上述崩潰電壓，且超過上述第一正電壓。
  17. 如申請專利範圍第16項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述抹除模式，上述第二位元線、上述第二源極線、上述第二字元線以及上述第二控制線係耦接至一接地端。
  18. 如申請專利範圍第11項所述之非揮發性記憶體陣列，其中上述第一源極線以及上述第二源極線係皆耦接至一源極節點。
  19. 如申請專利範圍第18項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一程式化模式時上述N型井區以及上述P型井區係耦接至上述接地端，一第二正電壓係施加至上述第一位元線，一第一負電壓係施加至上述第一控制線，使得電子自上述第一控制線被注入至上述第一非揮發性記憶體單元之一第一浮動閘極，其中上述第二正電壓係小於一崩潰電壓，且超過上述第一正電壓。
  20. 如申請專利範圍第19項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述程式化模式 時，上述第一字元線、上述源極節點、上述第二位元線、上述第二字元線以及上述第二控制線係耦接至上述接地端。
  21. 如申請專利範圍第19項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一抹除模式時第三正電壓係施加至上述第一控制線以及上述N型井區，一第四正電壓係施加至上述源極節點，上述第一字元線、上述第一位元線以及上述P型井區係耦接至一接地端，使得上述第一浮動閘極之電子被排除至上述第一控制線，其中上述第三正電壓超過上述崩潰電壓，上述第四正電壓係小於上述崩潰電壓，上述第三正電壓以及上述第四正電壓之差係小於上述崩潰電壓。
  22. 如申請專利範圍第21項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述抹除模式時，上述第二字元線係耦接至上述接地端，而一第四正電壓係施加至上述第二位元線以及上述第二控制線。
  23. 如申請專利範圍第19項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於一抹除模式時，一第四正電壓係施加至上述第一控制線以及上述N型井區，而一第二負電壓係施加至上述第一字元線、上述第一位元線以及上述P型井區，使得上述第一浮動閘極之電子被排除至上述第一控制線，其中上述第四正電壓以及上述第二負電壓之絕對值係小於上述崩潰電壓。
  24. 如申請專利範圍第23項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體單元係操作於上述抹除模式時，上述第二位元線、上述源極節點以及上述第二控制線係耦接至上述接地端，而上述第二負電壓係施加至上述第二字元線。
  25. 一種非揮發性記憶體陣列，包括：複數非揮發性記憶體單元，至少包括一第一非揮發性記憶體單元、一第二非揮發性記憶體單元、一第三非揮發性記憶體單元以及一第四非揮發性記憶體單元，其中上述複數非揮發性記憶體單元之每一者包括：一浮動閘電晶體，位於一P型井區內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一浮動閘極，上述汲極端係耦接至一位元線，上述源極端係耦接至一第一節點，其中上述浮動閘極係為一第一多晶矽層；一選擇電晶體，位於上述P型井區之內，包括一閘極端、一汲極端以及一源極端，其中上述閘極端係耦接至一選擇閘極，上述汲極端係耦接至上述第一節點，上述源極端係耦接至一源極線，其中上述選擇閘極係耦接至一字元線，其中上述浮動閘電晶體以及上述選擇電晶體係為N型電晶體，其中上述選擇閘極係由一第二多晶矽層所形成，上述選擇電晶體係由上述第二多晶矽層、一 第一N型摻雜區以及一第二N型摻雜區，其中上述第一N型摻雜區以及上述第二N型摻雜區係位於上述P型井區內；以及一耦合結構，由延伸上述第一多晶矽層而與一控制閘極相重疊所形成，其中上述控制閘極係為一N型井區內之一P型摻雜區，其中上述控制閘極係耦接至一控制線，其中上述P型井區係與上述N型井區相互分離，其中上述P型井區以及上述N型井區係位於一基板之上；其中上述第一非揮發性記憶體單元係位於上述P型井區內且耦接至一第一位元線、一第一源極線、一第一字元線以及一第一控制線，其中上述第二非揮發性記憶體單元係位於上述P型井區且耦接至一第二位元線、一第二源極線、上述第一字元線以及上述第一控制線，其中上述第三非揮發性記憶體單元係位於上述P型井區內且耦接至上述第一位元線、上述第一源極線、一第二字元線以及一第二控制線，其中上述第四非揮發性記憶體單元係位於上述P型井區內且耦接至上述第二位元線、上述第二源極線、上述第二字元線以及上述第二控制線；其中上述第一多晶矽層包括一第一部分以及一第二部分，其中上述浮動閘電晶體係由第一部分與上述第二 N型摻雜區以及一第三N型摻雜區相重疊所形成，其中上述第三N型摻雜區係位於上述P型井區內，其中上述第二部分係自上述P型井區延伸至上述N型井區，其中上述第二部分包括一第一重疊區域，上述第一重疊區域係與上述P型摻雜區相重疊，其中上述第一重疊區域具有一第一重疊寬度，上述P型摻雜區具有一第一寬度，其中上述複數非揮發性記憶體單元之每一者更包括：一N型摻雜區，形成於上述N型井區內，其中上述第二部分更包括一第二重疊區域，上述第二重疊區域係與上述N型摻雜區相重疊，其中上述第二重疊區域具有一第二重疊寬度，上述N型摻雜區具有一第二寬度，其中上述第二重疊寬度係等於上述第二寬度。
  26. 如申請專利範圍第25項所述之非揮發性記憶體陣列，其中當上述非揮發性記憶體陣列之上述複數非揮發性記憶體單元之任一者係操作於一抹除模式時，所有的上述複數非揮發性記憶體單元皆同時被抹除。
  27. 如申請專利範圍第25項所述之非揮發性記憶體陣列，其中當上述第一非揮發性記憶體係操作於一抹除模式時，一第三正電壓係施加至上述N型井區，一第四正電壓係施加至上述第一控制線，而上述第一字元線、上述第一源極線、上述第一位元線以 及上述P型井區皆耦接至一接地端，使得上述第一非揮發性記憶體之一第一浮動閘極之電子晶上述N型摻雜區而被排除至上述N型井區，其中上述第三正電壓係超過一崩潰電壓，上述第四正電壓係小於上述崩潰電壓，上述第三正電壓以及上述第四正電壓之差係小於上述崩潰電壓。
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