TWI715641B

TWI715641B - 具有電壓參考平面之堆疊封裝總成

Info

Publication number: TWI715641B
Application number: TW105132077A
Authority: TW
Inventors: 目榮謝; 忠斌康; 萍萍黃; 桂菁黃; 尚格沛力曼
Original assignee: 美商英特爾股份有限公司
Priority date: 2015-11-05
Filing date: 2016-10-04
Publication date: 2021-01-11
Also published as: US10403604B2; EP3371828B1; WO2017078717A1; EP3371828A4; EP3371828A1; US20180294252A1; EP3371828B8; TW201731047A

Abstract

本發明揭露之實施例係有關一種用於嵌入式晶粒之堆疊封裝總成以及相關聯的技術及組態。在一實施例中，堆疊封裝總成可包含：一第一晶粒封裝及一第二晶粒封裝，該第一晶粒封裝及該第二晶粒封裝其中一個堆疊在另一個上，該第一晶粒封裝及該第二晶粒封裝之間有複數個互連；被嵌入該第一及第二晶粒封裝中之至少一晶粒封裝之一電壓參考平面，且該電壓參考平面接近且大致平行於該第一及第二晶粒封裝中之另一晶粒封裝。

Description

具有電壓參考平面之堆疊封裝總成

本發明揭露之實施例係大致有關積體電路之領域，且尤係有關一種用於嵌入式晶粒及相關聯的技術及組態之堆疊封裝總成。

目前堆疊積體電路(Integrated Circuit；簡稱IC)封裝總成可包括封裝堆疊(Package-on-Package；簡稱PoP)組態，其中第一及第二封裝以一封裝在另一封裝上之方式被堆疊在一起，且兩個封裝之間有電連接。例如，該第一封裝可包括一處理器，且該第二封裝可包括一記憶體組件。因為信號在該等封裝之間被傳輸，所以可能發生諸如串訊(crosstalk)及電磁干擾(Electromagnetic Interference；簡稱EMI)等的偶發電耦合。

100、200‧‧‧封裝總成

102、202‧‧‧第一封裝

104、204‧‧‧第二封裝

106、108、222‧‧‧晶粒

110、112‧‧‧電耦合

120‧‧‧電壓參考平面

122、236‧‧‧介電質

124‧‧‧主開孔

126‧‧‧小開孔

128‧‧‧電連接或通孔

130、130A-130D、229A-229D‧‧‧子平面

210‧‧‧芯材

212、214‧‧‧疊合層

215‧‧‧製造載具

216‧‧‧接觸載具

218‧‧‧晶粒黏著凹部或凹洞

220、246、250‧‧‧接觸墊

224‧‧‧介電層

226‧‧‧參考電壓平面蝕刻遮罩或圖案

228‧‧‧參考電壓平面

230‧‧‧封裝總成通孔路徑

232‧‧‧參考電壓平面通孔

234‧‧‧電連接

237‧‧‧封裝總成通孔

238‧‧‧金屬層

242‧‧‧阻焊層

244‧‧‧阻焊開口

248‧‧‧分離線

252‧‧‧導電連接

256‧‧‧封裝總成連接

500‧‧‧計算裝置

502‧‧‧主機板

504‧‧‧處理器

506‧‧‧通訊晶片

若參閱前文中之詳細說明以及各圖式，將可易於了解各實施例。為了有助於本發明之說明，相像的參考編號標示相像的結構元件。該等圖式以舉例且非限制之方式示出各實施例。

第1圖是根據某些實施例的一堆疊積體電路(IC)封裝總成之一簡化橫斷面側視圖。

第2圖是根據各實施例而示出一電壓參考平面的第1圖的一第一封裝之一斷面上視圖。

第3A-3R圖是根據各實施例之第1圖堆疊IC封裝總成的製造階段之簡化橫斷面側視圖。

第4圖根據各實施例而示出製造第1圖的堆疊IC封裝總成之一例示程序。

第5圖根據某些實施例而以示意方式示出可包含一或多個第1圖的堆疊IC封裝總成之一計算裝置。

【發明內容與實施方式】

在下文之實施方式中，將參照構成本說明書的一部分之各圖式，其中在所有該等圖式中之類似的代號標示類似的部分，且其中係以例示可實施本發明揭露之標的之各實施例之方式示出該等圖式。我們應可了解：可利用其他實施例，且可在不脫離本發明揭露之範圍下作出結構或邏輯上的改變。因此，不應以限制之方式理解下文中之實施方式，且只由最後之申請專利範圍以及其等效物界定各實施例之範圍。

為了便於說明本發明之揭露，詞語"A及/或B"意指(A)、(B)、或(A及B)。為了便於說明本發明之揭露，詞語"A、B、及/或C"意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。

本說明可能使用詞語"在一實施例中，"或"在各實施例中，"，而該等詞語可分別意指相同的或不同的實施例中之一或多個實施例。此外，在以與本發明揭露之實施例有關之方式使用術語"包含"、"包括"、及"具有"等的術語時，該等術語都是同義的。

本發明中可能使用術語"被耦合到"及其派生詞。"被耦合"可意指下列意義中之一或多者。"被耦合"可意指兩個或更多個元件在實體上或電氣上直接接觸。然而，"被耦合"亦可意指兩個或更多個元件相互間接接觸，但仍然相互配合或作用，且"被耦合"可意指一或多個其他元件被耦合到或被連接到被稱為相互耦合的該等元件之間。

在各實施例中，詞語"一第二層上形成之一第一層"可意指：在該第二層之上形成該第一層，且該第一層的至少一部分可與該第二層的至少一部分直接接觸(例如，在實體上及/或電氣上直接接觸)或間接接觸(例如，該第一層與該第二層之間有一或多個其他層)。

在各實施例中，詞語"一第二特徵上形成、沈積、或以其他方式配置之一第一特徵"可意指：在該第二特徵之上形成、沈積、或配置該第一特徵，且該第一特徵的至少一部分可與該第二特徵的至少一部分直接接觸(例如，在實體上及/或電氣上直接接觸)或間接接觸(例如，該第一特徵與該第二特徵之間有一或多個其他特徵)。

第1圖根據某些實施例而以示意方式示出一例示堆疊積體電路(IC)封裝總成(後文中被稱為"封裝總成100")。封裝總成100可包含以一封裝在另一封裝上之方式被堆疊在一起的一第一封裝102及一第二封裝104。第一封裝102可被稱為底層封裝(base package)，且可包含一或多個晶粒106(例如，圖中只示出一個晶粒)；且第二封裝104可被稱為頂層封裝(top package)，且可包含一或多個晶粒108(例如，圖中示出兩個晶粒)。一或多個晶粒106可包含諸如一處理器、中央處理單元(CPU)、或特定應用積體電路(ASIC)等的一或多個邏輯晶粒，且一或多個晶粒108可包含諸如低功率雙倍資料速率記憶體等的一或多個記憶體晶粒。在其他實施例中，晶粒106及/或108可被建構成執行其他功能。

在封裝總成100的例子中，第一封裝102可包含諸如層L1-0、L1-1、L1-2、L1-3、L1-4、或較多或較少的層等的多個層，且可包含絕緣及導電材料的安排。第二封裝104可包含諸如層L2-0、L2-1、或較多或較少的層等的多個層，且可包含絕緣及導電材料的安排。多個電耦合110可提供第一封裝102與第二封裝104間之電連接，且多個電耦合112可提供封裝總成100與其他裝置間之電連接(例如，透過至諸如一印刷電路板的連接)。電耦合110及112可分別包含一球柵陣列(ball grid array)積體電路封裝、或任何其他適當類型的積體電路耦合或封裝。

封裝總成100亦可包含一可被嵌入第一封裝102及第二封裝104中之至少一封裝的一導電之電壓參考平面120。電壓參考平面120可接近且大致平行於第一封裝102及第二封裝104中之另一封裝。在封裝總成100的該例子中，電壓參考平面120可嵌入在接近第二封裝104之第一封裝102的層L1-0上的一介電質122中。電壓參考平面120可具有被施加的一或多個參考或屏蔽電壓(shielding voltage)。

第2圖是示出電壓參考平面120的第一封裝102之一斷面上視圖，該電壓參考平面120可實質上延伸橫佈第一封裝102，且可包含用於一或多個晶粒106的一主開孔124。例如，可使一或多個晶粒106對準主開孔124且/或至少部分地延伸通過主開孔124。電壓參考平面120可進一步包含一或多個小開孔126，而一或多個電連接或通孔128可經由該一或多個小開孔126而在與電壓參考平面120電氣絕緣的情形下通過該電壓參考平面120。

電壓參考平面120可包含可相互共平面且電氣絕緣之一或多個部分或子平面130。在第2圖之例子中，電壓參考平面120可包含可以矩形(例如，正方形)陣列排列的四個子平面130A-130D。我們應可了解：電壓參考平面120可包含較多或較少的子平面，或可不包含子平面，且可以任何方式配置及排列任何子平面。在一實施例中，電壓參考平面120可包含至諸如一源極電壓V_SS的一或多個參考電壓之一或多個電連接。

電壓參考平面120可在第一封裝102的層L1-0上提供嵌入式屏蔽，該嵌入式屏蔽可減輕信號經由電耦合110及電連接128而在封裝102與104之間被傳輸時發生的諸如串訊及電磁干擾(EMI)等的偶發電耦合。在各實施例中，電壓參考平面120可提供在封裝102與104之間被傳輸的信號之較高的信號接地比(signal-to-ground ratio)，可提供或容許封裝總成100的封裝102與104間之較高密度的互連，且可在不增加該封裝總成中之層數或不增加該封裝總成的堆疊(z軸)高度之情形下，透過垂直及水平電壓(例如，接地)參考而提供較佳之信號品質。電壓參考平面120亦可透過強健的雜訊屏蔽及電壓(例如，接地)參考而提供高資料速率可擴縮性，且可藉由減少參考電壓(例如，V_SS)互連的數目而提供較小的封裝佔用面積(footprint)。

該等晶粒106及/或108可代表或包括使用諸如薄膜沈積、微影、及蝕刻等的與形成互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor；簡稱CMOS)裝置有關之方式而使用之半導體製造技術而自一半導體材料(例如，矽)製造之分立產品。在某些實施例中，該等晶粒106及/或108可以是下列各項或可包括下列各項或可以是下列各項的一部分：一處理器、記憶體、系統單晶片(System on a Chip；簡稱SoC)、或特定應用積體電路(Application-Specific IC；簡稱ASIC)。在某些實施例中，諸如模塑料(molding compound)或底部填充材料(underfill material)(圖中未示出)的一電氣絕緣材料可包封該等晶粒106及/或108的至少一部分。

第3A-3R圖根據某些實施例而以示意方式示出可包含被堆疊在一起的積體電路封裝202、204(第3R圖)的一例示堆疊IC封裝總成200(第3R圖，後文中被稱為"封裝總成200")之各種製造階段。第3A-3Q圖參照一種雙面製造技術而以示意方式示出封裝總成200的一例示第一封裝202之各種製造階段。在其他實施例中，可以一種單面製造技術製造第一封裝202。封裝總成200、封裝202、204、及其包括晶粒的組件可與前文中以與封裝總成100、封裝102、104、及其包括晶粒的組件有關之方式說明的各實施例一致，且反之亦然。

第3A圖示出具有可以是諸如銅等的一金屬之施加或疊合層212、214的一芯材210，且可被用來作為在製造期間有助於第一封裝202的處理之一製造載具215。

第3B圖示出在將接觸載具216耦合到製造載具215之後的一對第一封裝202。可使用任何適當的技術耦合接觸載具216及製造載具215，且接觸載具216及製造載具215可形成晶粒黏著凹部或凹洞218，且可提供諸如球柵陣列墊等的接觸墊220。

第3C圖示出被安裝在晶粒黏著凹部或凹洞218之晶粒222作為第一封裝202。

第3D圖示出在施加或疊層嵌入的或包封的介電層224之後的第一封裝202。

第3E圖示出可露出介電層224以便以與一參考電壓平面蝕刻遮罩或圖案226有關之蝕刻之第一封裝202，該參考電壓平面蝕刻遮罩或圖案226的一實施例以平視圖被示出於第3F圖。可根據遮罩或圖案226而以包括微影、電漿、紫外線、或雷射蝕刻等的任何適當之方式完成介電層224之蝕刻。

第3G圖示出第一封裝202，每一第一封裝202可包含參考電壓平面228，參考電壓平面228的一實施例可被示出於第3H圖，且參考電壓平面228可包含子平面229A-229D。可以諸如電鍍製程(可包括無電或電解處理)等的任何適當的方式形成參考電壓平面228。

第3I圖示出第一封裝202，其中可包括形成至諸如接觸墊220之一或多個封裝總成通孔路徑230、以及一或多個參考電壓平面通孔232。可以諸如介電質疊層(dielectric lamination)結合諸如紫外線或二氧化碳雷射蝕刻等的一蝕刻製程之方式等的任何適當的方式形成通孔路徑230以及用於通孔232之凹部。第3J圖示出第3I圖的一第一封裝202之一斷面上視圖。

第3K圖示出具有在封裝總成通孔237與參考電壓平面通孔232之間製成的電連接234之第一封裝202，其中透過該等電連接234而將一或多個參考電壓施加到諸如參考電壓平面228，或透過該等電連接234而提供其他的電連接。在各實施例中，電連接234之形成可以是半加成製程，且可採用一電鍍製程。該一或多個參考電壓可包括一源極電壓V_SS。

第3L圖示出第一封裝202，第一封裝202可包含諸如層L1-2至L1-4等的多個額外的層，且可利用連續的介電質236、金屬層238、以及通孔或微通孔形成該等額外的層。

第3M圖示出第一封裝202，第一封裝202可包含用於焊接接觸墊246之阻焊層242以及阻焊開口244。可以阻焊薄膜疊層、微影、及蝕刻構成的一組合製程形成阻焊層242及阻焊開口244。

第3N圖示出第一封裝202的一切割及面板分離，其中可包括沿著分離線248之鋸切或其他分離或切割。

第3O圖示出一被切割且面板被分離之第一封裝202。

第3P圖示出製造載具215被移除之後的第一封裝，其中可以一蝕刻製程或剝離移除製程移除製造載具215，且該移除可提供對一或多個封裝總成接觸墊250的接近。

第3Q圖示出焊料接觸墊246之諸如焊球(solder ball)等的導電連接252之形成。在各實施例中，可以一焊球置放及回熔(reflow)製程形成導電連接252，且導電連接252可被連接到一球柵陣列積體電路封裝或另一適當的封裝。

第3R圖示出被堆疊在一起而成為堆疊封裝總成200且具有封裝總成連接256之一第一封裝202及第二封裝204，其中可包括一表面黏著技術(surface mounting technology)。在各實施例中，堆疊封裝總成200可包括一封裝堆疊(PoP)裝置。

第4圖根據某些實施例而以示意方式示出製造一堆疊IC封裝總成的一方法400之一流程圖。方法400可與前文中以與第1-3圖有關的技術及/或組態一致，且反之亦然。

在步驟402中，方法400可包含：提供一製造載具(例如，第3A圖之製造載具215)，用以在製造期間有助於一第一封裝(例如，第3A-3Q圖之封裝202)的承載。在步驟404中，方法400可包含：將一接觸載具耦合到該製造載具(例如，第3B圖的被耦合到製造載具215之接觸載具216)。在各實施例中，該接觸載具可包括一凹部或凹洞(例如，第3B圖之凹洞218)。在步驟406中，方法400可包含：將一第一晶粒(例如，第3C圖之晶粒222)耦合到該製造載具。在各實施例中，可在該接觸載具的一凹部中耦合該晶粒(例如，第3C圖的凹部218中之晶粒222)。

在步驟408中，方法400可包含：在該凹洞中沈積一晶粒封膠(die encapsulant)或嵌入材料(例如，第3D圖之介電材料224)。在某些實施例中，可在該製造載具上施加一疊層(例如，第3D圖之介電材料224)，且熱壓(hot pressing)該疊層，以便將該疊層與該製造載具耦合，且充分以該疊層填充該凹洞，而執行在該凹洞中沈積該晶粒封膠材料。

在步驟410中，方法400可包含：露出該疊層，以便利用一參考電壓平面蝕刻遮罩或圖案(例如，第3F圖之參考電壓平面蝕刻遮罩或圖案226)蝕刻。可以包括微影、電漿、紫外線、或雷射蝕刻等的任何適當之方式執行露出該疊層以便蝕刻之該步驟。

在步驟412中，方法400可包含：形成一導電參考電壓平面(例如，第3H圖之參考電壓平面228)。可以諸如電鍍製程(可包括無電或電解處理)等的任何適當的方式形成該參考電壓平面。

在步驟414中，方法400可包含：形成通過該參考電壓平面的一或多個通孔(例如，第3I圖之一或多個封裝總成通孔230及/或一或多個參考電壓平面通孔232)。在各實施例中，該一或多個通孔可提供通過該參考電壓平面的電耦合，且可以諸如介電質疊層結合諸如紫外線或二氧化碳雷射蝕刻等的一蝕刻製程之方式等的任何適當的方式形成該一或多個通孔。

在步驟416中，方法400可包含：形成用於將一或多個參考電壓提供給該參考電壓平面的電連接(例如，第3K圖之電連接234)。在步驟418中，方法400包含：形成該第一封裝之一或多個額外的層(例如，第3L圖)。

在步驟420中，方法400可包含：將該第一封裝與一第二封裝耦合成一堆疊IC封裝總成(例如，第3R圖之堆疊封裝總成200)。

以一種最有助於了解申請專利範圍之標的之方式，而以依次執行的多個分立式操作之形式說明各操作。然而，不應將說明的順序理解為意味著這些操作必然是與順序相依的。例如，可按照與所示之順序不同的另一適當的順序執行方法400的各行動。

可將本發明揭露之實施例實施為使用任何適當的硬體及/或軟體之一系統。第5圖根據某些實施例而以示意方式示出可包含本發明所述的一堆疊IC封裝總成之一計算裝置500。計算裝置500可安置諸如主機板502等的一板。主機板502可包含其中包括但不限於一處理器504以及至少一通訊晶片506的一些組件。處理器504可在實體上及電氣上被耦合到主機板502。在某些實施例中，該至少一通訊晶片506亦可在實體上及電氣上被耦合到主機板502。在進一步的實施例中，通訊晶片506可以是處理器504的一部分。

計算裝置500根據其應用，可包含可在或可不在實體上及電氣上被耦合到主機板502之其他組件。這些其他組件可包括但不限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、蓋革計數器(Geiger counter)、加速度計 (accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)等的組件。計算裝置500之處理器504可連同一記憶體被封裝在本發明所述的一堆疊IC封裝總成，且/或其他組件可連同一記憶體一起被封裝在本發明所述的一堆疊IC封裝總成。

通訊晶片506能夠執行無線通訊，而將資料傳輸進及出計算裝置500。術語"無線"及其派生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片506可實施其中包括但不限於包含Wi-Fi(IEEE 802.11系列)及IEEE 802.16標準(例如，IEEE 802.16-2005 Amendment)之電機及電子工程師協會(Institute for Electrical and Electronic Engineers；簡稱IEEE)標準、長期演進技術(Long Term Evolution；簡稱LTE)以及任何修正、更新、及/或修訂(例如，先進LTE計畫、超行動寬頻(Ultra Mobile Broadband；簡稱UMB)計畫(也被稱為「3GPP2」)等的修正、更新、及/或修訂)的一些無線標準或協定中之任何無線標準或協定。與IEEE 802.16相容之寬頻無線接取(BWA)網路通常被稱為全球互通微波接取(Worldwide Interoperability for Microwave Access；簡稱WiMAX)網路，係為一種通過IEEE 802.16標準的符合性及互通性測試的產品之認證標誌。通訊晶片506可根據全球行動通訊系統(Global System for Mobile communications；簡稱GSM)、通用封包無線電服務(General Packet Radio Service；簡稱GPRS)、全球行動電信系統(Universal Mobile Telecommunication System；簡稱UMTS)、高速封包存取(High Speed Packet Access；簡稱HSPA)、演進型高速封包存取(Evolved HSPA；簡稱E-HSPA)、或LTE網路而操作。通訊晶片506可根據全球行動通訊系統增強型數據演進技術(Enhanced Data for GSM Evolution；簡稱EDGE)、GSM EDGE無線電存取網路(GSM EDGE Radio Access Network；簡稱GERAN)、全球地面無線電存取網路(Universal Terrestrial Radio Access Network；簡稱UTRAN)、或演進型UTRAN(Evolved UTRAN；簡稱E-UTRAN)而操作。通訊晶片506可根據分碼多工存取(Code Division Multiple Access；簡稱CDMA)、分時多工存取(Time Division Multiple Access；簡稱TDMA)、數位增強無線電信(Digital Enhanced Cordless Telecommunications；簡稱DECT)、演進資料最佳化(EVolution Data Optimized；簡稱EV-DO)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定而操作。在其他實施例中，通訊晶片506可根據其他無線協定而操作。

計算裝置500可包含複數個通訊晶片506。例如，一第一通訊晶片506可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片506可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。

在各實施例中，計算裝置500可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記本電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在一實施例中，計算裝置500可以是一行動計算裝置。在進一步的實施例中，計算裝置500可以是用於處理資料之任何其他電子裝置。

例子

例子1可包含一種堆疊封裝總成，該堆疊封裝總成包含：一第一晶粒封裝及一第二晶粒封裝，該第一晶粒封裝及該第二晶粒封裝其中一個堆疊在另一個上，該第一晶粒封裝及該第二晶粒封裝之間有複數個互連；以及被嵌入該第一及第二晶粒封裝中之至少一晶粒封裝之一電壓參考平面，且該電壓參考平面接近且大致平行於該第一及第二晶粒封裝中之另一晶粒封裝。

例子2可包含例子1及/或本發明揭露的任何其他例子之封裝總成，其中該電壓參考平面被嵌入該第一晶粒封裝，且該第一晶粒封裝包含一嵌入式邏輯晶粒。

例子3可包含例子2及/或本發明揭露的任何其他例子之封裝總成，其中該電壓參考平面包含該嵌入式邏輯晶粒至少部分地延伸通過的一主開孔。

例子4可包含例子1及/或本發明揭露的任何其他例子之封裝總成，其中該電壓參考平面包含用於該第一與第二晶粒封裝間之該複數個互連之複數個開孔。

例子5可包含例子1及/或本發明揭露的任何其他例子之封裝總成，其中該電壓參考平面包含複數個共平面之電壓參考子平面，該複數個共平面之電壓參考子平面包含介於其間之電氣絕緣。

例子6可包含例子5及/或本發明揭露的任何其他例子之封裝總成，其中該複數個共平面之電壓參考子平面被排列在一矩形陣列中。

例子7可包含例子1及/或本發明揭露的任何其他例子之封裝總成，其中該電壓參考平面被嵌入一介電材料中。

例子8可包含例子2及/或本發明揭露的任何其他例子之封裝總成，其中該嵌入式邏輯晶粒包含一中央處理單元。

例子9可包含例子1及/或本發明揭露的任何其他例子之封裝總成，其中該第二晶粒封裝包含一記憶體晶粒。

例子10可包含例子9及/或本發明揭露的任何其他例子之封裝總成，其中該記憶體晶粒包含一低功率雙倍資料速率記憶體。

例子11可包含一種製造堆疊封裝總成之方法，該方法包含下列步驟：形成具有一嵌入式第一積體電路晶粒之一第一晶粒封裝，形成該第一晶粒封裝之該步驟包含在該第一晶粒封裝上形成大致環繞該第一晶粒封裝之一電壓參考平面；形成具有一嵌入式第二積體電路晶粒之一第二晶粒封裝；以及將該第一晶粒封裝及該第二晶粒封裝堆疊在一起，其中該嵌入式電壓參考平面接近該第二晶粒封裝，將該第一晶粒封裝及該第二晶粒封裝堆疊在一起之該步驟包含形成該第一晶粒封裝與該第二晶粒封裝之間的複數個電氣互連。

例子12可包含例子11及/或本發明揭露的任何其他例子之方法，其中形成該第一晶粒封裝之該步驟包含下列步驟：將該電壓參考平面嵌入一介電材料中。

例子13可包含例子11及/或本發明揭露的任何其他例子之方法，其中形成該電壓參考平面之該步驟包含下列步驟：形成具有用於該第一晶粒封裝與第二晶粒封裝間之該複數個電氣互連的複數個開孔之該電壓參考平面。

例子14可包含例子11及/或本發明揭露的任何其他例子之方法，其中形成該電壓參考平面之該步驟包含下列步驟：形成具有複數個共平面的電壓參考子平面之該電壓參考平面，該複數個共平面之電壓參考子平面包含介於其間之電氣絕緣。

例子15可包含例子14及/或本發明揭露的任何其他例子之方法，其中形成具有複數個共平面的電壓參考子平面之該電壓參考平面之該步驟包含下列步驟：在一矩形陣列中形成該複數個共平面的電壓參考子平面。

例子16可包含例子11及/或本發明揭露的任何其他例子之方法，其中形成該電壓參考平面之該步驟包含下列步驟：將用於施加一電壓參考到該電壓參考平面之一電連接提供給該電壓參考平面。

例子17可包含例子11及/或本發明揭露的任何其他例子之方法，其中形成該電壓參考平面之該步驟包含下列步驟：形成具有該嵌入式第一積體電路晶粒至少部分地延伸通過的一主開孔之該電壓參考平面。

例子18可包含一種計算裝置，該計算裝置包含一電路板、以及與該電路板耦合之一堆疊封裝總成，該封裝總成包含：分別具有一第一積體電路晶粒及一第二積體電路晶粒之一第一晶粒封裝及一第二晶粒封裝，該第一晶粒封裝及該第二晶粒封裝其中一個堆疊在另一個上，該第一晶粒封裝及該第二晶粒封裝之間有複數個互連；以及被嵌入該第一及第二晶粒封裝中之至少一晶粒封裝之一電壓參考平面，且該電壓參考平面接近且大致平行於該第一及第二晶粒封裝中之另一晶粒封裝。

例子19可包含例子18及/或本發明揭露的任何其他例子之計算裝置，其中該第二晶粒封裝被堆疊在該第一晶粒封裝之上，且其中該第一積體電路晶粒包含一處理器。

例子20可包含例子19及/或本發明揭露的任何其他例子之計算裝置，其中該第二積體電路晶粒包含記憶體。

例子21可包含例子18及/或本發明揭露的任何其他例子之計算裝置，其中該計算裝置是一行動計算裝置，該行動計算裝置進一步包含與該電路板耦合的一天線、一顯示器、一觸控式螢幕顯示器、一觸控式螢幕控制器、一電池、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一喇叭、及/或一相機中之一或多者。

其中包括在"發明摘要"中所述者的前文中對本發明的所示實施例之說明之用意不是詳盡無遺的，也不是將本發明揭露之實施例限制在所揭露之確切形式。雖然為了例示之目的而在本說明書中說明了特定實施例及例子，但是熟悉相關技術者當可了解：可在本發明揭露的範圍內作出各種等效的修改。

可根據上述之詳細說明而作出本發明揭露的實施例之這些修改。不應將最後的申請專利範圍中使用的術語詮釋為將本發明揭露之各實施例限制在本說明書及申請專利範圍中揭露的特定實施例。而是將完全由將根據申請專利範圍詮釋的公認信條而詮釋之最後的申請專利範圍決定本發明之範圍。

100‧‧‧封裝總成

102‧‧‧第一封裝

104‧‧‧第二封裝

106、108‧‧‧晶粒

110、112‧‧‧電耦合

120‧‧‧電壓參考平面

122‧‧‧介電質

128‧‧‧電連接或通孔

Claims

一種堆疊封裝總成，包含：一第一晶粒封裝及一第二晶粒封裝，該第一晶粒封裝及該第二晶粒封裝其中一個堆疊在另一個上，該第一晶粒封裝及該第二晶粒封裝之間有複數個互連；以及被嵌入複數個層的一層中的該第一晶粒封裝之一電壓參考平面，該複數個層平行於該第二晶粒封裝，其中該層相對於該複數個層中的其餘層配置為接近該第二晶粒封裝，其中該電壓參考平面用以在該複數個層的該層上提供嵌入式屏蔽，以減輕在該第一和第二晶粒封裝之間的信號傳輸期間的串訊及電磁干擾，其中該第一晶粒封裝包含一嵌入式邏輯晶粒，其中該電壓參考平面包含複數個共平面之電壓參考子平面，其被排列在一陣列中，以在其間形成該嵌入式邏輯晶粒至少部分地延伸通過的一開孔。
如申請專利範圍第1項之封裝總成，其中該電壓參考平面包含用於該第一與第二晶粒封裝間之複數個開孔。
如申請專利範圍第1項之封裝總成，其中該複數個共平面之電壓參考子平面包含介於其間之電氣絕緣。
如申請專利範圍第3項之封裝總成，其中該複數個共平面之電壓參考子平面被排列在一矩形陣列中。
如申請專利範圍第1項之封裝總成，其中該電壓參考平面被嵌入一介電材料中。
如申請專利範圍第1項之封裝總成，其中該嵌入式邏輯晶粒包含一中央處理單元。
如申請專利範圍第1項之封裝總成，其中該第二晶粒封裝包含一記憶體晶粒。
如申請專利範圍第7項之封裝總成，其中該記憶體晶粒包含一低功率雙倍資料速率記憶體。
一種製造堆疊封裝總成之方法，該方法包含：形成具有一嵌入式第一積體電路晶粒之一第一晶粒封裝，該形成該第一晶粒封裝包含：在該第一晶粒封裝中形成大致環繞該第一晶粒封裝之一電壓參考平面，其中形成該電壓參考平面包含：將該電壓參考平面提供在平行於第二晶粒封裝之複數個層的一層中，其中該層相對於該複數個層中的其餘層配置為接近該第二晶粒封裝，其中形成該電壓參考平面進一步包含：提供複數個共平面之電壓參考子平面，其被排列在一陣列中，以在其間形成該嵌入式邏輯晶粒至少部分地延伸通過的一開孔；形成具有一嵌入式第二積體電路晶粒之該第二晶粒封裝；以及將該第一晶粒封裝及該第二晶粒封裝堆疊在一起，其中該嵌入式電壓參考平面接近該第二晶粒封裝，將該第一晶粒封裝及該第二晶粒封裝堆疊在一起包含：形成該第一晶粒封裝與該第二晶粒封裝之間的複數個電氣互連，其中該電壓參考平面用以在該複數個層的該層上提供嵌入式屏蔽，以減輕在該第一和第二晶粒封裝之間的信號傳輸期間的串訊及電磁干擾。
如申請專利範圍第9項之方法，其中形成該第一晶粒封裝包含：將該電壓參考平面嵌入一介電材料中。
如申請專利範圍第9項之方法，其中形成該電壓參考平面包含：形成具有用於該第一晶粒封裝與第二晶粒封裝間的複數個開孔之該電壓參考平面。
如申請專利範圍第9項之方法，其中該複數個共平面之電壓參考子平面包含介於其間之電氣絕緣。
如申請專利範圍第12項之方法，其中形成具有複數個共平面的電壓參考子平面之該電壓參考平面包含：在一矩形陣列中形成該複數個共平面的電壓參考子平面。
如申請專利範圍第9項之方法，其中形成該電壓參考平面包含：將用於施加一電壓參考到該電壓參考平面之一電連接提供給該電壓參考平面。
一種計算裝置，包含：一電路板；以及與該電路板耦合之一堆疊封裝總成，該封裝總成包含：分別具有一第一積體電路晶粒及一第二積體電路晶粒之一第一晶粒封裝及一第二晶粒封裝，其中該第一晶粒封裝及該第二晶粒封裝其中一個堆疊在另一個上，該第一晶粒封裝及該第二晶粒封裝之間有複數個互連；以及被嵌入複數個層的一層中的該第一晶粒封裝之一電壓參考平面，該複數個層平行於該第二晶粒封裝，其中該層相對於該複數個層中的其餘層配置為接近該第二晶粒封裝，其中該電壓參考平面用以在該複數個層的該層上提供嵌入式屏蔽，以減輕在該第一和第二晶粒封裝之間的信號傳輸期間的串訊及電磁干擾，其中該電壓參考平面包含複數個共平面之電壓參考子平面，其被排列在一陣列中，以在其間形成第一積體邏輯晶粒至少部分地延伸通過的一開孔。
如申請專利範圍第15項之計算裝置，其中該第二晶粒封裝被堆疊在該第一晶粒封裝之上，且其中該第一積體電路晶粒包含一處理器。
如申請專利範圍第16項之計算裝置，其中該第二積體電路晶粒包含記憶體。
如申請專利範圍第15項之計算裝置，其中該計算裝置是一行動計算裝置，該行動計算裝置進一步包含下列之一或多者：與該電路板耦合的一天線、一顯示器、一觸控式螢幕顯示器、一觸控式螢幕控制器、一電池、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一喇叭、及/或一相機。