TW201320261A - 層疊封裝結構 - Google Patents

Abstract

本發明之實施例提供一種層疊封裝配置，其包含一底部封裝及第二封裝。第一封裝包括一基板層，該基板層包括(i)一頂側及(ii)與頂側對置之一底側。另外，頂側界定一實質上平坦表面。第一封裝亦包括耦接至基板層之底側之一晶粒。第二封裝包括複數列焊球，且第二封裝經由複數列焊球附著至基板層之實質上平坦表面。

Description

層疊封裝結構 相關申請案的交叉參考

本發明主張2011年8月19日提出申請之美國臨時專利申請案第61/525,521號的優先權，該申請案之完整說明書內容為達所有目的特此以全文引用之方式併入本文，惟與本說明書不一致之部分(若存在)除外。

本發明之實施例係關於層疊封裝(POP)結構，且更特定言之係關於併有具有晶粒向下式倒裝結構的基底封裝之封裝配置。

本文中提供之背景描述係用於大體呈現本發明之上下文的目的。既未明確亦未隱含地將本發明之發明者的工作(至其在此背景部分中描述之程度)以及在申請時可能原本不能充當先前技術之描述態樣承認為本發明之先前技術。

通常，對於許多多晶片封裝配置而言，封裝配置係配置成層疊封裝(PoP)配置或多晶片模組(MCM)配置中之一者。此等封裝配置傾向於相當厚(例如，約1.7毫米至2.0毫米)。

PoP配置可包括將兩個或兩個以上封裝組合成相互層疊形式的積體電路。例如，PoP配置可以兩個或兩個以上記憶體裝置封裝設置而成。PoP配置亦可以包括底部 封裝中之邏輯及頂部封裝中之記憶體或頂部封裝中之邏輯及底部封裝中之記憶體的混合邏輯-記憶體堆疊設置而成。

通常，與位於PoP配置底部的封裝(本文中稱為「底部封裝」)相關聯之晶粒將位於底部封裝上方之封裝(本文中稱為「頂部封裝」)的底面積限制於特定大小。另外，此類設置通常將頂部封裝限制於兩列周邊焊球。此類封裝配置800之一實例說明於第8圖中，且包括頂部封裝802及底部封裝804。如圖中可見，底部封裝804包括經由黏著劑810附著至基板808之晶粒806。晶粒806經由藉由導線812之導線接合製程而耦接至基板808。焊球814經提供以用於將封裝配置800耦接至諸如印刷電路板(PCB)之另一基板(未說明)。頂部封裝802包括耦接至基板818之晶粒816。焊球820經提供以將頂部封裝802耦接至底部封裝804。頂部封裝802可包括通常呈包裝材料形式之殼體822(若需要)。如圖中可見，歸因於底部封裝804之晶粒806及殼體824(通常呈包裝材料之形式，且可包括或可不包括)之存在，僅可提供兩列焊球820。 因此，可能需要頂部封裝具有較大大小或底面積，以便在將頂部封裝附著至底部封裝時避開底部封裝之晶粒806。此類封裝配置800亦可因頂部封裝802相對於晶粒806及/或殼體824之間隙問題而存在難點。

第9圖說明封裝配置900之另一實例，其中已藉由模製陣列製程(MAP)建立底部封裝904。底部封裝904類似 於第8圖之底部封裝804，且包括包裝材料906。包裝材料906通常經蝕刻以暴露焊球908。或者，包裝材料906經蝕刻，且接著將焊球908沈積於開口910內。此類封裝配置900再次歸因於晶粒806及包裝材料906之存在而僅允許在頂部封裝802之周邊周圍包括兩列焊球820。此類封裝配置900亦可因頂部封裝802相對於晶粒806及包裝材料906之間隙問題以及相對於開口910之對準問題而存在難點。

在各種實施例中，本發明提供一種層疊封裝結構，其包含包含底部封裝及第二封裝之層疊封裝配置。第一封裝包括基板層，該基板層包括(i)頂側及(ii)與頂側對置之底側。另外，頂側界定實質上平坦表面。第一封裝亦包括耦接至基板層之底側的晶粒。第二封裝包括複數列焊球，且第二封裝經由複數列焊球耦接至基板層之實質上平坦表面。

本發明亦提供一種方法，其包括提供包括基板層之第一封裝。基板層包括(i)頂側及(ii)與頂側對置之底側。基板層之頂側界定實質上平坦表面。第一封裝進一步包括耦接至基板層之底側之晶粒。方法進一步包括提供具有附著至第二封裝之底表面之複數列焊球的第二封裝，及經由第二封裝之複數列焊球將第二封裝附著至第一封裝之實質上平坦表面。

第1A圖說明根據一實施例之封裝配置100，其中層疊封裝(PoP)封裝配置包括頂部封裝102及底部封裝104。為達說明目的，各封裝說明為單獨項目。頂部封裝102包括基板層106。頂部封裝102內之晶粒配置可包括第一晶粒108及第二晶粒110，其中每一晶粒108、110經由焊球112附著至基板層106。此設置可包括在焊球112與基板層106之間的空間中之下填材料114。焊球112通常位於接合襯墊或接觸區域(未說明)處。晶粒108、110可經由倒裝晶片操作而耦接至基板層106。或者，可使用導線接合製程及黏著劑層(未說明)將晶粒108、110耦接至基板層106。另外，頂部封裝102可包含兩個或兩個以上個別頂部封裝102(未說明)，其中每一個別頂部封裝102包括一或多個晶粒。

根據各種實施例，第一晶粒108及第二晶粒110為記憶體裝置，且根據一實施例，第一晶粒108及第二晶粒110為用於行動裝置之行動雙倍資料速率(mDDR)同步動態隨機存取記憶體(DRAM)。行動DDR亦稱為低功率DDR。然而，可利用其他類型之記憶體裝置，包括(但不限於)雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)、動態隨機存取記憶體(DRAM)、NOR或NAND快閃記憶體、靜態隨機存取記憶體(SRAM)及其類似者。

根據另一實施例，具有第一晶粒108及第二晶粒110之頂部封裝102係針對特殊應用產品，且根據一實施例，第一晶粒108及/或第二晶粒110可表示用於行動裝置之特殊應用積體電路(ASIC)。

頂部封裝102進一步包括複數個焊球115。複數個焊球115可附著至頂部封裝102之基板層106的底側。在第1A圖之實施例中，複數個焊球115形成將頂部封裝102以電氣及實體方式附接或堆疊至底部封裝104之設置。

為清晰起見，本文中可能未詳細說明及/或描述用於頂部封裝102內之材料及頂部封裝102內之其他部件。此類材料及部件在此項技術中通常係熟知的。

底部封裝104包括基板層116，該基板層116包括頂側117a及底側117b。如第1A圖中所示，頂側117a界定底部封裝104之實質上平坦表面，亦即，實質上不含溝槽、凸塊、壓痕、凹穀等之實質上平滑表面。在一實施例中，頂側117a之實質上平坦表面不含任何部件，此舉准許頂側117a容納(或支撐)頂部封裝102之各種設計及選擇。因此，底部封裝104之平坦頂表面提供將頂部封裝102之複數個焊球115附著至底部封裝104之便利方式，此舉使得設計頂部封裝102(或多個個別頂部封裝102)且藉此設計封裝配置100具備更大靈活性。

底部封裝104包括經由黏著劑層120附著至基板層116之底側117b的晶粒118，從而呈晶粒向下式倒裝結構。在其他實施例中，如本文中將進一步論述，晶粒118可經由焊球附著至基板層116之底側117b。

根據各種實施例，晶粒118可為記憶體裝置，諸如用於行動裝置之行動雙倍資料速率(mDDR)同步動態隨機存取記憶體(DRAM)。可利用其他類型之記憶體裝置，包括(但不限於)雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)、動態隨機存取記憶體(DRAM)、NOR或NAND快閃記憶體、靜態隨機存取記憶體(SRAM)及其類似者。根據另一實施例，晶粒118可為邏輯裝置，以便建立包括底部封裝104上之邏輯及頂部封裝102上之記憶體的混合邏輯-記憶體堆疊。

晶粒118具有包括一或多個接合襯墊122a、122b之表面。一或多個接合襯墊122a、122b通常包含導電材料，諸如鋁或銅。其他適當材料可用於其他實施例中。晶粒118經由接合導線126a、126b耦接至位於基板層116上之一或多個基板襯墊124a、124b，其中接合導線126a、126b耦接至對應接合襯墊122a、122b。晶粒118可藉由模製材料黏附至底部封裝104。在其他實施例中，晶粒118可經由倒裝晶片或導電黏著劑與基板層116電互連。晶粒118之 電訊號可包括(例如)用於形成於晶粒118上之積體電路(IC)裝置(未說明)的輸入/輸出(I/O)訊號及/或電力/接地。

根據一實施例，底部封裝104係經由模製陣列製程(MAP)而建立。底部封裝104進一步包括通常呈包裝材料之形式之殼體128。殼體128經蝕刻以暴露焊球129。或者，焊球129係在蝕刻殼體128之後添加至殼體128之經蝕刻開口131中。焊球130係添加至焊球129，且可用以將封裝配置100耦接至諸如印刷電路板(PCB)之基板(未說明)、另一封裝等。或者，單一焊球(組合之焊球129及焊球130)係在蝕刻殼體128之後添加至經蝕刻開口131中。焊球130通常處於底部封裝104之側邊或圍繞底部封裝104之周邊，藉此形成球柵陣列(BGA)。

為清晰起見，本文中可能未詳細說明及/或描述用於底部封裝104內之材料及底部封裝104內之其他部件。此類材料及部件在此項技術中通常係熟知的。

第1B圖說明封裝配置100，其中頂部封裝102附著至底部封裝104。在第1A圖及第1B圖之實施例中，複數個焊球115形成將頂部封裝102以電氣及實體方式附接或堆疊至底部封裝104之設置。如前所述，頂部封裝102可包含附著至底部封裝104之兩個或兩個以上個別頂部封裝。

本發明之額外實施例大體係關於包括具有晶粒向下式倒裝結構之底部封裝104的各種實施例之封裝配置，且第 2圖至第6圖中說明此等實施例。為簡潔起見，本文中未進一步論述第1圖中所說明之與第2圖至第7圖中之部件相同或類似之部件。

第2圖說明封裝配置200之另一實施例，其包括頂部封裝102及底部封裝204。在第2圖之實施例中，導熱材料206包括於晶粒118之底側上。在一實施例中，導熱材料206經由黏著劑層208附著至晶粒118之底側。導熱材料206包括(但不限於)金屬、矽，或適於達成良好導熱性之任何材料。

底部封裝204包括耦接至導熱材料206之熱界面材料(TIM)210。TIM 210包括(但不限於)薄膜、油脂組合物及下填材料。薄膜可為超薄導熱材料，其可藉由沈積非晶材料而製備。油脂組合物可包括具有高導熱性及極佳配製特性之組合物。常見TIM為白色膏體或熱油脂，通常為填充有氧化鋁、氧化鋅或氮化硼之聚矽氧油。一些類型之TIM使用微粒化或粉末化之銀。另一類型之TIM包括相變材料。相變材料通常在室溫下為固體，但在操作溫度下液化且性狀如油脂。

可基於所要物理性質來選擇下填材料。因此，導熱材料206提供通向TIM 210之熱耗散路徑。封裝配置200可耦接至諸如PCB之基板(未說明)或另一封裝配置。孔可提供於基板中以容納TIM 210。

第3圖說明封裝配置300之實施例，其包括頂部封裝102及底部封裝304。晶粒118經由焊球306耦接至基板層116。根據各種實施例，下填材料308提供於晶粒118與基板層116之間的焊球306之間。下填材料308對由焊球306形成之接點提供保護。下填材料308亦防止晶粒118之內層破裂及分層。下填材料308可為高純度、低應力液體環氧樹脂。大體而言，焊球306之大小愈大，對下填材料308之需要愈少。

底部封裝304包括耦接至晶粒118之背側的熱界面材料(TIM)310。TIM 310包括(但不限於)如前所述之薄膜、油脂組合物及下填材料。在第3圖之實施例中，晶粒118之背側係暴露的。晶粒118之所暴露之背側提供通向TIM 310之熱耗散路徑。封裝配置300可耦接至諸如PCB之基板(未說明)或另一封裝配置。孔可提供於基板中以容納TIM 310。

第4圖說明封裝配置400之實施例，其包括頂部封裝102及底部封裝404。晶粒118經由焊料凸塊306耦接至基板層116。下填材料308提供於位於晶粒118與底部封裝404的基板層116之間的空間中。下填材料308對由焊球306形成之接點提供保護。

在第4圖之實施例中，晶粒118包括穿矽通孔(TSV)406。在一實施例中，晶粒118可凹入於殼體128中以幫助暴露晶粒118之背側。TSV 406為穿過晶粒118通至 焊球306之垂直電連接通孔(垂直內連通道)。在一實施例中，底部封裝404包括附著至底部封裝404之額外焊球408。額外焊球408可用於(例如)接地/電力及輸入/輸出。

一或多個TSV 406電耦接至接合襯墊(未說明)，且通常填充有導電材料(例如，銅)以經由晶粒118投送電訊號。TSV 406傾向於提供相對於接合導線之改良效能，此係因為與接合導線相比，通孔之密度實質上較高，且連接之長度較短。晶粒118之暴露之背側提供底部封裝404之熱耗散。因此，封裝配置400可為使用封裝配置400之電子裝置提供增加之接針計數(pincount)及較高之速度。

第5圖說明封裝配置500之實施例，其包括頂部封裝102及底部封裝504。晶粒118經由焊料凸塊306附著至基板層510。

在第5圖之實施例中，底部封裝504包括附著至晶粒118之底側的一或多個PCB及/或插入物506。根據各種實施例，PCB/插入物506係使用熱壓縮製程或焊料回焊製程而接合至晶粒118。亦即，一或多個導電結構(例如，柱體、凸塊、襯墊、再分配層)形成於PCB/插入物506及晶粒118上，以便形成PCB/插入物506與晶粒118之間的接合。

在一些實施例中，晶粒118及PCB/插入物506包含熱膨脹係數(CTE)相同或類似之材料(例如，矽)。若晶粒118 及PCB/插入物506使用CTE相同或類似之材料，與材料之加熱及/或冷卻失配相關聯之應力得以減小。

PCB/插入物506，特定言之在形成一或多個層以將晶粒118嵌入於殼體128中期間，為晶粒118提供實體緩衝、支撐及增強劑。亦即，晶粒118如本文中所述耦接至PCB/插入物506，可提供受保護之積體電路結構，該積體電路結構比單獨之晶粒118在結構上更能適應與製造殼體128相關聯之應力，從而導致底部封裝504之改良之良率及可靠性。

在一實施例中，底部封裝504包括額外焊球512。附著至PCB/插入物506之額外焊球512可用於(例如)接地/電力及輸入/輸出。

第6圖說明封裝配置600之實施例，其包括頂部封裝102及底部封裝604。晶粒118經由黏著劑層120耦接至基板層116。如所說明，晶粒118經由導線接合製程耦接至基板層116。

焊料凸塊606附著至晶粒118之底側。PCB或插入物608附著至焊球606。在一實施例中，PCB/插入物608可經暴露或凹入。在一實施例中，底部封裝604包括額外焊球610。額外焊球610可用於(例如)接地/電力及輸入/輸出。第6圖之實施例可允許額外接針計數，且經由PCB/插入物608提供用於底部封裝604之熱耗散路徑。

第7圖說明根據本發明之一實施例之實例方法700。在702處，方法700包括提供包括基板層之第一封裝，其中基板層包括(i)頂側及(ii)與頂側對置之底側，其中基板層之頂側界定一實質上平坦表面，且其中第一封裝進一步包括耦接至基板層之底側的晶粒。

在704處，方法700包括提供具有複數列焊球之第二封裝，該複數列焊球附著至第二封裝之底表面。

在706處，方法700包括經由第二封裝之複數列焊球將第二封裝附著至第一封裝之實質上平坦表面。

本文之描述可能使用諸如上/下、上方/下方、及/或，或頂部/底部之基於透視之描述。此類描述僅用以促進論述，且並不意欲將本文中所描述之實施例之應用限於任何特定方位。

為達本發明之目的，片語「A/B」意謂A或B。為達本發明之目的，片語「A及/或B」意謂「(A)、(B)，或(A及B)」。為達本發明之目的，片語「A、B及C中之至少一者」意謂「(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)」。為達本發明之目的，片語「(A)B」意謂「(B)或(AB)」，亦即，A為可選元件。

各種操作以最能幫助理解所主張之標的物之方式而描述為依續之多個獨立操作。然而，描述之次序不應解釋為意味著此等操作必須為次序依賴性的。詳言之，可不以呈 現之次序執行此等操作。可以不同於所描述實施例之次序的次序來執行所描述之操作。可執行各種額外操作，及/或可在額外實施例中省略所描述之操作。

本文之描述使用片語「在一實施例中」、「在實施例中」或類似語言，其可各自代表相同或不同實施例中之一或多者。此外，術語「包含」、「包括」、「具有」及其類似者在相對於本發明之實施例使用時為同義的。

術語晶片、積體電路、單片裝置、半導體裝置、晶粒及微電子裝置在微電子領域中通常可互換地使用。本發明可應用於所有以上各者(如該領域中所通常理解的)。

儘管本文中已說明及描述特定實施例，但適合達成相同目的之多種替代及/或等效實施例或實施可替代所說明及描述之實施例而不偏離本發明之範疇。本發明意欲涵蓋本文中論述之實施例的任何調適或變化。因此，明顯希望本文中描述之實施例僅由申請專利範圍及其等效物加以限制。

100,200,300,400,500,600‧‧‧封裝配置

102‧‧‧頂部封裝

104,204,304,404,504,604‧‧‧底部封裝

106,116,510‧‧‧基板層

108‧‧‧第一晶粒

110‧‧‧第二晶粒

112,115,129,130,306‧‧‧焊球

114,308‧‧‧下填材料

117a‧‧‧頂側

117b‧‧‧底側

118‧‧‧晶粒

120,208‧‧‧黏著劑層

122(a),122(b)‧‧‧接合襯墊

124(a),124(b)‧‧‧基板襯墊

126(a),126(b)‧‧‧接合導線

128‧‧‧殼體

131‧‧‧蝕刻開口

206‧‧‧導熱材料

210,310‧‧‧熱界面材料

406‧‧‧穿矽通孔

408,512,610‧‧‧額外焊球

506,608‧‧‧插入物

606‧‧‧焊料凸塊

藉由結合附圖之以下詳細描述將容易地理解本發明之實施例。為促進此描述，相同元件符號表示相同結構元件。本文中之實施例在附圖之各圖中係作為實例而非作為限制來加以說明。

第1A圖示意性地說明包括具有晶粒向下式倒裝PoP 結構之實例晶粒配置的實例封裝配置。

第1B圖示意性地說明第1A圖之實例封裝配置，其中頂部封裝附著至底部封裝。

第2圖示意性地說明包括具有晶粒向下式倒裝PoP結構之另一實例晶粒配置的另一實例封裝配置，該晶粒向下式倒裝PoP結構具有暴露之材料以提供熱耗散路徑。

第3圖示意性地說明包括具有晶粒向下式倒裝PoP結構之另一實例晶粒配置的另一實例封裝配置，該晶粒向下式倒裝PoP結構經暴露以提供熱耗散路徑。

第4圖示意性地說明包括具有晶粒向下式倒裝PoP結構之另一實例晶粒配置的另一實例封裝配置，該晶粒向下式倒裝PoP結構具有穿矽通孔(TSV)。

第5圖示意性地說明包括具有晶粒向下式倒裝PoP結構之另一實例晶粒配置的另一實例封裝配置，該晶粒向下式倒裝PoP結構具有嵌入式印刷電路板(PCB)及/或插入物。

第6圖示意性地說明包括具有晶粒向下式倒裝PoP結構之另一實例晶粒配置的另一實例封裝配置，該晶粒向下式倒裝PoP結構具有PCB/插入物。

第7圖為用於本文中描述之PoP結構之方法的製程流程圖。

第8圖示意性地說明一實例PoP封裝配置。

第9圖示意性地說明另一實例PoP封裝配置。

100‧‧‧封裝配置

102‧‧‧頂部封裝

104‧‧‧底部封裝

106,116‧‧‧基板層

108‧‧‧第一晶粒

110‧‧‧第二晶粒

112,115,129,130‧‧‧焊球

114‧‧‧下填材料

117a‧‧‧頂側

117b‧‧‧底側

118‧‧‧晶粒

120‧‧‧黏著劑層

122(a),122(b)‧‧‧接合襯墊

124(a),124(b)‧‧‧基板襯墊

126(a),126(b)‧‧‧接合導線

128‧‧‧殼體

131‧‧‧蝕刻開口

Claims (22)

1. 一種層疊封裝配置，其包含：一第一封裝，其包括一基板層，其包括(i)一頂側及(ii)與該頂側對置之一底側，其中該基板層之該頂側界定一實質上平坦表面，及一晶粒，其耦接至該基板層之該底側；及一第二封裝，其包括複數列焊球，其中該第二封裝經由該複數列焊球附著至該第一封裝之該基板層的該頂側之該實質上平坦表面。
2. 如申請專利範圍第1項所述之層疊封裝配置，其進一步包含：一黏著劑層，其位於該晶粒與該基板層之間，其中該黏著劑層將該晶粒附著至該第二封裝之該基板層之該底側。
3. 如申請專利範圍第1項所述之層疊封裝配置，其進一步包含：一接合襯墊，其位於該晶粒之該底側上；及一基板襯墊，其位於該第二封裝之該基板層之該底側上，其中該晶粒之該接合襯墊係經由一導線耦接至該基板層之該基板襯墊以投送該晶粒之電訊號。
4. 如申請專利範圍第1項所述之層疊封裝配置，其中該複數列焊球包含第一焊球，且該層疊封裝配置進一步包 含：第二焊球，其附著至該基板層之該底側以將該晶粒電連接至該第二封裝之該基板層；及一下填材料，其位於該等第二焊球與該第二封裝之該基板層之間。
5. 如申請專利範圍第1項所述之層疊封裝配置，其中該複數列焊球包含第一焊球，且該層疊封裝配置進一步包含：第二焊球，其附著至該第二封裝之一底側；且該等第二焊球位於該第二封裝之一周邊周圍以藉此形成一球柵陣列。
6. 如申請專利範圍第1項所述之層疊封裝配置，其中：該複數列焊球包含第一焊球；該基板層包含一第一基板層；該第一封裝包含配置於一第二晶粒旁側之一第一晶粒；且該第一晶粒及該第二晶粒中之每一者係經由第二焊球連接至該第一封裝中之一第二基板層。
7. 如申請專利範圍第1項所述之層疊封裝配置，其進一步包含：熱界面材料，其附著至該晶粒之一底側。
8. 如申請專利範圍第7項所述之層疊封裝配置，其進一步包含：導熱材料，其附著至該熱界面材料。
9. 如申請專利範圍第8項所述之層疊封裝配置，其中該熱界面材料包含一薄膜、一油脂組合物或一下填材料中之一者。
10. 如申請專利範圍第1項所述之層疊封裝配置，其進一步包含：(i)一插入物或(ii)一印刷電路板中之一者，其附著至該晶粒之一底側。
11. 如申請專利範圍第1項所述之層疊封裝配置，其中：該複數列焊球包含第一複數列焊球；該層疊封裝配置進一步包含一第三封裝，該第三封裝包括第二複數列焊球；該第一封裝係經由該第一複數列焊球附著至該第二封裝之該實質上平坦表面；且該第三封裝係經由該第二複數列焊球附著至該第二封裝之該實質上平坦表面。
12. 如申請專利範圍第1項所述之層疊封裝配置，其中該複數列焊球包含第一焊球，且該層疊封裝配置進一步包含：第二焊球，其附著至該基板層之該底側及該晶粒之一頂側；及位於該晶粒中之複數個穿矽通孔，其中該複數個穿矽通孔分別在以下兩者之間延伸該等第二焊球中之至少一些，及複數個第三焊球，其附著至該底部封裝之一底側。
13. 一種方法，其包括：提供包括一基板層之一第一封裝，其中該基板層包括(i)一頂側及(ii)與該頂側對置之一底側，其中該基板層之該頂側界定一實質上平坦表面，且其中該第一封裝進一步包括耦接至該基板層之該底側之一晶粒；提供具有複數列焊球之一第二封裝，該複數列焊球附著至該第二封裝之一底表面；及經由該第二封裝之該複數列焊球將該第二封裝附著至該第一封裝之該實質上平坦表面。
14. 如申請專利範圍第13項所述之方法，其中該將該晶粒附著至該基板層之該底側包括經由一黏著劑層將該晶粒附著至該基板層之該底側。
15. 如申請專利範圍第13項所述之方法，其中該複數列焊球包含第一焊球，且該將該晶粒附著至該基板層之該底側包括經由第二焊球將該晶粒附著至該基板層之該底側。
16. 如申請專利範圍第15項所述之方法，其進一步包括：在位於(i)該等第二焊球之間及(ii)該晶粒與該第一封裝之該基板層的該底側之間的空間中提供下填材料。
17. 如申請專利範圍第13項所述之方法，其進一步包括：在該晶粒上提供一接合襯墊，其中該接合襯墊係定位於該晶粒之一底側上；在該基板層上提供一基板襯墊，其中該基板襯墊係定位於該第一封裝之該基板層之該底側上；及 經由一導線接合製程將該晶粒上之該接合襯墊耦接至該基板層之該基板襯墊上以藉此投送該晶粒之電訊號。
18. 如申請專利範圍第13項所述之方法，其中該複數列焊球包含第一焊球，且該方法進一步包括：將第二焊球附著至該第一封裝之一底側，其中該等第二焊球係定位於該第一封裝之一右側及一左側上。
19. 如申請專利範圍第13項所述之方法，其進一步包括：將一熱界面材料附著至該晶粒之一底側。
20. 如申請專利範圍第13項所述之方法，其中該複數列焊球包含第一焊球，且該方法進一步包括：將第二焊球附著至該基板層之該底側上；經由該等第二焊球將該晶粒附著至該基板層之該底側；及在該晶粒中提供穿矽通孔以將該等第二焊球連接至第三焊球，該等第三焊球係附著至該第一封裝之一底側。
21. 如申請專利範圍第13項所述之方法，其中該複數列焊球包含第一焊球，且該方法進一步包括：將第二焊球附著至該晶粒之一底側；及將(i)一插入物或(ii)一印刷電路板中之一者耦接至該等第二焊球。
22. 如申請專利範圍第13項所述之方法，其中：該複數列焊球包含第一複數列焊球；且該方法進一步包括 提供具有第二複數列焊球之一第三封裝，該第二複數列焊球係附著至該第三封裝之一底表面，及經由該第二複數列焊球將該第三封裝附著至該第一封裝之該實質上平坦表面。