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TWI715577B - 富含銦的ｎｍｏｓ電晶體通道 - Google Patents

富含銦的ｎｍｏｓ電晶體通道 Download PDF

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TWI715577B
TWI715577B TW105115062A TW105115062A TWI715577B TW I715577 B TWI715577 B TW I715577B TW 105115062 A TW105115062 A TW 105115062A TW 105115062 A TW105115062 A TW 105115062A TW I715577 B TWI715577 B TW I715577B
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aluminum
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錢德拉 莫哈帕拉
安拿 莫希
葛蘭 葛雷斯
塔何 甘尼
威利 瑞奇曼第
傑克 卡瓦萊羅斯
吉伯特 狄威
馬修 梅茲
哈洛德 肯拿
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美商英特爾股份有限公司
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Abstract

揭示用於形成高遷移率NMOS鰭式電晶體之技術，該NMOS鰭式電晶體具有藉由含鋁層而與次鰭部電隔離之富含銦的通道區域。該含鋁層可被提供於包含該富含銦的通道區域之含銦層中，或者可被提供於該含銦層與該次鰭部之間。該含銦層之銦濃度係從接近該含鋁障壁層之少含銦濃度至在該富含銦的通道層處之富含銦濃度來予以分級。依照某些例示性實施例，該富含銦的通道層位在或者接近該鰭部之頂部。該分級可以是刻意的及/或由於原子在富含銦的通道層與含鋁障壁層之介面處的重新組織之效應。鑑於本揭示內容將可理解許多變化型式及實施例。

Description

富含銦的NMOS電晶體通道
本發明關於富含銦的NMOS電晶體通道。
在微電子裝置尺寸持續升級時，維持遷移率改良以及短通道控制提供在裝置之製造中的挑戰。詳言之，在金屬氧化物半導體(MOS)電晶體半導體裝置之設計以及製造期間(諸如那些被使用在互補金屬氧化物半導體(CMOS)裝置中者)，其通常被需要增加在n型MOS裝置(NMOS)通道中之電子(載子)的移動且增加在p型MOS裝置(PMOS)通道中的電洞(載子)之移動。可以使用鰭式電晶體裝置以提供改良的短通道控制。典型的CMOS電晶體裝置係利用矽作為用於電洞以及電子兩者之主要的載子MOS通道之通道材料。轉換為其他通道材料可以改良遷移率。例如，相對於習知的矽NMOS電晶體，在砷化鎵(GaAs)次鰭部上的NMOS通道中富含銦的砷化銦鎵(InGaAs)係產生高遷移率以及更佳效能之NMOS電晶體。然而，有若干的與富含銦的NMOS通道相關聯之 重要問題。
200‧‧‧基板
210‧‧‧犧牲鰭部
212‧‧‧溝槽
212a‧‧‧刻面溝槽底部
214‧‧‧次鰭部
216‧‧‧含銦層
216a‧‧‧過度生長部
218‧‧‧含鋁層
220‧‧‧STI結構
222‧‧‧溝槽
1000‧‧‧計算系統
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧通信晶片
圖1係繪示依照本發明之一實施例用於形成富含銦的NMOS電晶體通道之方法。
圖2a至e係分別繪示依照本發明之一實施例由圖1之方法所產生之各種中間電晶體結構之透視圖。
圖2e'係繪示依照本發明之另一個實施例由圖1之方法所產生之中間電晶體結構之橫截面側視圖。
圖3a至b係分別繪示依照本發明之一實施例由圖1之方法所產生之各種中間電晶體結構之透視圖。
圖3b'係繪示依照本發明之另一個實施例由圖1之方法所產生之中間整合電晶體之橫截面側視圖。
圖4a係繪示依照本發明之一實施例被組態成具有一InGaAs通道之主動鰭部之STEM橫截面，而圖4b係繪示被組態成在薄的InAlAs擴散障壁上具有一InGaAs通道之主動鰭部之STEM橫截面。
圖5a係繪示依照本發明之一實施例被組態成不具有薄的InAlAs障壁層之GaAs/InGaAs堆疊之組成圖，而圖5b係繪示被組態成具有薄的InAlAs障壁層之GaAs/InGaAs堆疊之組成圖。
圖6係繪示由依照本發明之一實施例而組態之一或多個積體電路結構所實施的計算系統。
如將瞭解的，該附圖不一定按比例繪製或旨在將本發 明限制於所展示之特定組態。例如，儘管一些附圖通常係指示完美的直線、直角以及光滑表面，但是鑒於現實世界所使用之處理設備以及技術之限制，一個積體電路結構的實際實施方案可能具有小於完美的直線、直角，且一些特徵可能具有表面拓撲或其他因素而非光滑的。總之，所提供之附圖僅係用以展示實例結構。
【發明內容及實施方式】
所揭示之技術係用於形成高遷移率NMOS鰭式電晶體，該NMOS鰭式電晶體具有藉由含鋁層而與次鰭部電隔離之富含銦的通道區域。該含鋁層可被提供於包含該富含銦的通道區域之含銦層中，或者可被提供於該含銦層與該次鰭部之間。該含銦層之銦濃度係從該含鋁障壁層附近之少含銦濃度至在該富含銦的通道層處之富含銦濃度來予以分級。依照某些例示性實施例，該富含銦的通道層位在或者接近該鰭部之頂部。該分級可以是刻意的及/或由於原子在含鋁層之介面處的重新組織之效應。鑑於本揭示內容將可理解許多變化型式及實施例。
總體概述
如先前所指出的，富含銦的NMOS電晶體裝置相對於習知的矽NMOS電晶體裝置係促進更高的電子遷移率以及更佳的效能。例如，在GaAs次鰭部上的NMOS電晶體通道中之富含銦的InGaAs係產生相對高遷移率之NMOS電 晶體。GaAs係具有對InGaAs通道(在InxGa1-xAs中具有50至70%的銦，使得x=0.5至0.7)具有~0.4電子伏特之傳導帶偏移之高能帶隙(~1.4電子伏特)材料，其係有益於切斷次鰭部源極至汲極之漏電以確保電子傳導僅透過通道發生。因此，簡單地增加銦前驅物流動以提升在InGaAs中之銦濃度對於此一組合物輪廓似乎係一種合邏輯的程序安排。然而，此種增加之銦流動在關於GaAs次鰭部之InGaAs晶格常數上係具有很強的擴張作用。此係確切的缺陷來源，諸如源自該GaAs/InGaAs介面之失配錯位、堆疊錯誤以及其他缺陷。這些缺陷轉而降低電晶體之效能。
因此，且依照本發明之一實施例，所提供之技術係容許在富含銦的III-V族通道中提升銦濃度，以便提供高遷移率低缺陷之III-V族電晶體。詳言之，藉由沉積位在次鰭部與富含銦的通道之間的較薄的含鋁III-V族層(例如，InGaAs通道)，富含銦的通道之銦濃度可以被顯著地增加(例如，高達至3倍或更多)，且不會降解裝置的整體結晶微結構。薄的含鋁係憑藉其與富含銦的通道之~0.4電子伏特之傳導帶偏移來提供與次鰭部之電隔離。在某些實施例中，例如，源極至汲極之次鰭部漏電係被削減達至少4個數量級。相較於僅增加銦濃度(例如，藉由增加銦前驅物流動率，或藉由一些其他合適的手段)，在本文中所提供之技術所產生之結構可以被完成而具有極佳的薄膜品質。
在一個具體的實例組態中，一個InGaAs NMOS通道係被提供於GaAs次鰭部上。此InGaAs通道具有在30%至70%之範圍中之銦濃度(InxGa1-xAs，使得x=0.3至0.7)。一含鋁材料之薄層被沉積在GaAs次鰭部與InGaAs通道之間，位在InGaAs通道之正下方。如鑑於本揭示內容所將瞭解的，儘管可以使用其他相容之含鋁層，但是含鋁層可以係例如5奈米至15奈米厚之砷化銦鋁(InAlAs)或砷化鋁(AlAs)層。在任何情況下，該含鋁層係憑藉其與InGaAs通道(或其他富含銦的通道)之~0.4電子伏特之傳導帶偏移來有效地提供與次鰭部之電隔離。此外，相較於可相比之具有相同的銦濃度(例如，53%<In<70%，其中由於InxGa1-xAs，使得x從0.53變化至0.70)但沒有任何含鋁層之GaAs/InGaAs通道電晶體，在NMOS通道中之整體結晶微結構係不被降解。
如將瞭解的，III-V族化合物(諸如AlAs、InAlAs或InAlGaAs)係依照化學計量原理來操作。例如，對於含有砷化物的化合物，該砷化物組分始終被認為是100%，且在化合物中之其他群組III-V族元素之百分比可以相應地被計算出(等效地被稱為化學計量)。例如，在二元III-V族化合物中之鋁或銦的百分比(諸如AlAs或InAs)變成100%是不重要的。對於一個三元化合物，諸如In1-xAlxAs或InxAl1-xAs，x係分別地指鋁或銦的百分比(其中x從0變化至1且被乘以100以被測量為百分比)。另一個三元之實例係In1-xGaxAs或InxGa1-xAs，其 中x係分別地指鎵或銦的百分比(其中x從0變化至1且被乘以100以被測量為百分比)。在此種三元III-V族化合物中，某種元素之百分比(諸如鋁、銦以及鎵)可以被調整或調諧。例如，且依照在本文中之某些實施例，在含鋁層中之鋁的百分比可以被調諧以便獲取所要之與InGaAs通道有關之傳導帶偏移(例如，0.4電子伏特)。對於一個諸如In1-x-yAlxGayAs之四元化合物，x以及y係分別地為鋁以及鎵的百分比。鋁(x)的百分比可以被調整以便達到與InGaAs通道所要之傳導帶偏移(例如，0.4電子伏特)。
含鋁層可以被例如實施在含銦III-V族層中，或在III-V族次鰭部層與含銦III-V族層之間。鋁前驅物流動可以被選擇性地控制以便提供含鋁層之所要位置。含鋁層在堆疊中之位置可以逐實施例而變化，取決於諸如所要通道位置以及高度之因素，以及其他諸如淺溝槽隔離(STI)凹部之深度之因素。在某些情況下，含鋁層係在STI之頂部表面下方，而在其他實施例中含鋁層係在STI之頂部表面上方。鑑於本揭示內容各種變化將係顯而易見的，只要源極至汲極之電流次鰭部之電流洩漏被居間之含鋁層所抑制即可。
如鑑於本揭示內容所將進一步瞭解的，由在本文中所提供之技術所產生之位於下部III-V族次鰭部與上部富含銦的通道之間之介面將具有相對低之缺陷數。更詳細言之，裝置品質可以基於例如由在該介面處以及在磊晶層中 之加總錯位以及堆疊錯誤所獲取之缺陷數，依照本發明之一實施例，具有大於每直線公分(cm)之鰭部長度為10000個之缺陷數針對裝置等級之應用係不能接受的。藉由僅增加該銦前驅物流動以及不具有任何含鋁障壁層所獲取之富含銦的通道結構之典型的缺陷數密度係高於每直線公分之鰭部長度為10000個。相反地，依照某些實施例，當使用如在本文中所提供之含鋁障壁層時，可以在介面處產生低於每直線公分為1000個，或低於每直線公分為500個，或低於每直線公分為100個，或低於每直線公分為50個，以及低至每直線公分為零個缺陷之錯位以及堆疊錯誤數。為此，在本文中所用之「大致上無缺陷」可以以諸如鰭部長度(或其他關注區域)之每直線公分之缺陷數之術語來量化，使得位於次鰭部材料層與富含銦的通道層之間之介面處之錯位以及堆疊錯誤之組合數係低於每直線公分為10000個，且在某些實施例中係低於每直線公分為5000個，或低於每直線公分為1000個，或低於每直線公分為500個，或低於每直線公分為100個，或低於每直線公分為50個，以及低至每直線公分為零個缺陷。如所將瞭解的，此種缺陷數可以容易地被外推至小於一直線公分之區域。例如，在某些實施例中，在10奈米(nm)長度處之缺陷數係低於介面每直線奈米為0.001個缺陷(從每直線公分為10000個缺陷外推)，或低於每直線奈米為0.0001個缺陷(從每直線公分為1000個缺陷外推)，或低於每直線奈米為0.00001個缺陷(從每直線公分為100 個缺陷外推)，或低於每直線奈米為0.000001個缺陷(從每直線公分為10個缺陷外推)等等，低至每直線奈米為零個缺陷。以更一般的意義而言，依照本發明之一實施例，位於次鰭部材料層與富含銦的通道之間之被組態成具有一含鋁障壁層之介面係具有小於10K個缺陷/直線公分，或小於1K個缺陷/直線公分，或小於500個缺陷/直線公分，或小於100個缺陷/直線公分，或小於50個缺陷/直線公分。因此，在一個更具體之實例的情況下，位於GaAs次鰭部與富含銦的通道之間之含鋁介面係具有小於10K個缺陷/直線公分，或小於1K個缺陷/直線公分，或小於500個缺陷/直線公分，或小於100個缺陷/直線公分，或小於50個缺陷/直線公分。
在本文中所提供之技術可以被例如實施在任何數量之積體電路中(諸如記憶體裝置、處理器以及其他此種被製造具有電晶體以及其他活化之接面半導體裝置之裝置)，以及以適合用於在製造積體電路之晶圓廠處實施之方法。在本文中所述之技術之使用係以結構的方式來顯示。例如，依照本發明之一實施例，電晶體結構可以藉由透射電子顯微鏡(TEM)被成像以顯示III-V族材料堆疊與位在次鰭部與富含銦的通道之間之薄的居間含鋁層之異質接面(例如，GaAs/InGaAs/薄的InAlAs/InGaAs或GaAs/薄的InAlAs/InGaAs)之橫截面，該橫截面在此技術之解析度中基本上係無缺陷的或可以說係低缺陷的。可以使用在通道區域中之組成圖以顯示鰭部之底部係富含鎵的(次鰭 部)，而鰭部之頂部係富含銦的。
一般而言，富含銦的III-V族材料(諸如InGaAs)在相較於富含鎵的InGaAs時係具有較高之載子遷移率，所提供之兩種材料皆係無失配錯位以及其他結晶缺陷的。為了清楚說明的目的，應注意「富含銦的」係指示在InGaAs中之銦濃度係比鎵濃度更高；同樣地，「富含鎵的」將指示鎵濃度係比銦濃度更高。進一步應注意濃度可以被分級。因此，當化合物層之組分被說成是「富含」時，該化合物層可以包含富含組分的部分以及相對於該組分之少含組分的部分兩者(亦即，該組分不需要連續地富含遍及整個層)。儘管程序流展示了非平面電晶體設計，諸如基於鰭部之穿隧式場效電晶體(T-FET)以及鰭式FET(例如，三閘極或其他從諸如全環繞式閘極、奈米線以及奈米帶閘極之鰭部所進化而來之非平面電晶體結構)，但是如所將瞭解的，在本文中所提供之技術可以同樣地良好地被使用在平面電晶體設計中。在任何此種之情況下，本技術提供了相對於藉由標準處理所形成之富含銦的III-V族電晶體而具有更高遷移率與效能，與減少斷開狀態之洩漏電流，以及減少缺陷數之富含銦的III-V族電晶體。
方法與結構
圖1係繪示依照本發明之一例示性實施例用於形成富含銦的NMOS電晶體通道之方法100。圖2a至e係繪示方法100所產生之各種中間電晶體結構之透視圖。如所將 瞭解的，本實例方法100在此係以非平面鰭式電晶體之背景內容來描述，但是亦可以容易地被外推至其他電晶體組態，諸如全環繞式閘極電晶體、奈米線(或奈米帶，視情況而定)以及平面電晶體。
該方法開始於102處，藉由執行一淺溝槽內凹程序以在矽基板上形成複數個鰭部。亦可以使用其他基板，如以下進一步所討論的。如依序將被討論的，鰭部在本質上係犧牲性的，因為其將最終地被移除且由具有富含銦的通道區域之III-V族材料堆疊所替代。淺溝槽蝕刻可以藉由包含硬遮罩圖案化以及濕式及/或乾式蝕刻之標準光微影來完成，或有時候藉由骨幹以及間隔物層圖案化來完成。如所將瞭解的，溝槽之幾何形狀(寬度、深度、形狀等等)可以逐實施例而變化，且本發明不旨在被限制於任何特定之溝槽幾何形狀。在一具有藉由底部局部氧化物層以及頂部氮化矽層所實施之矽基板以及兩層之硬遮罩之具體的例示性實施例中，乾式蝕刻係被使用以形成溝槽，該溝槽係低於基板之頂部表面大約100埃至5000埃(10奈米至500奈米)。溝槽深度可以取決於諸如所要之犧牲鰭部高度與多少之該犧牲鰭部將被移除，以及待被沉積之STI材料之所要之厚度之因素來設定。在鰭部被形成之後，可以執行一平坦化程序以準備用於後續處理之結構以及用以移除任何硬遮罩材料。
圖2a係展示在102處之淺溝槽內凹程序所產生之例示性結構。如圖所示，基板200具有複數個從其延伸出之 犧牲鰭部210。在此可使用任何數量之合適基板，包含塊狀基板、絕緣體上半導體基板(XOI，其中X係半導體材料，諸如矽、鍺、矽鍺或III-V族材料)，以及多層結構。在一特定實例的情況中，基板200係塊狀矽基板。在另一個實例的情況中，基板200係塊狀III-V族材料基板(諸如塊狀GaAs基板)。在另一個實例的情況中，基板200係氧化物上矽或氧化物上III-V族(諸如氧化物上GaAs或氧化物上銻化鎵)。在另一個實例的情況中，基板200係具有在矽層上之III-V族層之多層基板(諸如在矽上之GaAs)。如鑑於本揭示內容將顯而易見的，任何數量之合適組態可以被使用於基板200，只要該系統可以支持具有含鋁障壁層之富含銦的通道區域。
儘管繪示實施例係展示鰭部210為具有不會隨著與基板之距離而變化之寬度，但是在其他實施例中鰭部可以在頂部處比在底部處更窄，在又另其他實施例中在頂部處比在底部處更寬，或在又另其他實施例中具有任何其他的寬度變化以及均勻性之程度(或非均勻性)。進一步應注意，該寬度變化在某些實施例中係對稱或非對稱。此外，儘管犧牲鰭部210被繪示為全部具有相同之寬度，但是某些鰭部210可能係更寬及/或以另外不同於其他的方式被定形。例如，在犧牲鰭部之寬度係將實際上被使用於主動鰭部時，該犧牲鰭部之寬度可以被使用以設定那些主動鰭部之寬度。所以，例如，一些犧牲鰭部210可以係更窄以提供窄的主動鰭部，而其他犧牲鰭部210可以係更寬以提 供更寬的主動鰭部。在某些例示性實施例中，界定鰭式電晶體裝置之擴散區域之寬度之鰭部寬度可以係小於50奈米、或小於40奈米、或小於30奈米、或小於20奈米、或小於10奈米。以更一般的意義而言，鰭部可以被圖案化以具有例如相對於即使係用於相同程序節點之平面電晶體技術而言還要窄得多的寬度。如鑑於本揭示內容將可理解的，可以實施許多其他的配置。
進一步參照圖1，方法100係在104處藉由沉積淺溝槽隔離(STI)材料至該凹部中且平面化至鰭部之頂部而繼續。圖2b係依照一實施例展示所得結構之實例。該溝槽可以以任何適當的絕緣體材料(例如，氧化物、氮化物、聚合物、或其他適當的絕緣體)來填充以使用任何數量之標準沉積程序來形成STI結構220。在一具有矽基板之具體例示性實施例中，該沉積絕緣體材料係二氧化矽(SiO2)。在又另其他之實施例中，可以使用一低k值之介電質。低k值之介電質材料之實例包含例如多孔氧化物(諸如SiO2)、摻雜氧化物(如摻雜碳的SiO2或摻雜氟的SiO2)或任何此種被組態成具有一定程度之孔隙率、聚醯亞胺以及聚合物(諸如旋塗矽基聚合介電質以及旋塗有機聚合介電質、摻氟非晶碳、旋塗鐵氟龍(Teflon)/PTFE)之摻雜材料。在某些實施例中，當使用低k值材料時，可以在該介電質層上執行一退火程序以改良其品質。可以例如基於與之後在該程序中待被加入之該替代鰭部材料之相容性來選擇用於填充溝槽之沉積絕緣體材料。 如進一步所示，圖2b係展示依照一實施例在使用例如化學機械平坦化(CMP)或其他能夠平坦化該結構之適當的程序來將STI材料220平坦化而下降至犧牲鰭部210之頂部之後之該結構。
進一步參照圖1以及圖2c，方法100係在106處藉由內凹犧牲鰭部210以形成溝槽212來繼續。該蝕刻可以取決於諸如所使用之蝕刻化學品以及基板200之結晶結構之因素而被調整以便形成被控制尺寸以及形狀之溝槽。該蝕刻可以係乾式或濕式蝕刻或兩者之組合。在一例示性實施例中，基板200係塊狀結晶矽基板且蝕刻係藉由標準之氫氧化銨蝕刻來完成以便在溝槽212之底部212a處提供{111}刻面。依照某些實施例，此種刻面溝槽底部212a將促進III-V族磊晶層之生長，儘管其他溝槽幾何形狀係可能的。以更一般的意義而言，該溝槽形態可以被調整以提供具有用於所給定之材料系統之所要形態之溝槽底部介面。所以，例如以III-V族材料來填充之刻面矽溝槽係一個例示性材料系統，而其他溝槽形態以及材料系統亦可被使用。
進一步參照圖1以及2d，方法100係在108至112處藉由沉積通常包含一個富含銦的通道區域之替代鰭部來繼續。此沉積可以被選擇性地執行，使得該替代材料被定向地沉積至溝槽212中。如鑑於本揭示內容所將瞭解的，儘管可以使用任何數量之多層組態以提供富含銦的通道，但是沉積替代通道可以由例如一個單一之III-V族材料、 一個雙層堆疊或一個三層堆疊所製成。
更詳細地，且參照圖1所展示之例示性實施例，方法100係在108處藉由沉積後續為III-V族次鰭部214的一個可選的III-V族成核層來繼續。成核層之使用將取決於用於基板材料之III-V族次鰭部材料之親和性以及基板與次鰭部材料之間之相容性(例如，有關晶格匹配以及結晶結構、錯位以及堆疊錯誤)。例如，在一個特定之例示性實施例中，基板200係塊狀矽基板而次鰭部係磊晶GaAs。在此種情況中，磊晶生長係藉由GaAs成核層來濕潤後續為GaAs次鰭部214之{111}刻面溝槽而開始。在此實例情況中，該成核層實際上係單層或係最終與GaAs次鰭部214無法區別之次鰭部214材料之其他較薄的初始層。在其他情況中，該成核層可以係單層或其他較薄之過渡材料的初始層，無論分級與否，其在基板200以及次鰭部214材料之間提供了適當之過渡。為此，依照某些實施例，在基板200與次鰭部214材料之間之介面品質可以被改善或另外藉由成核層來操作。其他實施例可能不需要任何成核層。可以製造出許多組態。
進一步參照圖1以及2d，方法100係在110處藉由可選地沉積含銦III-V族層216以部分地填充主動通道正下方之溝槽212來繼續。或者，如在圖3a之例示性實施例中所展示的，在108處被沉積之III-V族次鰭部材料可以被提供以填充主動通道正下方之溝槽212。在此後者情況中，可不需要用以部分地填充溝槽212之含銦III-V族 層216之可選的沉積係。若利用此種具有含銦層216之部分之填充，則應注意該部分填充之銦濃度可以從與該次鰭部更相容之低濃度(例如，5%銦(In)，或更低)至與該含鋁層218更相容之更高濃度(例如，~50%)來予以分級。然而，可不需要此種分級，且其他實施例可能具有與在含銦層216中之含鋁層218始終一致的富含銦的濃度。方法100係在112處藉由沉積主動通道下方之含鋁層218而繼續，且進一步在114處藉由沉積富含銦的通道層216以填充溝槽212之剩餘部分以便形成該替代鰭部之主動通道部分。因此，依照某些實施例，含鋁層218可以被提供在含銦層216中(例如，圖2d)，或依照其他實施例，被提供在次鰭部214與含銦層216之間(例如，圖3a)。
在一特定具有被提供在含銦層216中之矽基板200以及含鋁層218之例示性實施例中(與在圖2d中所展示的類似)，除了較薄的InAlAs(例如，~50%之鋁(Al)，其中In1-xAlxAs，使得x=0.45至0.55)層218被提供或以其他方式被夾置在InGaAs層216中且適當地被定位在該替代鰭部之主動通道部分之正底部之外，含銦III-V族層216係一個從GaAs次鰭部214開始之InGaAs磊晶生長層且以相當多的在STI 220之該平面上之{111}刻面過度生長部216a來填滿溝槽222。在含銦層216中之含鋁層218之磊晶沉積之前的穩定化步驟期間，可以對於鎵以及鋁前驅物流動進行適當之調整。例如，在主動通道正下 方之含鋁層之磊晶生長之前的穩定化步驟期間，該銦濃度被調降而該鋁濃度被同時地調升。進一步應注意，在該含鋁生長開始之前之銦濃度可以被分級，如先前所解釋的，但此並非是必須的。
在具有矽基板200之另一個特定例示性實施例中，含鋁層218被提供於次鰭部214以及富含銦的層216之間(與在圖3a中所展示的相似)。在一此種例示性實施例中，次鰭部214係GaAs且被磊晶生長於在替代鰭部之主動通道正下方之溝槽222中。接著，含鋁層218被磊晶生長或以其他方式被提供在具有較薄的In1-xAlxAs(例如，~50%的Al，其中x=0.45至0.55)層之次鰭部214上。接著，富含銦的層216被磊晶生長或以其他方式被提供在具有一InxGa1-xAs層(例如，~50%的銦(In)，其中x=0.45至0.55)之層218上，以便用在STI 220之平面上之大量的{111}刻面過度生長部216a來填充溝槽212之剩餘部分。該通道之尺寸可以變化。例如，在一個實例情況中，次鰭部214填充大約溝槽222之四分之三，且富含銦的層216填充該剩餘部分，小於該居間含鋁層218之厚度。
在任何此種之實施例中，含鋁層218可以具有在該範圍中之一標稱厚度，例如，2奈米至25奈米，或4奈米至20奈米，或5奈米至20奈米，或5奈米至15奈米，或5奈米至10奈米；亦可以使用其他適當之厚度，以便符合所要的電流洩漏以及缺陷密度之目標。如鑑於本揭示 內容亦將瞭解的，在含鋁III-V族層218中之鋁之濃度亦可以逐實施例而變化，但在一些情況中係在該範圍中，例如，40%至60%，或45%至55%，或46%至52%。應注意，層218之鋁百分比可以針對與含銦III-V族層216之銦百分比之相容性來進行選擇。進一步應注意，如在此所使用之百分比係關於在In1-xAlxAs之三元化合物中之元素(在此係鋁)之化學計量濃度，其中x(100倍)係所提及之鋁之百分比。
例如，在一特定之例示性實施例中，含銦III-V族層216係In0.53Ga0.47As，而含鋁III-V族層218係In0.52Al0.48As。應注意In0.53Ga0.47As層216與In0.52Al0.48As層218係精確地彼此晶格匹配。為此，依照某些實施例，其可能規定在含鋁層218中之鋁以及在含銦層216中之銦之目標濃度係大約~50%(例如，40%至60%，或45%至55%，或45%至54%，或45%至53%，或46%至53%，或46%至52%)，使得跨越該異質結構沒有或幾乎沒有晶格失配。在某些實施例中，含鋁層218之該鋁濃度與富含銦的層216之銦濃度被組態成彼此相差在20%內，或彼此相差在10%內，或彼此相差在5%內。應注意，取決於被包含於層216以及218中之原子，一個自然的分級效果可能發生特定原子的自然重組。此減少了失配錯位、堆疊錯誤以及其他來自介面而可能阻礙在NMOS通道中之電子遷移率之缺陷。然而，應注意，精確的晶格匹配不是在所有的實施例中都需要的。為此，可以使用可 接受的缺陷數之範圍(例如，每直線公分之鰭部長度為10000個缺陷或更少)以決定在含鋁III-V族層218與含銦III-V族層216之間之介面之材料濃度以及品質。
在此種實施例中，且如鑑於本揭示內容所將進一步瞭解的，因為與InGaAs通道216之更高的傳導帶偏移(~0.4電子伏特)，所以InAlAs以及GaAs兩者係適合用以削減該次鰭部漏電達數個數量級。InAlAs擴散障壁218之恰當位置係確保主動鰭部(218上方之216之部分)與次鰭部214被電隔離。可以使用其他實施例以達到相似的結果，其中含鋁III-V族層218係被提供於富含銦的層216之通道下方。例如，次鰭部214可以藉由GaAs來實施，含鋁層218可以係AlAs，而含銦層216可以係InGaAs或砷化銦(InAs)。在又另一個實施例中，次鰭部214可以藉由銻化鎵(GaSb)來實施，含鋁層218可以係銻化鋁(AlSb)，而含銦層216可以係銻化銦(InSb)。在又另一個實施例中，次鰭部214可以藉由磷化鎵(GaP)來實施，含鋁層218可以係磷化鋁(AlP)，而含銦層216可以係磷化銦(InP)。在又另一個實施例中，次鰭部214可以藉由GaAs來實施，含鋁層218可以係砷化鋁銦(AlInAs)，而含銦層216可以係InGaAs。在又另一個實施例中，次鰭部214可以藉由銻化鎵砷(GaAsSb)來實施，含鋁層218可以係銻化鋁鎵砷(AlGaAsSb)，而含銦層216可以係銻化銦鎵砷(InGaAsSb)。任何此種系統可以在塊狀矽基板上被實 施。許多其他的變化以及實施例將係顯而易見的，且本發明不旨在被限制於任何特定之III-V族系統。如先前所解釋的，該III-V族材料系統之變化係僅有效地限制於在該各種介面處之材料的不相容性以及不可接受的缺陷密度。可以依照本發明之一實施例而使用任何此種之變化，其中一居間含鋁層被提供於富含銦的通道下方以憑藉與該富含銦的通道層之傳導帶偏移來減少次鰭部漏電。
應注意層216之該銦濃度由於各種因素而可以被分級。例如，隨著InGaAs層之銦濃度增加，該層之鎵濃度相應地降低。如鑑於本揭示內容所將瞭解的，由於含鋁層218之存在，銦濃度的某些分級可能會發生，無論在含銦層216中或在含銦層216與III-V族次鰭部214之間。如針對圖4a至b依序將討論的，含鋁層218之存在係有效地驅動該銦鎵原子在InGaAs通道中以分級的方式進行重新組織。
進一步參照圖1，方法100係在116處藉由內凹STI 220以曝露富含銦的通道層216來繼續。應注意，可以視需要在116處之該內凹之前執行一拋光程序以移除任何過量的替代通道材料過度生長部216a。各種結構可以由此STI內凹程序來產生。例如，圖2e係展示依照一實施例之所得結構，其中含鋁層218係在含銦層216中。圖3b係展示依照另一個實施例之所得結構，其中含鋁層218係被提供在相對較長的次鰭部214與相對較短的富含銦的層216之間。進一步應注意，在任一這些例示性實施例中， 該STI凹部之深度可以變化。例如，在某些情況中STI 220係可以被內凹至含鋁層218正上方(諸如在圖2e以及3b中所展示的)，儘管在其他情況中STI 220係可以被內凹至含鋁層218正下方(如在圖2e'以及3b'中所展示的)。在又另其他的情況中，該凹部深度可以與含鋁層218相符。
進一步參照圖1，方法100係在118處藉由完成該電晶體形成程序來繼續。圖2e大體上展示閘極堆疊以及源極/汲極區域形成在該結構上之處。因此，在具有含鋁障壁層218之富含銦的替代通道216被形成之後，在某些實施例中，該處理流程可以以標準的方式繼續，或在又另其他的實施例中以客製化或專用的方式繼續。某些流程可以首先處理該閘極(後續為源極/汲極之處理)，而其他流程則可以採用閘極之後的程序或所謂的替代金屬閘極(RMG)程序，其中可初始地提供虛設閘極結構係而該實際閘極則稍後在該程序中形成。例如，一RMG流程可以包含鈍化層之沉積(如矽及/或金屬及/或金屬氧化物連同虛設閘極氧化物以及虛設多晶矽閘極電極)，接續為多晶矽圖案化、源極汲極處理、絕緣體覆蓋一切、平坦化、虛設閘極電極多晶矽之移除，以及虛設閘極氧化物之移除、接續為閘極氧化物堆疊以及金屬閘極填充之沉積，接續為再次平坦化。接點之圖案化以及處理可以使用任何標準程序來進行。此外，在某些實施例中，該源極/汲極可以係原生於該替代鰭部，而在其他實施例中則係可藉由替代源 極/汲極材料來實施。該整個結構可以接著被封裝或藉由絕緣體層來覆蓋、平坦化，然後可以接著形成任何必要之接點以及互連層。
圖4a係繪示依照本發明之一實施例被組態成具有一個在GaAs次鰭部上之InGaAs通道之主動鰭部之STEM橫截面，而圖4b係繪示被組態成具有一個在GaAs次鰭部上之InGaAs通道之主動鰭部之STEM橫截面，該GaAs次鰭部具有一個在該主動通道之下之薄的InAlAs擴散障壁。元件符號A以及B係指分別地被展示在該底部面板上之各個影像之相對應之水平以及垂直能量散射X射線光譜(EDS)掃描。圖4a之水平EDS掃描(A)係展示在該InxGa1-xAs中的銦在~25%(亦即，0.25倍)，而圖4b之EDS掃描(A)係展示銦在~70%(亦即，0.7倍)。在InGaAs區域中之銦之百分比中之此提升可以歸因於在通道正底部之薄的Inx-1AlxAs障壁層，其中鋁之濃度係在40%至60%之範圍中(例如，x=0.4至0.6)。
該結論係進一步由從鰭部之頂部行進至鰭部之下方部分之垂直EDS掃描(B)所支持。圖4b之掃描B係總結地展示最靠近InAlAs表面之鰭部之下方部分係少含銦的，而鰭部之頂部係富含銦的。但是，圖4a之掃描B係展示最靠近GaAs次鰭部表面之鰭部之底部在銦方面係實際上比鰭部之頂部部分更豐富。該EDS掃描係有意義，因為銦前驅物相較於鎵前驅物係具有較低的裂解溫度，且因此在GaAs表面上的InGaAs之最前面幾個單層係傾向 富含銦的。但是，在圖4b中所展示的不尋常的EDS掃描B僅可以歸因於驅動銦鎵原子在InGaAs通道中以此分級方式進行重組之薄的InAlAs層之存在。如鑑於本揭示內容所將瞭解的，相似的效應係藉由其他含鋁III族材料堆疊而發生。
所以，儘管使用在圖4a至b中所展示之兩個結構上之InGaAs中的相同的銦流動，但是因為在該通道正下方之薄的InAlAs障壁層之存在，在鰭部之頂部中之銦濃度在圖4b中係明顯地向上提升了達幾乎3倍。就藉由在圖4b中所展示之組態所製成之裝置而言，這促使該電晶體裝置之遷移率達幾乎3倍。依照本發明之一例示性實施例，圖5a係繪示被組態成不具有在圖4a中所展示之薄的InAlAs障壁層之GaAs/InGaAs堆疊之組成圖，而圖5b係繪示被組態成具有在圖4b中所展示之薄的InAlAs障壁層之GaAs/InGaAs堆疊之組成圖。
實例系統
圖6係繪示藉由依照本發明之範例實施例所組態之一或多個積體電路結構來實施的計算系統。如圖所示，計算系統1000裝納一個母板1002。母板1002可以包含若干之組件，包含(但不限於)處理器1004以及至少一個通信晶片1006(在此實例中展示兩個)，其每一個可以被實體地以及電耦合至母板1002，或以其他方式被整合於其中。如將瞭解的，母板1002可以係例如任何印刷電路 板，無論係主板，或一個安裝在主板上之子板，或系統1000之唯一板等等。取決於其應用，計算系統1000可以包含一或多個可以或可以不被實體地或電耦合至母板1002之其他組件。這些其他組件可以包含(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸摸螢幕顯示器、觸摸螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機以及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。被包含在計算系統1000中之任何組件係可以包含經組態有如在本文中多方面提供之藉由含鋁障壁層而與次鰭部電隔離之富含銦的通道區域之一或多個積體電路結構。在某些實施例中，多種功能可以被整合至一或多個晶片中(例如，舉例而言，應注意，通信晶片1006可以係處理器1004之部分或以其他方式被整合於其中)。
通信晶片1006實現了用於轉移前往以及來自計算系統1000之資料之無線通信。該術語「無線」及其衍生詞可以被使用以描述電路、裝置、系統、方法、技術、通信通道等等，其可以透過使用通過非固態介質之調變電磁輻射來通信資料。該術語未暗示相關聯之裝置不包含任何導線，儘管在一些實施例中其可能沒有。通信晶片1006可以實施任何數量之無線標準或協定，包含(但不限於) Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任何其他的被指稱為3G、4G、5G以及更先進的無線協定。計算系統1000可以包含複數個通信晶片1006。例如，第一通信晶片1006可以專用於較短距離之無線通信(諸如Wi-Fi與藍芽)，而第二通信晶片1006可以專用於較長距離之無線通信(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他)。計算系統1000之處理器1004係包含被封裝於處理器1004內部之積體電路晶粒。在本發明之某些範例實施例中，處理器1004之積體電路晶粒係包含經組態有如在本文中多方面提供之藉由含鋁障壁層而與次鰭部電隔離之富含銦的通道區域之一或多個電晶體。術語「處理器」可以指任何處理(例如，來自暫存器及/或記憶體之電子資料)之裝置或裝置之部分以轉換該電子資料成為其他可以被儲存在暫存器及/或記憶體中之電子資料。
通信晶片1006亦可以包含被封裝於通信晶片1006內部之積體電路晶粒。根據一些此種範例實施例，該通信晶片1006之積體電路晶粒係包含具有如在本文中多方面提供之藉由含鋁障壁層而與次鰭部電隔離之富含銦的通道區域之一或多個電晶體。如鑑於本揭示內容所將瞭解的，應注意，該多標準無線能力可以被直接地整合至處理器 1004之中(例如，其中任一晶片1006之功能性係被整合至處理器1004之中，而不是具有單獨的通信晶片)。進一步應注意，處理器1004可以係一個具有此種無線能力之晶片組。總之，可以使用任何數量之處理器1004及/或通信晶片1006。同樣地，任何一個晶片或晶片組可以具有多種被整合在其中的功能。
在各種實施方案中，計算系統1000可以係膝上型電腦、小型筆記型電腦、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位視訊記錄器。在進一步實施方案中，該系統1000可以係處理資料或採用如在本文中所述之電晶體裝置之電子裝置。鑑於本揭示內容應可瞭解，本發明之各種實施例可藉由使用在相同晶粒上具有客製化高遷移率及分散通道組態之鰭式電晶體來增進在任何程序節點(例如，在微米範圍，或次微米及更精細範圍)處製造之產品的效能。
進一步之範例實施例
以下之實例係關於進一步之實施例，從中許多排列組合以及組態將係顯而易見的。
實例1係一種積體電路裝置，包含：基板；及從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III- V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層。
實例2係包含實例1之標的，且其進一步包含以下至少一者：在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域。
實例3係包含實例1或2之標的，且其進一步包含含銦層，該含銦層開始於該III-V族材料次鰭部上且包含該富含銦的通道層，且該含鋁障壁層位在該含銦層中。
實例4係包含實例3之標的，其中，該含銦層之銦濃度係從接近該III-V族材料次鰭部之少含銦濃度至位在該富含銦的通道層處之富含銦濃度來予以分級。依照某些例示性實施例，該富含銦的通道層位在或者接近該鰭部之頂部。
實例5係包含實例3之標的，其中，該含銦層之銦濃度係從接近該含鋁障壁層之少含銦濃度至位在該富含銦的通道層處之富含銦濃度來予以分級。依照某些例示性實施例，該富含銦的通道層位在或者接近該鰭部之頂部。
實例6係包含實例1或2之標的，其中，該含鋁障壁層係位在該III-V族材料次鰭部與該富含銦的通道層之間且不在該富含銦的通道層中。
實例7係包含實例6之標的，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之少含銦濃度至在或朝向該鰭部之頂部處之富含銦濃度來予以分級。
實例8係包含前述(若干)實例之任一者之標的，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之 少含銦濃度至在該鰭部之頂部處之富含銦濃度來予以分級。應注意，該富含銦濃度可以持續超出該鰭部一段距離，諸如從某個鰭部中點至該鰭部頂部。在該富含銦的鰭部距離中之銦濃度可以變化(例如，上升及/或下降，視情況而定)，但是相對於在該富含銦的層中之其他組分則仍維持其富含狀態。進一步應注意，該最大銦濃度不一定要在該頂部處(亦即，富含銦濃度不一定必須係最大銦濃度)。
實例9係包含前述(若干)實例之任一者之標的，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的。
實例10係包含前述(若干)實例之任一者之標的，其中，該III-V族材料次鰭部包括砷化鎵，該富含銦的通道層包括砷化銦鎵，且該含鋁障壁層包括砷化鋁。
實例11係包含實例10之標的，其中，該含鋁障壁層包括砷化銦鋁。
實例12係包含實例11之標的，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆在45%至55%的範圍內。所以，例如，給定之用於該含鋁層之In1-xAlxAs以及用於該富含銦的通道層之InxGa1-xAs，x係指在該含鋁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比(其中x係從.45變化至.55且被乘以100以被測量為百分比)。
實例13係包含實例11之標的，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆落在46%至52%的範圍內。所以，例如，給定之用於該含鋁層之In1-xAlxAs以及用於該富含銦的通道層之InxGa1-xAs，x係指在該含鋁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比(其中x係從.46變化至.52且被乘以100以被測量為百分比)。
實例14係包含實例13之標的，其中，該含鋁障壁層係砷化銦鋁(InAlAs)，且該富含銦的通道層係砷化銦鎵(InGaAs)。
實例15係包含該前述(若干)實例之任一者之標的，其中，該含鋁障壁層之鋁濃度以及該富含銦的通道層之銦濃度係被組態成用以提供小於每直線公分為10000個缺陷之缺陷密度。
實例16係包含該前述(若干)實例之任一者之標的，其中，該含鋁障壁層之鋁濃度以及該富含銦的通道層之銦濃度係被組態成用以提供小於每直線公分為1000個缺陷之缺陷密度。
實例17係包含該前述(若干)實例之任一者之標的，其中，該含鋁障壁層之鋁濃度以及該富含銦的通道層之銦濃度係被組態成用以提供小於每直線公分為100個缺陷之缺陷密度。
實例18係包含該前述(若干)實例之任一者之標 的，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在10%內。
實例19係包含該前述(若干)實例之任一者之標的，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在5%內。
實例20係包含前述(若干)實例之任一者之標的，其中，含鋁障壁層具有在5奈米至20奈米之範圍內的標稱厚度。
實例21係包含前述(若干)實例之任一者之標的，其中，該基板係矽。在一此種情況中，該基板係塊狀矽基板，諸如矽晶圓。
實例22係一種積體電路裝置，包括：矽基板；從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III-V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的，且其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在10%內；在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域。
實例23係包含實例22之標的，且其進一步包含含銦層，該含銦層開始於該III-V族材料次鰭部上且包含該富含銦的通道層，且該含鋁障壁層位在該含銦層中。
實例24係包含實例23之標的，其中，該含銦層之銦 濃度係從該III-V族材料次鰭部附近之少含銦濃度至位在該富含銦的通道層處之富含銦濃度來予以分級。依照某些例示性實施例，該富含銦的通道層位在或者接近該鰭部之頂部。
實例25係包含實例23或24之標的，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之少含銦濃度至在或朝向該鰭部之頂部處之富含銦濃度來予以分級。
實例26係包含實例22之標的，其中，該含鋁障壁層係位在該III-V族材料次鰭部與該富含銦的通道層之間且不在該富含銦的通道層中。
實例27係包含實例26之標的，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之少含銦濃度至在或朝向該鰭部之頂部處之富含銦濃度來予以分級。
實例28係包含實例22直至27之任一者之標的，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆落在46%至52%的範圍內。所以，例如，給定之用於該含鋁層之In1-xAlxAs以及用於該富含銦的通道層之InxGa1-xAs，x係指在該含鋁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比(其中x係從.46變化至.52且被乘以100以被測量為百分比)。
實例29係包含實例28之標的，其中，該含鋁障壁層係砷化銦鋁(InAlAs)，且該富含銦的通道層係砷化銦鎵 (InGaAs)。
實例30係一種積體電路裝置，包括：矽基板；從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III-V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的，且其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之少含銦濃度至在或朝向該鰭部之頂部處之富含銦濃度來予以分級；在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域。
實例31係包含實例30之標的，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在10%內。
實例32係包含實例30或31之標的，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在5%內。
實例33係包含實例30直至32之任一者之標的，其中，含鋁障壁層具有在5奈米至20奈米之範圍內的標稱厚度。
實例34係包含實例30直至33之任一者之標的，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆落在46%至52%的範圍 內。所以，例如，給定之用於該含鋁層之In1-xAlxAs以及用於該富含銦的通道層之InxGa1-xAs，x係指在該含鋁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比(其中x係從.46變化至.52且被乘以100以被測量為百分比)。
實例35係包含實例35之標的，其中，該含鋁障壁層係砷化銦鋁(InAlAs)，且該富含銦的通道層係砷化銦鎵(InGaAs)。
為了說明以及描述之目的，已呈現本發明之例示性實施例之上述說明。其非意欲為窮舉性或將本發明限制於所揭示之精確形式。鑑於本揭示內容許多修改以及變化係可能的。例如，儘管本技術主要係以形成電晶體(諸如FET)之背景內容來討論，但是其他裝置亦可以被製成(諸如二極體、可變電容器、動態電阻器等等)。吾人意欲本發明之範圍不被此詳細說明所限制，而是由隨附之申請專利範圍所限制。

Claims (21)

  1. 一種積體電路裝置，包括：基板；從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III-V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層，該富含銦的通道層包含銦、鎵及砷，該富含銦的通道層的銦濃度大於該富含銦的通道層的鎵濃度，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的；及含銦層，該含銦層開始於該III-V族材料次鰭部上且包含該富含銦的通道層，且該含鋁障壁層位在該含銦層中。
  2. 如申請專利範圍第1項之裝置，其進一步包括以下至少一者：在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域。
  3. 如申請專利範圍第1項之裝置，其中，該含銦層之銦濃度係從該III-V族材料次鰭部附近之低濃度至在該富含銦的通道層處之相對較高濃度來予以分級。
  4. 如申請專利範圍第1項之裝置，其中，該含銦層之銦濃度係從該含鋁障壁層附近之低濃度至在該富含銦的通道層處之相對較高濃度來予以分級。
  5. 如申請專利範圍第1項之裝置，其中，該含鋁障壁 層係位在該III-V族材料次鰭部與該富含銦的通道層之間且不在該富含銦的通道層中。
  6. 如申請專利範圍第5項之裝置，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之低濃度至在或朝向該鰭部之頂部處之相對較高濃度來予以分級。
  7. 如申請專利範圍第1項之裝置，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之低濃度至在該鰭部之頂部處之相對較高濃度來予以分級。
  8. 如申請專利範圍第1項之裝置，其中，該III-V族材料次鰭部包括砷化鎵，該富含銦的通道層包括砷化銦鎵，且該含鋁障壁層包括砷化鋁。
  9. 如申請專利範圍第8項之裝置，其中，該含鋁障壁層包括砷化銦鋁。
  10. 如申請專利範圍第9項之裝置，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆在46%至52%的範圍內。
  11. 如申請專利範圍第1至10項中任一項之裝置，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在10%內。
  12. 如申請專利範圍第1至10項中任一項之裝置，其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在5%內。
  13. 如申請專利範圍第1至10項中任一項之裝置，其 中，含鋁障壁層具有在5奈米至20奈米之範圍內的標稱厚度。
  14. 一種積體電路裝置，包括：矽基板；從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III-V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層，該富含銦的通道層包含銦、鎵及砷，該富含銦的通道層的銦濃度大於該富含銦的通道層的鎵濃度，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的，且其中，該含鋁障壁層之鋁濃度及該富含銦的通道層之銦濃度被組態成彼此相差在10%內；在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域。
  15. 如申請專利範圍第14項之裝置，其進一步包括含銦層，該含銦層開始於該III-V族材料次鰭部上且包含該富含銦的通道層，且該含鋁障壁層位在該含銦層中。
  16. 如申請專利範圍第15項之裝置，其中，該含銦層之銦濃度係從該III-V族材料次鰭部附近之低濃度至在該富含銦的通道層處之相對較高濃度來予以分級。
  17. 如申請專利範圍第15或16項之裝置，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之低濃度至在或朝向該鰭部之頂部處之相對較高濃度來予以分級。
  18. 如申請專利範圍第14項之裝置，其中，該含鋁障 壁層係位在該III-V族材料次鰭部與該富含銦的通道層之間且不在該富含銦的通道層中。
  19. 如申請專利範圍第18項之裝置，其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之低濃度至在或朝向該鰭部之頂部處之相對較高濃度來予以分級。
  20. 一種積體電路裝置，包括：矽基板；從該基板延伸出之複數個鰭部，每一鰭部包含III-V族材料次鰭部、在該次鰭部上方之富含銦的通道層，以及介於該III-V族材料次鰭部與該富含銦的通道層之間的含鋁障壁層，該富含銦的通道層包含銦、鎵及砷，該富含銦的通道層的銦濃度大於該富含銦的通道層的鎵濃度，其中，在該III-V族材料次鰭部接觸該基板處之該基板的表面係具有刻面的，且其中，該富含銦的通道層之銦濃度係從該含鋁障壁層附近之低濃度至在朝向該鰭部之頂部處之相對較高濃度來予以分級；在該鰭部之每一者之上的閘極堆疊；及被形成鄰近於該閘極堆疊之源極及汲極區域，其中，在該含鋁障壁層中之鋁的百分比以及在該富含銦的通道層中之銦的百分比係使得該含鋁障壁層之最大鋁濃度及該富含銦的通道層之最大銦濃度皆落在46%至52%的範圍內。
  21. 如申請專利範圍第20項之裝置，其中，該含鋁障壁層係砷化銦鋁(InAlAs)，且該富含銦的通道層係砷化 銦鎵(InGaAs)。
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