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TW201635545A - 於非平面半導體裝置的子鰭部中使用的ｉｉｉ－ｖ半導體合金及其形成方法 - Google Patents

於非平面半導體裝置的子鰭部中使用的ｉｉｉ－ｖ半導體合金及其形成方法 Download PDF

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TW201635545A
TW201635545A TW104138528A TW104138528A TW201635545A TW 201635545 A TW201635545 A TW 201635545A TW 104138528 A TW104138528 A TW 104138528A TW 104138528 A TW104138528 A TW 104138528A TW 201635545 A TW201635545 A TW 201635545A
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iii
semiconductor alloy
semiconductor
alloy
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哈洛德 肯拿
馬修 梅茲
威利 瑞奇曼第
吉伯特 狄威
錢德拉 莫哈帕拉
安拿 莫希
傑克 卡瓦萊羅斯
塔何 甘尼
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英特爾股份有限公司
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Abstract

本文所述為一種半導體裝置，包含一具有第一III-V半導體合金的子鰭部，及一具有第二III-V半導體合金的通道。在某些實施例中，該半導體裝置包含一基體，具有一溝槽，由至少二溝槽側壁界定，其中該第一III-V半導體合金係沉積在該基體上而位於該溝槽內，而該第二III-V半導體合金則係磊晶生長於該第一III-V半導體合金上。在某些實施例中，該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移係大於或等於約0.3電子伏特。本文亦說明可用以製作該半導體裝置的方法，以及包含有該半導體裝置的計算裝置。

Description

於非平面半導體裝置的子鰭部中使用的III-V半導體合金及其形成方法
本發明係有關於一種包含一種或多種III-V半導體合金做為子鰭部材料的非平面半導體裝置。本文亦說明該裝置的製作方法。
電晶體及其他半導體裝置可利用多種消去或加成方法來製作。以矽以外的其他半導體材料，例如鍺及III-V材料，來製作該裝置的層狀部位可以提供一些好處，例如電晶體的通道移動率。在以例如矽等晶體材料做為起始材料的情形下，磊晶生長技術(例如說異質磊晶)可用以在基體上加成式地形成包含非矽材料的電晶體通道。此一程序基於許多理由，仍然有問題，包括但不限於基體與磊晶生長層之間晶格參數及/或熱性質不相匹配。
矽基場效電晶體(FET)裝置的製造商已將採用非平面電晶體的裝置商業化。該等裝置可包含有自一矽 鰭部，自基體上突出，並包含有一子鰭部區域(例如說至少有一部分位於溝槽介電質之表面的下方)及一上覆通道。該等裝置亦可包含一個或多個閘電極(下文中稱“閘極”)，包覆著通道的二個側邊、三個側邊、或全部的側邊通道(例如說雙閘極、三閘極、奈米線電晶體等)。在閘極的一側，源極及汲極區域形成於該通道內，或著成長成與該通道耦接。在任一種方式中，這些非平面電晶體的設計通常可相對於平面電晶體展現出顯著改善的通道控制性及較佳的電氣性能(例如說較佳的短通道效應、較低的源一汲阻抗等)。
雖然上面所描述的裝置具有潛力，但他們亦具有一種或多種會限制他們用途的缺點。例如說，子鰭部漏電(通道之源極與汲極間通過子鰭部區域的漏電)會影響到閘極關閉非平面電晶體的能力。考慮到這一點，一種可用來遏制如前文所述之非平面裝置子鰭部漏電的方案是在子鰭部區域內摻雜與源極與汲極中所用摻雜物相反型式(P型或N型)的摻雜物。這個方案雖然有效，但是摻雜物擴散及德拜長度會限制此方案所產生之障壁對於子鰭部漏電的陡陗度。
在非平面半導體裝置的子鰭部區域與通道間設計導電帶偏移(CBO)是另一種可遏制子鰭部漏電的方法。在此方法中是以較寬的CBO及陡陗的異質接面將通道電子限制於通道區域內，以防止他們漏進子鰭部區域內。但是，製造及現有材料上的考量限制此一方法在實際 上的應用。
100‧‧‧非平面半導體裝置
100’‧‧‧非平面半導體裝置
100”‧‧‧非平面半導體裝置
101‧‧‧基體
102‧‧‧溝槽介電質
103‧‧‧子鰭部區域
105‧‧‧通道
107‧‧‧源極區域
109‧‧‧汲極區域
111‧‧‧閘極介電質
113‧‧‧閘極
115‧‧‧閘極絕緣間隔件
117‧‧‧凸起源極
119‧‧‧凸起汲極
700‧‧‧計算裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
本案發明標的之實施例的特徵及優點可透過參閱附圖，自在下面的詳細說明中得知，在圖式中相同的參考編號代表相同的部位。在圖式中：圖1A是本發明之具有通道的非平面電晶體的一部分的方塊圖。
圖1B是根據本發明具有圖1A之通道及閘極堆疊的非平面電晶體一範例的方塊圖。
圖2A是圖1A中之非平面電晶體例示部位沿著軸線B的剖面圖。
圖2B是圖1B之例示非平面電晶體的剖面圖。
圖2C是根據本發明之具有凸起源極與汲極的非平面電晶體之範例的剖面圖。
圖3是根據本發明的第一四元III-V半導體合金之一例及第二四元III-V半導體合金之一例的模擬導電帶偏移相對於鋁含量的曲線。
圖4是根據本發明的第一四元III-V半導體合金之另一例及第二四元III-V半導體合金之一例的模擬導電帶偏移相對於鋁含量的曲線。
圖5是根據本發明之用以形成非平面電晶體之通道的方法的例示操作的流程圖。
圖6A-6E是逐步的方式顯示出根據本發明之用以形成非平面電晶體之通道的一例示方法。
圖6F-6I是以逐步的方式顯示出根據本發明之例示性非平面電晶體的形成。
圖7是根據本發明之例示性計算裝置的方塊圖。
雖然以下的詳細說明是配合例示性實施例來進行，但熟知此技藝者當可得知這些實施例的多種替換、修改、及改變。
【發明內容及實施方式】
在本文中常會用的詞彙“上方”、“下方”、“之間”、及“上”等係指某一材料層或元件相對於另一材料層或元件的相對位置。例如說，一個層沉積在另一個層上(例如說上方或上部)或下方(下部)，可以是直接接觸該另一個層，或者也可以具有一個或多個中介層。再者，一個層沉積在其他二個層之間，可以是直接接觸於該其他二個層或是由一個或多個其他的層來分隔開，例如說由一個或多個中介層來分隔開。同樣的，除非另外說明，否則一結構部鄰接於另一結構部可以是與該相鄰結構部直接接觸，或是由一個或多個中介結構部與該相鄰結構部分隔開。相反的，“直接位於上方”或“直接位於下方”等詞語係用來表示某一材料層是直接接觸於另一材料層的上表面或下方表面。同樣的，“直接鄰接”等詞是指 二個結構直接接觸在一起。
如背景說明中所述，人們對於非平面半導體裝置的興趣一直持續增加中，例如鰭式場效電晶體(FINFET)及其他的非平面電晶體。雖然此等裝置已證實具有較顯著的未來，但它們仍存在著一項或多項的問題，這會限制它們實際上的應用性。特別的，這些裝置必須承受子鰭部漏電的情形，這會影響或防止閘極將此裝置關閉的功能。雖然已有多種能用以克服子鰭部漏電的方案已在研議中，但這些方案的效用可能會受到材料及製造上的考量而受到影響。
例如說，有一種用來克服子鰭部漏電的方法是設計一種在半導體裝置之子鰭部區域與上覆通道間設置較大導電帶偏移(CBO)的半導體裝置。雖然這是一種能夠減低子鰭部漏電的可行技術，但其效果會受到多種因素的影響，例如其所採用的材料、沉積形成半導體裝置之子鰭部區域的材料層品質、及/或沉積形成半導體裝置之通道的材料層品質。
本案發明人研究過使用III-V化合物半導體材料來製作含鰭半導體裝置之子鰭部區域及通道，例如FINFET或其他非平面電晶體。在此種裝置中，一層或多層第一III-V化合物半導體沉積於一溝槽內，以供例如說形成一子鰭部區域。一層或多層第二III-V化合物半導體可接著沉積於該層第一III-V化合物半導體上，以供例如說形成一通道。該通道中的部位可再摻雜，以形成源極與 汲極，而閘極堆疊則可形成於該通道的至少一部分上。該閘極堆疊可包含一閘極，其係建構成可調節該裝置的動作，亦即開通或關閉該裝置。
該裝置之結構的範例可參見圖1A及1B。圖1A顯示出本發明之非平面半導體裝置100之一部位的一例，在此例中係為一FINFET的一部位。如圖所示，裝置100包含一基體100、溝槽介電質102、一子鰭部區域103、以及一通道105。如圖1B所示，一閘極堆疊(例如說由閘極介電質111及閘極113所構成)可形成於通道105的上方，以供製成一非平面半導體裝置100’，例如說FINFET。
考慮到這一點，本案發明人認為，藉由以某些III-V半導體合金(在本文中亦稱為III-V化合物半導體)來製作子鰭部區域103及通道105，應該可以在子鰭部區域103與通道105之間達成相當高的CBO。例如說，在選用一種銦、鎵、及砷的合金(InGaAs)來做為通道105時，以一種銦、鋁、及砷的合金(InAlAs)或鋁、砷、及銻的合金(AlAsSb)，此二者實質上均具有與InAlAs相匹配的晶格，來製作子鰭部區域103應可達成相當高的導電帶偏移。
雖然AlAsSb及InAlAs在子鰭部區域103的應用已證實具有前途，但他們相當大含量的鋁卻是此等材料沉積在溝槽範圍內，例如由溝槽介電質102之側壁與基體101之上表面所界定之溝槽，成為具有可接受之品質水 準的一項挑戰。事實上基於InAlAs及AlAsSb內的鋁與溝槽介電質102內的成分(例如說氧)間的化學交互作用，在一層或多層該材料沉積時，應力及/或缺陷會被導入於子鰭部區域103內。所得到的AlAsSb及/或InAlAs層會因此具有較差的品質。再者，應力及/或缺陷的導入至AlAsSb及/或InAlAs沉積層內會加大該材料(在沉積時)的晶格參數與用來形成通道105之材料，在此例中為InGaAs，晶格參數間的差異。因此之故，高品質磊晶生長的InGaAs或其他通道材料可能會受到干擾或不能。
考慮到這一點，本文係有關於一種非平面半導體裝置，其包含一個具有一層或多層第一III-V半導體合金的子鰭部，以及一個具有一層或多層第二III-V半導體合金的通道。本文亦描述一種製造該裝置的方法。
如下文中將詳細說明的，本文所述之用來形成半導體裝置子鰭部區域的第一III-V半導體合金的組成可調整成與一種或多種選來做為上覆通道之材料間展現較小甚或沒有晶格不匹配。第一III-V半導體合金亦包含有較低濃度之可與溝槽介電質內存在之氧或其他元素產生反應的元件。因此之故，本文所述的第一III-V半導體合金的層可以相當高的品質沉積於溝槽內。也就是說，由於例如說該材料與溝槽側壁內之元素間的有限度化學交互反應之故，該材料的層可成長於溝槽的範圍內而不會嚴重導入缺陷及/或應力。藉此，本文中所描述的第一III-V半導體合金可用以形成能夠技持通道高品質磊晶生長於其上的 子鰭部區域。在某些實施例中，使用這些材料可以在子鰭部區域與通道間得到鮮明的轉換(界面)。
除了上述的特徵以外，在某些實施例中，本文中所描述的III-V半導體合金可使其能夠製作在子鰭部區域與上覆通道間具有相當大之導電帶偏移的裝置。可以理解的，此相當高的導電帶偏移可限縮甚或消除所製得之裝置內的子鰭部漏電。
應注意到，為方便顯示起見，本文係聚焦於以第一III-V半導體合金來形成例如FINFET、多閘極(例如雙閘極及三閘極等)電晶體或類似者等之非平面半導體裝置的子鰭部區域的例示性應用範例上。應理解到，本文的討論僅係舉例而已，且本文中所描述的技術可以擴大至適當且為熟知此技藝之人士所知曉的其他應用例上。
考慮到這一點，本文之一觀點係有關於具有一種或多種第一III-V半導體合金做為子鰭部材料的非平面半導體裝置。就此而言，再次參閱圖1A，其如前所述係顯示一種裝置100，其中包含一基體101、溝槽介電質102、子鰭部區域103、及通道105。
基體101可由任何適合做為半導體裝置基體的材料所製成，特別是用來做為例如FINFETS及多閘極電晶體之類非平面電晶體的基體。因此可用於做為基體101的合適材料的非限制例子包括矽(Si)、鍺(Ge)、矽-鍺(SiGe)、矽碳化物(SiC)、藍寶石、III-V化合物半導體、矽絕緣體(SOI)基體、其等的組合，及類似 者。非作限制之用，在某些實施例中，基體101係單晶矽所製成或包含單晶矽。
在某些實施例中，在基體101可沉積一層或多層內層(未顯示)，以使得例如說他們存在於基體101與溝槽介電質102及構成子鰭部區域103之材料之一者或多者之間。例如說，一個或多個半導體基底層可沉積於基體101。在使用時，如此技藝中所瞭解的，該基底層可以是擬晶性、變晶性、或大致上晶格相匹配的緩衝層及/或轉換層。無論如何，基體101可理解用來提供一磊晶種晶表面(例如說具有(100)或其他適當方向的結晶表面)，以供後續子鰭部區域103的材料進行沉積之用。
在圖1A的實施例中，一溝槽(未另外標示)是由溝槽介電質102的側壁(下文中稱溝槽側壁)及基體101的上方部位所界定。因此，在此例示性實施例中，一溝槽是由(溝槽介電質102的)至少二溝槽側壁及基體101的上表面所界定。
溝槽尺寸可變化範圍非常的大，任何適當尺寸的溝都可使用。非作限制之用，在某些實施例中，本文中所描述之溝槽的高度及寬度是選定為可以讓用來形成子鰭部區域103及/或通道105的材料能利用長寬比捕獲(Aspect Ratio Trapping，ART)程序進行沉積。因此，在某些實施例中，本文中所描述之溝槽的寬度範圍自約大於0至約500奈米(nm)，例如大於0至約300nm、約大於0至約100nm，約5至約100nm、甚至是約5至約 30nm。同樣的，這些溝槽的高度可變化範圍相當廣，可以是例如說自大於0至約500nm，例如約100至約300nm。
溝槽介電質102可由適合做為非平面半導體裝置之溝槽介電材料的任何材料所構成。該材料的非限制性範例包含氧化物、氮化物、及合金，例如但不限於氧化矽(SiO2)、氮化矽(SiN)、其等的組合、及類似者。非作限制之用，在某些實施例中，溝槽介電質102是SiO2。
溝槽介電質102可由任何適當方式製成。例如說，溝槽介電質102可透過例如說化學蒸鍍法(CVD)、電漿化學蒸鍍法、或其他任何適當的沉積方法沉積一層或多層介電材料(例如說SiO2)於基體101而製成。所得的沉積層可平坦化，並以蝕刻程序來移除該介電材料上的部位，以形成一溝槽。當然，此程序僅提出做為範例而已，其他程序亦可用來形成本文中的溝槽。例如說，可透過蝕刻基體101來形成一個或多個鰭部、圍繞著鰭部沉積溝槽介電質102、並移除基體101上形成鰭部的部位來形成由溝槽介電質102及基體101的上表面所界定的溝。
亦應理解到，本文中所描述的溝槽並不一定要形成於基體101的上表面上，例如說如圖1A及1B所示。事實上，本文可以推想出例如說利用化學蝕刻或其他適當的溝槽形成法將溝槽形成於基體101內的實施例。在 此等例子中，一種或多種溝槽介電質材料，例如SiO2、TiN等，可選擇性地沉積於溝槽內，例如說沉積於其側壁上。接著可將子鰭部區域103及/或通道105的一個或多個材料層沉積於該溝槽內。
更廣泛地說，在某些實施例中，該非平面半導體裝置包含一基體及至少一形成於該基體上或內的溝槽。該溝槽可由至少二相對的側邊(溝槽側壁)及底部所界定。該溝槽的底部在形式上可為該基體的上表面、及/或一個或多個沉積於該基體上的緩衝及/或轉換層。
無論如何，裝置100的子鰭部區域103可形成於該溝槽內，而通道105則可形成於子鰭部區域103上。一般而言，子鰭部區域103可包含及/或由一層或多層第一III-V半導體合金所構成，而通道105可包含及/或由一層或多層第二III-V半導體合金所構成。藉此，可以理解到，在某些實施例中，子鰭部區域103內的一層或多層材料可直接接觸於基體101的上表面及溝槽側壁，例如說如圖1A及1B所示。但是，應理解到，此說明僅係供做為例示之用而已，且子鰭部區域103的材料並不一定要形成為與基體101及溝槽側壁直接接觸。事實上，本文可推想出子鰭部區域103是形成於基體101上表面上的實施例，例如說其中的一個層或多個層(例如說緩衝層、磊晶種晶層等)係形成於子鰭部區域103之材料與基體101之間。同樣的，本文可推想出一個層或多個層(例如說溝槽隔離氧化物等)存在於溝槽介電質102所界定之溝槽側 壁與子鰭部區域103之間的實施例。非作限制之用，在某些實施例中，子鰭部區域103包含一層或多層第一III-V半導體合金，其中至少一層的第一III-V半導體合金是直接接觸於基體101的上表面及溝槽介電質102所界定的溝槽側壁。非作限制之用，在某些實施例中，用來形成第一及第二III-V半導體合金的材料是選擇成能讓第二半導體III-V半導體合金能異質磊晶生長於第一III-V半導體合金上。因此，第一及第二III-V半導體合金可至少部分依據他們各自之晶格參數間的差異來選取。在某些實施例中，第一及第二III-V半導體合金是大致上晶格相匹配的，亦即他們各自之晶格參數間的差異是小到足以讓一層的第二III-V半導體合異質磊晶生長於一層第一III-V半導體合金。本文中所用的“大致上晶格相匹配”一詞是指二種III-V化合物半導體間相對應的晶格參數的相對差異能夠支持磊晶生長，且實質上不會影響到異質接面的性質。在某些實施例中，大致上晶格相匹配是指該等晶格參數間的相對差異小於或等於約5%，甚或小於或等於約1%。例如說，在某些實施例中，子鰭部區域103中的至少一個層的晶格參數與通道105中至少一個層相差小於或等於約1%。
在前述以外的另一種情形，第一及第二III-V半導體合金可選擇成能在子鰭部區域103與通道105存在著相當高的導電帶偏移(CBO)。本文所用的“相當高的導電帶偏移”一詞是指子鰭部區域103的第一III-V半導 體合金與通道105之第二III-V半導體合金間的導電帶偏移是大於或等於閾值導電帶偏移。在某些實施例中，第一及第二III-V半導體合金最好是選擇成讓子鰭部區域103與通道105間的CBO大於或等於約0.2電子伏特(eV)的閾值CBO、大於或等於約0.3eV的閾值CBO、甚或是大於或等於約0.4eV的閾值CBO。在某些實施例中，第一及第二III-V半導體合金是選擇成能讓子鰭部區域103與通道105間的CBO的範圍在大於或等於約0.3eV與約0.8eV之間，例如在大於或等於約0.3eV與約0.7eV之間。
在某些實施例中，第一及第二III-V半導體合金係選擇成可讓該等材料層的材料大致上晶格相匹配，且該等層間的導電帶偏移符合或超過閾值導電帶偏移。例如說，在某些實施例中，第一及第二III-V半導體合金可選擇成能讓一層第二III-V半導體合金大致上晶格相匹配於下方層的第一III-V半導體合金。因此之故，該層第二III-V半導體合金可異質磊晶生長一層第一III-V半導體合金上。在此等實施例中，第一及第二III-V半導體合金亦選擇成可讓該層第二III-V半導體合金與一下方層之第一III-V半導體合金間導電帶偏移位在前述的CBO範圍內，或大於或等於前述的CBO值。
考慮到這一點，本文可推想出許多種可分別用來形成一層或多層的子鰭部區域103及通道105的第一及第二III-V半導體合金。在某些實施例中，該第一III-V 半導體合金是四元III-V半導體合金，而該第二III-V半導體合金是三元或四元III-V半導體合金。非作限制之用，在某些實施例中，第一III-V半導體合金是含鋁的四元合金，而第二III-V半導體合金則是三元III-V半導體合金。
如前所述，四元III-V半導體合金是一個可用來做為本文第一III-V半導體合金之III-V半導體合金群組中的一個範例。適當的四元III-V半導體合金的非限制性範例包含但不限於含鋁的四元III-V合金。該等合金的例子包含銦(In)、鋁(Al)、鎵(Ga)、及砷(As)的四元合金(亦即InAlGaAs))，以及鋁、鎵、砷、及銻(Sb)的合金(亦即AlGaAsSb))。
非作限制之用，在某些實施例中，子鰭部區域103所用之第一III-V半導體合金是化學式為AlxGa0.48-xIn0.52Asy的四元InAlGaA合金，其中Al、Ga、及In占據該合金的III族子晶格，而As占據該合金的V族子晶格，x是III族子晶格內鋁的莫耳分率，而y則是V族子晶格內As的莫耳分率。在此等實施例中，y可等於1，而x的範圍可自大於0至小於約0.48，而在某些實施例中，其範圍自大於或等於約0.1至小於或等於約0.48、大於或等於約0.2至小於或等於約0.48、甚或大於或等於約0.3至小於或等於約0.48。非作限制之用，在某些實施例中，子鰭部區域103是由一層或多層第一III-V半導體合金所構成，其中第一III-V半導體合金是四元 AlxGa0.48-xIn0.52Asy合金，其中y=1，而x的範圍自大於或等於約0.3至小於或等於約0.48。
在其他非限制性實施例中，子鰭部區域103所用之第一III-V半導體合金是化學式為AlxGa1-xAsySb1-y的四元AlGaAsSb，其中Al及Ga占據該合金的III族子晶格，而As及Sb占據該合金的V族子晶格，x是III族子晶格內鋁的莫耳分率，而y是V族子晶格內As的莫耳分率。在此等實施例中，y的範圍可自大於0至小於或等於約1，例如大於0至小於或等於約0.5，而x的範圍可自大於0至約0.5，例如大於0至小於或等於約0.48、約0.1至小於或等於約0.48、甚或約0.2。
在某些實施例中，子鰭部區域103所用之第一III-V半導體合金可包含較小濃度之可與溝槽介電質102內一種或多種元素產生反應的元素。例如說，當溝槽介電質包含氧時(例如說在溝槽介電質102是氧化物的情形中，例如SiO2)，子鰭部區域中所用之第一III-V半導體合金的組成可調整成包含有較小濃度之可與氧產生反應的元素。就前述含鋁之四元合金而言，例如說，該合金內的鋁會與溝槽介電質102中的氧高度反應。因此之故，當一層或多層該材料沉積於由溝槽介電質102所定界的溝槽內時，該合金中的鋁的一部分會與溝槽介電質102內的氧產生反應。該反應會將應力及缺陷導入子鰭部區域103內，而這如前所述會干擾到通道105異質磊晶生長於其上。
可做為用來形成本之通道的一個層或多個層的第二III-V半導體合金的III-V半導體合金非限制性範例包含二元、三元、及四元III-V半導體，例如InAs、InAsSb、InGaAs、InSb、AlGaAs、GaAs、其等的組合，及類似者。非作限制之用，在某些實施例中，通道105是由一層或多層InGaAs合金所構成，例如但不限於In53Ga47As合金，其中In及Ga存在於III族子晶格內，而As存在於V族子晶格內。當然這些III-V合金僅係舉例而已，應理解到任何適當的III-V半導體均可用來做為第二III-V半導體合金。就此而言，本文可推想出第二III-V半導體是Al、Ga、及In配合P、As、Sb的任何可能二元、三元、及四元組合中任一者的實施例。二元III-V半導體，例如GaN，亦可是第二III-V半導體的適當候選者。
考慮到這一點，控制本文中所述之第一III-V半導體合金內的鋁或其他元素，以限制或避免將因為與溝槽介電質102組成內的某些元素間的交互作用而造成的應力及/或缺陷導入至子鰭部區域103內是相當有利的。就此而言，在某些實施例中，本文中所述之第一III-V半導體合金內會與溝槽介電質102之成分(例如說氧)產生反應之元素(例如說Al)可限制為相對於該合金內之元素的總量為小於或等於約0.5，例如小於約0.48、小於約0.4、自大於0至約0.48、自大於0.05至約0.48、甚或是自約0.1至約0.48。可以理解的，該材料內鋁的量是小於 前述三元InAlAs(III族子晶格內Al的莫耳分0.5)及AlAsSb(III族子晶格內Al的莫耳分率=1)合金內的鋁的量。
除了控制本文所述之第一III-V半導體合金內會與溝槽介電質內成分產生反應之元素的量以外，將第一III-V半導體合金的組成控制成能提供與通道105所用之一層或多層第二III-V半導體合金大致上晶格相匹配的磊晶種晶表面也是相當有利的。考慮到這一點，本案發明人發現，就前述的AlGaTnAs及AlGaAsSb合金而言，前述的目標亦可透過以Ga取代III族子晶格內至少一部分的Al而達成，例如說前述之AlxGa0.48-xIn0.52Asy及AlxGa1-xAsySb1-y的例子。
就前面的討論而言，在某些實施例中可選用第一及第二III-V半導體合金的某種組合構成子鰭部區域103及通道區域105中的一層或多層，以達成例如說某些所需的性質。考慮到這一點，在某些實施例中，子鰭部區域是由一層或多層第一III-V半導體合金所構成，其中第一III-V半導體合金是四元III-V半導體合金，例如InAlGaAs或AlGaAsSb，而通道105是由一層或多層第二III-V半導體合金所構成，其中第二III-V半導體合金是三元III-V半導體合金，例如InGaAs合金。
在非限制性實施例中，通道105是一層或多層的In53Ga47As，而子鰭部區域103則包含一層或多層的AlxGa0.48-xIn0.52Asy或AlxGa1-xAsySb1-y，其中x及y係前 述針對該等合金所做之說明中所描述者。在此等實施例中，通道105中的至少一層In53Ga47As係自一層AlxGa0.48-xIn0.52Asy或AlxGa1-xAsysb1-y的表面做異質磊晶生長。如稍後將說明的，該等組合可用以製作子鰭部區域103之至少一層與通道105之至少一層是大致上晶格相匹配的裝置，因此可以在子鰭部區域103上做高品質異質磊晶生長一層或多層的通道105。此外，該等組合亦可供製作出在子鰭部區域103與通道105間存在著相當高的導電帶偏移的裝置，因此能夠影響甚或防止子鰭部漏電。
應注意到，圖1A及1B中顯示的實施例內，子鰭部區域103是單一層第一III-V半導體合金，而通道105是單一層直接形成在子鰭部區域103上(亦即在該層第一III-V半導體合金的上表面上)的第二III-V半導體合金。應理解到，此架構僅係供例示之用，其他的架構亦是可行的。事實上，本文可以推想出子鰭部區域103與通道105之間存在著一個層或多個層(例如說緩衝層、中間層等)的實施例。再者，本文可以推想出一個或多個子鰭部區域103及/或通道10每一者均為例如說一種或多種第一及第二III-V半導體合金的多個層的實施例。
不論第一及第二III-V半導體合金的本質為何，通道105的一些部位可加工處理形成一源極區域107及一通道區域109，如圖1B及2A-2C中所示。例如說，在某些實施例中，源極與汲極區域107、109可透過將一種或多種P可或N型摻雜物摻雜於通道105內的一層第 二III-V族合金中的一些部位而形成，如此技藝中一般所知曉的。
亦如圖1B及2A-2C所示，一閘極堆疊(未另外標示)形成於通道105之外露部位的至少一部分上。此概念是最清楚地顯示於圖1B內，其中一閘極堆疊係形成於通道105的一部分上，並且包含由閘極介電質111與通道105隔離開的閘極113。閘極113及閘極介電質係由任何適當的閘極及閘極介電質材料所構成的，為簡化起見，該等材料的性質將不會再說明。
應注意到，雖然圖IA-B及IIA-B中顯示出源極107及汲極109係埋設於通道105內的實施例，該等架構並不是必要的，任何適當的源極/汲極架構均可採用。例如說，本文可以推想出前述的非平面半導體裝置中採用生長或以其他方式耦接至通道105上之凸起源極與汲極區域的實施例。此概念係顯示在圖2C內，其係使用凸起源極與汲極之非平面半導體裝置100”的例示性架構的剖面圖。更具體地說，圖2C中顯示出包含有與圖2B之裝置100’相同之元件，且另外包含有生長或以其他方式耦接至通道105上相關部位上之一凸起源極117及一凸起汲極119的裝置100”的實施例。無論如何，一閘極絕緣間隔件115可形成用來將凸起源極117、凸起汲極119、及源極與汲極區域107、109與閘極113隔離開。
雖然圖1B中顯示出閘極113及閘極介電質111是形成於層105三側(例如說用以形成三閘極電晶 體)的實施例，但應理解到這些說明僅是例示之用而已，閘極及/或閘極介電質111可以形成於層105的一側、二側、三側或更多側上。因此，例如說，閘極堆疊可形成於通道105的一部位上，以形成單閘極、雙閘極、三閘極的非平面裝置，例如單閘極或多閘極電晶體。在某些實施例中，且如圖1B、2B、及2C中最清楚顯示的，閘極113係自通道105上表面延伸出，並係在其至少一側向下延伸，以使得閘極113的底部接近於或鄰接於溝槽介電質102。
在某些實施例中，本文所述之非平面裝置係建構成使子鰭部區域103與通道105間的邊界(異質接面)能位在所需的位置處。例如說，如圖1A、1B、及2A-C所示，在某些實施例中，子鰭部區域103與通道105間的邊界係位在或靠近於通道105的基部。就此而言，應注意到，通道105可具有高度Hf，其中子鰭部區域103與通道105間的邊界是位在Hf的底部，如圖1A、1B、及2A-2C中所示。在某些實施例中，溝槽介電質的高度是設定為使其上表面位在與子鰭部103及通道105間界面相同或大約相同的高度，如圖1A、1B、及2A-2C中所示。當然，這些說明僅係舉例而已，而子鰭部區域103與通道區域105間之界面，以及溝槽介電質102的高度可以任何適當的方式建構。例如說，在某些實施例中，溝槽介電質102的高度是可使得子鰭部區域103與通道區域105間之界面是高於或低於溝槽介電質102的上表面。
可以理解的，其需要將子鰭部區域103及通 道105形成為該等區域的轉換是相當突然的。就此而言，通道105與子鰭部區域103間的邊界係由轉換寬度界定的，其中該轉換寬度是小於或等於約5nm，例如小於或等於約1nm。在某些實施例中，子鰭部區域103與通道105間的該轉換寬度是小於1nm寬。
為進一步說明前述的概念，本文接著將說明數個範例實施例，其中圖1A、1B、及2A-2C的非平面裝置包含有一個形式為單一層AlGaInAs或AlGaAsSb合金的子鰭部區域103及一個形式為單一層In53Ga47As而異質磊晶生長於該AlGaInAs或AlGaAsSb合金上的通道105。應理解到該例僅係用來舉例說明之用而已，而本文中所描述的技術可以擴大至其他熟知此技著所理解的適當裝置架構。
考慮到這一點，參閱圖3，其係非平面裝置之模擬導電偏移相對子鰭部合金組成的曲線，該非平面裝置係具有由單層In53Ga47As所構成而異質磊晶生長於由單層AlxGa0.48-xIn0.52所構成之子鰭部區域103上的通道105，其中y是As的莫耳分率，係等於1。更具體地說，圖3是一層In53Ga47As與一層AlxGa0.48-xIn0.52Asy間之模擬CBO相對於該層AlxGa0.48-xIn0.52Asy內鋁莫耳分率(x)的的曲線。應注意到，在這些模擬曲線中，該層AlxGa0.48-xIn0.52Asy的組成及該層In53Ga47As係選擇成能夠針對所有的x值均達到完全的晶格匹配。
如圖3所示，在AlxGa0.48-xIn0.52Asy內的Al 莫耳分率(x)大於或等於約0.2時，可以期待會有較高的CBO(例如說CBO約0.2)。事實上，在AlxGa0.48-xIn0.52Asy的Al莫耳分率(x)大於或等於約0.3時，可以期待CBO約0.3，所預期的CBO會隨著Al的莫耳分率(x)增加至小於約0.48而加大。可以理解的，圖3顯示當子鰭部區域103使用一層AlxGa0.48-xIn0.52Asy時，其組成可以調整成具有較少的鋁(因此可以減少該材料與溝槽之側壁間的交互作用)，而同時可以提供晶格匹配的磊晶種晶表面給上覆通道。再者，該合金亦可供製作子鰭部區域103與通道105間有著較高CBO的裝置，其如前所述可限制，甚或防止該裝置內的子鰭部漏電。
繼續說明，現在參閱圖4，其係非平面裝置之模擬導電偏移相對子鰭部合金組成的曲線，該非平面裝置係具有由單層In53Ga47As所構成而異質磊晶生長於由單層AlxGa1-xAsySb1-y所構成之子鰭部區域103上的通道105，其中y是As的莫耳分率，係等於1。更具體地說，圖3是一層In53Ga47As與一層AlxGa1-xIn0.5As0.5間之模擬CBO相對於該層AlxGa1-xIn0.5As0.5內鋁莫耳分率(x)的的曲線。應注意到，在這些模擬曲線中，該層AlxGa0.48-xIn0.52Asy的組成及該層In53Ga47As係選擇成能夠針對所有的x值均達到完全的晶格匹配。
如圖4所示，在AlxGa1-xAs0.5Sb0.5內的Al莫耳分率(x)大於或等於0時，可以期待會有較高的CBO(例如說CBO約0.2)，而在x是約0.1時，可以得到 0.4的相當高的CBO。如圖所示，模擬的CBO會隨著Al的莫耳分率(x)增加而增加。可以理解的，圖4顯示當子鰭部區域103使用一層AlxGa1-xAs0.5Sb0.5時，其組成可以調整成具有較少的鋁(因此而能限制與側壁間可能的交互作用)，而同時可以提供晶格匹配的磊晶種晶表面給上覆通道。再者，在Al的莫耳分率(x)大於0，該合金亦可供製作子鰭部區域103與通道105間有著較高CBO的裝置，且即使x是僅約0.1，亦可期待有著0.4的有用CBO。如前所述，該相當高的CBO可限制，甚或防止該裝置內的子鰭部漏電。
本文的另一觀點是有關於製作具有本文中所述III-V半導體合金的非平面半導體裝置的方法。就此而言，參閱圖5，其在解說上是配合圖6A-6I來說明的。如圖5所示，此方法開始於方塊501。此方法接著進行至方塊502，其中提供一具有溝槽的基體。此概念係顯示於圖6A，其中顯示出一基體101，具有溝槽介電質102形成於其上，其中溝槽(未另外標示)係由基體1091的上表面及溝槽介電質102界定。因此可瞭解到，在圖6A內，基體101及溝槽介電質102可視為一可供其他層形成於其上的“基體”。應注意到，為簡化及易於理解見，圖6A顯示出具有一個或多個未形成於溝槽內之晶種層、轉換層等的基體的實施例。藉此，基體101的上表面可構成一個能供一層第一III-V半導體合金沉積於其上的生長，稍後會說明。
考慮到這一點，具有溝槽的基體(例如說如圖6A所示)可以任何適當的方式來製作。在某些實施例中，圖6A所示的基體結構可藉由提供一基體(例如說矽、鍺等)並於其上形成一個或多個硬遮罩而建構之。該硬遮罩可稍後處理成為一個或多個硬遮罩鰭部。接著將溝槽介電質102沉積於基體上及硬遮罩鰭部之間及其四周。接著可對溝槽介電質選擇性地進行平坦化，並將硬遮罩鰭部移除(例如說透過蝕刻程序)，以形成圖6A中之結構的一個或多個溝槽，亦即包含一個或多個由基體101的上表面及溝槽介電質102所界定之溝槽側壁界定的溝槽。
在某些實施例中，形成於基體101內或其上的溝槽係適合應用於所謂的長寬比捕獲(ART)程序。考慮到這一點，本文中所述之溝槽的高度對寬度比可以做大範圍的變化，例如說自約2：1、約4：1、約6：1、甚或約8：1或更大。雖然圖6A所顯示的是具有垂直側壁的溝槽，但應理解到本文中所述之溝槽的側壁可以是斜角的。例如說，本文中所述之溝槽的側壁可形成為相對於基體101之水平面呈約85至約120度的角度，例如約85至95角。在某些實施例中，本文中所述之溝槽的側壁係大致上垂直的，亦即形成為相對於基體101之水平面呈約88至約92度的角度。
溝槽介電質102可用任何何合適的方式來沉積。在某些實施例中，溝槽介電質102(由前面所述的材料所形成)可透過化學蒸鍍法(CVD)、電漿化學蒸鍍法 (PECVD)、或其他適當的加成沉積法來沉積於基體101上。非作限制之用，溝槽介電質102的形式可以是透過CVD或PECVD沉積在基體101上的氧化物(例如說SiO2)。
回到圖5，此方法可自方塊502進行至方塊503，依此一子鰭部區域可形成於一個或多個位在基體上或內的溝槽內。在某些實施例中，子鰭部的形成過程包含形成一層或多層第一III-V半導體合金於位在基體上或內的溝槽內。非作限制之用，在某些實施例中，一層或多層第一III-V半導體合金(例如前述的材料)係使用例如說CVD、PECVD、原子層沉積法、或其他適當技術選擇性地沉積於溝槽內。此概念係顯示於圖6B內，其中顯示出子鰭部區域103形成於位在圖6A中區域A內的溝槽內。在此非限制例子中，子鰭部區域103是一單層的第一III-V半導體合金，其係選擇性地形成於基體101上及由溝槽介電質102所界定的溝槽側壁之間。但是，如前所述，也可以形成多層的第一III-V半導體合金及具有其他組成的層。
包含於子鰭部區域103的該層第一III-V半導體合金可由任何適當的方式來形成。例如說，包含於子鰭部區域103內的該層第一III-V半導體合金可以針對選用之材料採用磊晶生長技術來形成，例如但不限於有機金屬化學蒸鍍法(MOCVD)、分子束磊晶法(MBE)、其等的組合，及類似者。在某些實施例中，一層或多層子鰭部 區域103係磊晶生長於一溝槽內及(例如說直接位於)一基體101的上表面或沉積於其上之一個或多個中間層上。在某些實施例中，子鰭部區域103包含有或是由一層或多層AlGaInAs或AlGaAsSb所構成，例如前文中所述者。
由於子鰭部區域103的層係被限制於溝槽內，他們會具有與溝槽介電質102(或一層或多層沉積於其上的溝槽隔離層)所界定之溝槽側壁互補的側壁。此概念係顯示於圖6B內，其中子鰭部區域103係顯示為由單一層第一III-V半導體合金所形成，具有配合溝槽介電質102所界定之溝槽側壁的壁部。
回到圖5，此方法由方塊503進行至方塊504，其中形成一通道。配合於前面所討論的，通道的形成包括有形成一層或多層第二III-V半導體合金例如說於或直接位於子鰭部區域103所包含之一層或多層第一III-V半導體合金的上表面上。為便於顯示起見，下文將針對具有單層第二III-V半導體合金之通道說明。但是，應理解到，該通道可以具有此技藝中所知曉的任何適當結構。例如說，該通道可包含至少一高移動率通道層，其可單獨使用或應用於生長在由子鰭部103之一層或多層第一III-V半導體合金及/或一個或多個沉積於其上之層所提供之種晶表面上的量子井結構(例如說二層或三層具有不同能帶隙的磊晶層)內。
考慮到這一點，一個可用於形成該通道的例示性程序流係顯示於圖6C-E內。如圖6C所示，通道105 的形成可開始於形成一層或多層第二III-V半導體合金，例如前文所述者。該層第二III-V半導體合金的形成可由任何適當方式來達成，例如CVD<MOCVD、MBE、其等的組合，及類似者。非作限制之用，該第二III-V半導體合金最好是由針對所選用之材料的磊晶生長技術來形成，以使得該層能異質磊晶生長於例如說子鰭部區域103包含之一個或多個第一III-V半導體合金層及/或一個或多個沉積於其上的其他層(例如說中介層)的上表面所提供的磊晶種晶表面上。無論如何，該第二III-V半導體合金係可選擇性地沉積於子鰭部區域103的上表面上，或者(如圖6C所示)，該層可主體沉積於一區域上。在後者的情形中，以及如圖6D所示，通道105的形成過程可包含一平坦化步驟，其可將構成通道105之層的高度減低至和溝槽介電質102之高度大約相同的水準。
可以理解的，圖6D中所示的結構可應用於多種的半導體裝置內。例如說，源極與汲極區域可形成於通道105內，而閘極堆疊則可形成於圖6D之通道105的上表面上，以便能例如說形成單閘極電晶體。雖然該裝置是可以用的，但為解釋之用，本文將繼續探討一例示性程序，用以形成例如多閘極電晶體之類的非平面裝置。
就此而言，通道105的形成過程可進一步包含使溝槽介電質102下凹，以使得通道105的至少一部分突出於溝槽介電質102的上表面上方。此概念係顯示於圖6E內，其中顯示出溝槽介電質102下凹而使通道105超 出於其上表面上方一段高度Hf的實施例。可以理解的，圖6E的結構是和圖1A及2A中所示的相同，因此可以理解到，僅係用以顯示非平面半導體裝置的一例示部位而已。無論如何，溝槽介電質102的下凹可以任何適當方式達成之。在某些實施例中，例如說溝槽介電質可透過選擇性乾式或濕式蝕刻程序來下凹，例如但不限於光化學蝕刻程序。
雖然圖6A-6I中未顯示，但在某些實施例中，通道105的形成過程包含有形成源極與汲極區域，如前所述。就此而言，源極與汲極區域可以任何適當方式形成於通道105內，包括但不限於本技藝中所理解的製程。例如說，源極與汲極區域可藉由以N型或P型摻雜物摻雜通道105之一個或多個區域而形成於該通道內。
回到圖5，此方法由方塊504進行至方塊505，依此而形成一閘極堆疊。就此而言，具有任何適當結構的閘極堆疊都可使用，且任何適當數量的閘極均可採用。因此，雖然本文專注於採用具有特定結構之單一閘極堆疊的實施例，但應理解到此一實例僅係供例示之用而已，本文亦推想出並涵蓋其他的閘極結構。
考慮到這一點，參閱圖6F-6H，其顯示出可用形成配合於本文之閘極堆疊的例示性程序流。如圖6F所示，閘極堆疊的形成過程開始於沉積一層閘極介電質111，其可將通道105的全部或部分與閘極隔離開，如此技藝中一般所知曉者。一層113的閘極材料接著沉積於該 閘極介電質上，如圖6G中所示。該層111之閘極介電質及該層113之閘極材料的沉積可以由任何適當方式達成，例如說CVD程序、MOCVD程序、PECVD程序、原子層沉積(ALD)程序、濺鍍程序、其等的組合，及類似者。雖然本文可以推想出該層111之閘極介電質及該層113之閘極材料係選擇性沉積通道105上的實施例，但圖6F及G中所顯示的是該等層係沉積於一較寬廣的區域內的實施例。
在某些實施例中，該層113之閘極材料由一金屬材料所構成，而該層111之閘極介電質係由一高K值介電材料所構成。例如說在某些實施例中，該層111之閘極介電質係由一種或多種的氧化鉿、氮氧化鉿、鉿矽酸鹽、氧化鑭、氧化鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其等的組合所構成。再者，該層111之閘極介電質的一部分可包含一層其原生氧化物。
在一實施例中，該層113之閘極材料係由一層金屬層所構成，例如，但不限於，一層或多層金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電性金屬氧化物。在一特定實施例中，該層113係由形成在金屬功函數設定層上的非功函數設定之填充材料所構成的。在一實施例中，該層113係由P型材料所構成。如圖6H所示，閘極堆疊亦可包含有閘極間隔件115。
在閘極介電質及閘極的層111、113形成後(如圖6G所示)，該等層111、113可處理成所需的幾何形狀，例如說使用乾式或濕式蝕刻程序或其他選擇性材料移除程序。此概念係顯示於圖6H內，其中顯示出層111、113被圖案化而形成一閘極堆疊於通道105的一部分上方。僅做為說明之用，圖6H係顯示為該層111之閘極介電質顯示出來。但是應理解到，在層111及113沉積時，他們會形成於通道105的一個或多個側邊上，例如說他們延伸進入及離開圖6H之圖紙平面。此概念係最清楚顯示於圖1B內，其中顯示出閘極介電質111及閘極113的層繞著通道105延伸。如前所述，也可以形成有閘極間隔件115。因此，可以理解到，圖6H中顯示出和圖2B所示相同的結構。也就是說，圖6H顯示出在圖2B中所示相同的非平面半導體裝置100”。
如前所述，本文所述之裝置在某些實施例中包含有凸起源極與汲極。考慮到這一點，可用於形成該裝置之例示性程序流係顯示於圖6H及6I內。在此例中，圖6I中之結構的形成可如同前面所述，除了不需要在通道105內形成源極與汲極區域。再者，依據此實施例，具有凸起源極與汲極之半導體裝置的形成過程包含有如前面所討論的形成閘極間隔件115。凸起源極117及凸起汲極區域119即可形成於通道105的外露部位上。凸起源極117及汲極區域119可由任何適當的高移動率材料所構成，包含高移動率N型及P型半導體材料。再者，構成凸起源 極117及汲極119的該等層可由任何適當方式形成，例如CVD、MOCVD、PECVD、MBE、其等的組合，及類似者。
回到圖5，在閘極堆疊形成後，此方法由方塊505進行至方塊506，結束此方法。
本文另一觀點係有關於包含一種或多種本文之非平面半導體裝置的計算裝置。就此而言，參閱圖8，其中顯示根據本文實施的計算裝置700。該計算裝置700包覆一板702(例如說主機板)。板702可包含多個元件，包括但不限於處理器704及至少一通訊晶片706。處理器704係實體及電氣耦接至板702。在某些實施方式中，該至少一通訊晶片706亦係實體及電氣耦接至板802。在其他的實施方式中，通訊晶片706是處理器704的部件。
依據應用的不同，計算裝置700可包含其他元件，其係可或未實體及電氣耦接至板702。這些其他元件包括，但並不限於，揮發性記憶體(例如DRAM)、非發揮性記憶體(例如ROM)、快閃記憶體、圖形處理單元、數位信號處理器、加密處理器、晶片組、天線、顯示器，觸控面板顯示器、觸控面板控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝影機、以及大量儲存器(例如硬碟、光碟(CD)、數位多功能光碟(DVD)等等)。
通訊晶片706可賦能無線通訊，以傳輸數據至計算裝置700或自其上傳出數據。“無線”一詞及其相關詞語係用來描述可透過非實體介質使用調變電磁輻射來傳送數據的電路、裝置、系統、方法、技術、通訊頻道等。雖然在某些實施例中，相關的裝置內是不含有任何電線，但是此詞彙並不意指這些裝置是不含有電線。通訊晶片706可以多種無線標準或協定來實施，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其等的變化，以及任何設計其他供3G、4G、5G、及以上者的無線協定。計算裝置700可包括複數通訊晶片706。例如說，第一通訊晶片706可專供短距離無線通訊之用，例如Wi-Fi及藍芽，而第二通訊晶片706則可專供長距離無線通訊用，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置700的處理器704包含有封裝於處理器704內的積體電路晶片。在本文的某些實施方式中，該處理器的積體電路晶片包含一種或多種裝置，例如MOSFET及/或根據本文實施的非平面電晶體。“處理器”一詞是指任何裝置或裝置的一部分，其能夠處理來自暫存器及/或記憶體的電子數據，以將該等電子數據轉換成其他能夠儲存在暫存器及/或記憶體內的電子數據。
通訊晶片706亦可包含有封裝於通訊晶片706內的積體電路晶片。根據本文的另一種實施方式，該通訊晶片的積體電路晶片包含一種或多種裝置，例如MOSFET及/或根據本文實施的非平面電晶體。
在其他的實施方式中，其他包覆在計算裝置700內的組件可包含積體電路晶片，其包含一種或多種裝置，例如MOSFET及/或根據本文實施的非平面電晶體。
在各種的實施例中，計算裝置700可以是一膝上型電腦、上網型電腦、筆記型電腦、超輕薄型電腦、智慧型手機、平板電腦、做人數位助理(PDA)、超攜帶個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放器、或數位視訊記錄器。在其他的實施方式中，計算裝置700可以是任何其他可以處理數據的電子裝置。
範例
下面的範例提供本文另外的非限制性實施例。
範例1：根據此範例，其提供一半導體裝置，包含：一基體，包含一溝槽，係由至少二溝槽側壁界定；第一III-V半導體合金，於該基體上且位於該溝槽內；第二III-V半導體合金，於該第一III-V半導體合金上；其 中：該第二III-V半導體合金係磊晶生長於該第一III-V半導體合金上；且該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移係大於或等於約0.3電子伏特。
範例2：此範例包含範例1的任何或全部特徵，其中溝槽側壁包含介電質氧化物。
範例3：此範例包含範例2的任何或全部特徵，其中該介電質氧化物是氧化矽。
範例4：此範例包含範例2的任何或全部特徵，其中該第一III-V半導體合金與該介電質氧化物接觸。
範例5：此範例包含範例1的任何或全部特徵，其中該第一III-V半導體合金是一種含有鋁的四元III-V半導體合金。
範例6：此範例包含範例5的任何或全部特徵，其中該四元III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合。
範例7：此範例包含範例6的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的 V族子晶格內；且y是As的莫耳分率，且其等於1。
範例8：此範例包含範例7的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例9：此範例包含範例6的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例10：此範例包含範例9的任何或全部特徵，其中x的範圍是自約0.1至約0.4。
範例11：此範例包含範例1的任何或全部特徵，其中該第二III-V半導體合金包含三元III-V半導體合金，其係與第一III-V半導體合金晶格相匹配。
範例12：此範例包含範例11的任何或全部特徵，其中該第二III-V半導體合金構成該半導體裝置之一通道的一部分。
範例13：此範例包含範例11的任何或全部特徵，其中該三元III-V半導體合金是銦、鎵、及砷的合金(InGaAs)。
範例14：此範例包含範例13的任何或全部特徵，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)及鋁、鎵、砷、及銻的合金 (AlGaAsSb)。
範例15：此範例包含範例14的任何或全部特徵，其中：該第一III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
範例16：此範例包含範例15的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例17：此範例包含範例14的任何或全部特徵，其中：該第一III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例18：此範例包含範例17的任何或全部特徵，其中x的範圍是自約0.1至約0.4。
範例19：此範例包含範例1的任何或全部特徵，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；且該裝置進一步包含一閘極堆疊，形成於該第二III-V半導體合金上，該閘極堆疊包含一閘電極。
範例20：此範例包含範例19的任何或全部特徵，其中：該第二III-V半導體合金的至少一外露部位係突出於溝槽側壁的上表面上方，該外露部位包含一上表面及至少第一及第二側邊；且該閘極係設置於該外露部位的上表面及第一及第二側邊之至少一者上。
範例21：此範例包含範例20的任何或全部特徵，其中該閘極係設置於該外露部位的上表面及第一及第二側邊二者上。
範例22：此範例包含範例20的任何或全部特徵，其中該裝置是一鰭式電晶體。
範例23：根據此範例，其提供一種製造半導體裝置的方法，包含：形成一層第一III-V半導體合金於基體上及由至少二溝槽側壁所界定之溝槽內；磊晶形成一層第二III-V半導體合金於該第一III-V半導體合金上；其中該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移大於或等於約0.3電子伏特。
範例24：此範例包含範例23的任何或全部特徵，其中溝槽側壁包含介電質氧化物。
範例25：此範例包含範例24的任何或全部特徵，其中該介電質氧化物是氧化矽。
範例26：此範例包含範例24的任何或全部特徵，其中形成該第一III-V半導體合金包含形成一層第一III-V半導體合金於該溝槽內，其中該層第一III-V半導體合金至少有一部分接觸該介電質氧化物。
範例27：此範例包含範例23的任何或全部特徵，其中該第一III-V半導體合金是一種含有鋁的四元III-V半導體合金。
範例28：此範例包含範例27的任何或全部特徵，其中該四元III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合。
範例29：此範例包含範例28的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
範例30：此範例包含範例29的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例31：此範例包含範例28的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例32：此範例包含範例31的任何或全部特 徵，其中x的範圍是自約0.1至約0.4。
範例33：此範例包含範例23的任何或全部特徵，其中該第二III-V半導體合金包含三元III-V半導體合金，其係與第一III-V半導體合金晶格相匹配。
範例34：此範例包含範例33的任何或全部特徵，其中該第二III-V半導體合金構成該半導體裝置之一通道的一部分。
範例35：此範例包含範例33的任何或全部特徵，其中該三元III-V半導體合金是銦、鎵、及砷的合金(InGaAs)。
範例36：此範例包含範例35的任何或全部特徵，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)及鋁、鎵、砷、及銻的合金(AlGaAsSb)。
範例37：此範例包含範例36的任何或全部特徵，其中：該第一III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
範例38：此範例包含範例37的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例39：此範例包含範例36的任何或全部特 徵，其中：該第一III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例40：此範例包含範例39的任何或全部特徵，其中x的範圍是自約0.1至約0.4。
範例41：此範例包含範例23的任何或全部特徵，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；且該方法進一步包含形成一閘極堆疊於該第二III-V半導體合金上，該閘極堆疊包含一閘電極。
範例42：此範例包含範例41的任何或全部特徵，其中該磊晶的形成包含將該層第二III-V半導體合金在該溝槽內磊晶生長於該層第一III-V半導體合金的上表面；且該方法進一步包含：使該溝槽側壁下凹而使得該第二III-V半導體合金的一外露部位突出於該溝槽側壁之上表面的上方，該外露部位具有上表面及至少第一及第二側邊；且該閘極堆疊的形成包含形成該閘極於該外露部位的至少該上表面及第一及第二側邊的至少一者上。
範例43：此範例包含範例42的任何或全部特徵，其中該閘極堆疊的形成包含形成該閘極於該外露部位的該上表面及第一及第二側邊二者上。
範例44：此範例包含範例42的任何或全部特徵，其中該裝置是一鰭式電晶體。
範例45：根據此範例，其提供一計算裝置，包含電路，該電路包含至少一半導體裝置，其包含：一基體，包含一溝槽，係由至少二溝槽側壁界定；第一III-V半導體合金，於該基體上且位於該溝槽內；第二III-V半導體合金，於該第一III-V半導體合金上；其中：該第二III-V半導體合金係磊晶生長於該第一III-V半導體合金上；且該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移係大於或等於約0.3電子伏特。
範例46：此範例包含範例45的任何或全部特徵，其中溝槽側壁包含介電質氧化物。
範例47：此範例包含範例46的任何或全部特徵，其中該介電質氧化物是氧化矽。
範例48：此範例包含範例46的任何或全部特徵，其中該第一III-V半導體合金與該介電質氧化物接觸。
範例49：此範例包含範例45的任何或全部特徵，其中該第一III-V半導體合金是一種含有鋁的四元III-V半導體合金。
範例50：此範例包含範例49的任何或全部特徵，其中該四元III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合。
範例51：此範例包含範例50的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
範例52：此範例包含範例51的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例53：此範例包含範例50的任何或全部特徵，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例54：此範例包含範例53的任何或全部特徵，其中x的範圍是自約0.1至約0.4。
範例55：此範例包含範例45的任何或全部特徵，其中該第二III-V半導體合金包含三元III-V半導體合金，其係與第一III-V半導體合金晶格相匹配。
範例56：此範例包含範例55的任何或全部特徵，其中該第二III-V半導體合金構成該半導體裝置之一通道的一部分。
範例57：此範例包含範例55的任何或全部特徵，其中該三元III-V半導體合金是銦、鎵、及砷的合金(InGaAs)。
範例58：此範例包含範例57的任何或全部特徵，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)及鋁、鎵、砷、及銻的合金(AlGaAsSb)。
範例59：此範例包含範例58的任何或全部特徵，其中：該第一III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
範例60：此範例包含範例59的任何或全部特徵，其中x的範圍是自約0.3至小於0.48。
範例61：此範例包含範例58的任何或全部特徵，其中：該第一III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
範例62：此範例包含範例61的任何或全部特 徵，其中x的範圍是自約0.1至約0.4。
範例63：此範例包含範例45的任何或全部特徵，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；且該裝置進一步包含一閘極堆疊，形成於該第二III-V半導體合金上，該閘極堆疊包含一閘電極。
範例64：此範例包含範例63的任何或全部特徵，其中：該第二III-V半導體合金的至少一外露部位係突出於溝槽側壁的上表面上方，該外露部位包含一上表面及至少第一及第二側邊；且該閘極係設置於該外露部位的上表面及第一及第二側邊之至少一者上。
範例65：此範例包含範例64的任何或全部特徵，其中該閘極係設置於該外露部位的上表面及第一及第二側邊二者上。
範例66：此範例包含範例65的任何或全部特徵，其中該裝置是一鰭式電晶體。
本文中所用之語彙及詞句係用來做說明之用，並非供限制之用，且在使用這些語彙及詞句時並無意排除所示及描述(及其部分)之特徵的任何等效者，可以理解到，在申請專利範圍內仍有多種變化是可能的。因此，申請專利範圍應涵蓋該等效者。本文中說明多種的特徵、觀點、及實施例。熟知此技藝者當可理解，這些特徵、觀點、及實施例係可互相組合，且可改變及變化。因此，本文應視為涵蓋這些組合、改變、及變化。
109‧‧‧汲極區域
100’‧‧‧非平面半導體裝置
101‧‧‧基體
102‧‧‧溝槽介電質貝
103‧‧‧子鰭部區域
107‧‧‧源極區域
111‧‧‧閘極介電質
113‧‧‧閘極

Claims (25)

  1. 一種半導體裝置，包含：一基體，包含一溝槽，係由至少二溝槽側壁界定；第一III-V半導體合金，於該基體上且位於該溝槽內；第二III-V半導體合金，於該第一III-V半導體合金上；其中：該第二III-V半導體合金係磊晶生長於該第一III-V半導體合金上；且該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移係大於或等於約0.3電子伏特。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該溝槽側壁包含介電質氧化物。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合的四元III-V半導體合金。
  4. 如申請專利範圍第3項所述之半導體裝置，其中：該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於 0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  6. 如申請專利範圍第3項所述之半導體裝置，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  8. 如申請專利範圍第1項所述之半導體裝置，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；且該裝置進一步包含一閘極堆疊形成於該第二III-V半導體合金上，該閘極堆疊包含一閘電極。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該裝置是一鰭式電晶體。
  10. 一種製造半導體裝置的方法，包含：形成一層第一III-V半導體合金於基體上及由至少二溝槽側壁所界定之溝槽內；磊晶形成一層第二III-V半導體合金於該第一III-V半導體合金上；其中該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移大於或等於約0.3電子伏特。
  11. 如申請專利範圍第10項所述之方法，其中該溝槽側壁包含介電質氧化物。
  12. 如申請專利範圍第10項所述之方法，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合的四元III-V半導體合金。
  13. 如申請專利範圍第12項所述之方法，其中：該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且 y是As的莫耳分率，且其等於1。
  14. 如申請專利範圍第13項所述之方法，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  15. 如申請專利範圍第12項所述之方法，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
  16. 如申請專利範圍第15項所述之方法，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  17. 如申請專利範圍第10項所述之方法，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；該磊晶的形成包含將該層第二III-V半導體合金在該溝槽內磊晶生長於該層第一III-V半導體合金的上表面；且該方法進一步包含：使該溝槽側壁下凹而使得該第二III-V半導體合金的 一外露部位突出於該溝槽側壁之上表面的上方，該外露部位具有上表面及至少第一及第二側邊；以及形成一具有一閘極的閘極堆疊於該第二III-V半導體合金上，而使得該閘極至少位於該外露部位的該上表面及該第一及第二側邊的至少一者上。
  18. 一種包含有電路的計算裝置，該電路包含至少一半導體裝置，其包含：一基體，包含一溝槽，係由至少二溝槽側壁界定；第一III-V半導體合金，於該基體上且位於該溝槽內；第二III-V半導體合金，於該第一III-V半導體合金上；其中：該第二III-V半導體合金係磊晶生長於該第一III-V半導體合金上；且該第一III-V半導體合金與該第二III-V半導體合金間的導電帶偏移係大於或等於約0.3電子伏特。
  19. 如申請專利範圍第18項所述之計算裝置，其中該溝槽側壁包含介電質氧化物。
  20. 如申請專利範圍第18項所述之計算裝置，其中該第一III-V半導體合金是選自鋁、鎵、銦、及砷的合金(AlGaInAs)、鋁、鎵、砷、及銻的合金(AlGaAsSb)、及其等的組合的四元III-V半導體合金。
  21. 如申請專利範圍第20項所述之計算裝置，其中： 該四元III-V半導體合金是化學式為AlGa0.48-xIn0.52Asy的AlGaInAs合金；Al、Ga、及In至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.48；As至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其等於1。
  22. 如申請專利範圍第21項所述之計算裝置，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  23. 如申請專利範圍第20項所述之計算裝置，其中：該四元III-V半導體合金是化學式為AlxGa1-xAsySb1-y的AlGaAsSb合金；Al及Ga至少有一部分存在於該四元III-V半導體合金的III族子晶格內；x是Al的莫耳分率，其範圍為自大於0至小於0.5；As及Sb至少有一部分存在於該四元III-V半導體合金的V族子晶格內；且y是As的莫耳分率，且其小於或等於0.5。
  24. 如申請專利範圍第23項所述之計算裝置，其中該第二III-V半導體合金包含銦、鎵、及砷(InGaAs)的三元III-V半導體合金。
  25. 如申請專利範圍第20項所述之計算裝置，其中：該第二III-V半導體合金構成該半導體裝置之通道的至少一部分；且該裝置進一步包含一閘極堆疊形成於該第二III-V半導體合金上，該閘極堆疊包含一閘電極。
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