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TWI714851B - 靜電放電保護元件 - Google Patents

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TWI714851B
TWI714851B TW107117561A TW107117561A TWI714851B TW I714851 B TWI714851 B TW I714851B TW 107117561 A TW107117561 A TW 107117561A TW 107117561 A TW107117561 A TW 107117561A TW I714851 B TWI714851 B TW I714851B
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阿尼爾 庫瑪
曼朱納薩Ｇ 普拉胡
艾倫Ｆ 路易瑟
瑪巴布 雷謝德
蘇夏瑪 達法
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明係關於半導體結構，尤其關於靜電放電(ESD，electrostatic discharge)保護電路及其使用與製造方法。該結構包括：一靜電放電(ESD)箝制元件，其接收來自一觸發電路的一輸入信號；及一電壓節點，其連接至該ESD箝制元件的一背閘極，該電壓節點在一靜電放電(ESD)事件期間提供一電壓給該ESD箝制元件。

Description

靜電放電保護元件
本發明係關於半導體結構，尤其關於靜電放電(ESD，electrostatic discharge)保護電路及其使用與製造方法。
靜電放電(ESD)為靜電電荷在具有不同靜電電位(電壓)的本體之間轉移。眾所周知，ESD事件可能破壞並嚴重損壞IC元件，例如在像是行動電話的手持式裝置內所用之電路。
ESD保護元件通常內建在IC裝置內，以保護含該IC元件的許多電子組件。在例如行動電話的這類電池供電的手持式裝置內提供ESD保護元件相當具挑戰性，因為這些元件必須符合嚴格的功率要求。
RC觸發的功率箝制元件(RC-Clamp)通常用於ESD保護元件，特別是用於手持式裝置，例如行動電話。然而，這種箝制元件的尺寸過大，並且也具有高DC漏電性，例如導致能量逐漸耗損。例如：該RC-Clamp通常使用非常大的電晶體/FET，在低電阻和受控的接地路徑中提供ESD電流。在手持式裝置中，例如行動電話，除其他問題以外，漏電也是問題，因為會消耗電池電力。在SOI技術中，通過施加一偏壓至掩埋氧化物(BOX，Buried OXide)底下的區域，可調整此大FET的效能。由於本發明中使用的該薄BOX，此效果在全空乏SOI(FDSOI，Fully Depleted SOI)技術內特別明顯。
在本發明的樣態中，一種結構包括：一靜電放電(ESD)箝制元件，其接收來自一觸發電路的一輸入信號；及一電壓節點，其連接至該ESD箝制元件的一背閘極，該電壓節點在一靜電放電(ESD)事件期間提供一電壓給該ESD箝制元件。
在本發明的樣態中，一種結構包括：一靜電放電(ESD)箝制元件，其具有一放電FET接收來自一觸發電路的一輸入信號；一第一電壓節點，其連接至該放電FET的一背閘極，以在一ES事件期間提昇其效能；及一第二電壓節點，其連接至該放電FET的一背閘極，以在正常工作期間減少其漏電。
在本發明的態樣中，在一ESD事件期間，提供一靜電放電(ESD)的Vdd給一ESD箝制元件的一電晶體之一背閘極；及在正常工作期間，提供一負電壓給該ESD箝制元件的電晶體之背閘極。
10‧‧‧電路
12‧‧‧RC時序電路
14‧‧‧觸發電路
14a‧‧‧p型FET
14b‧‧‧n型FET
14'‧‧‧觸發電路
14"‧‧‧觸發電路
利用本發明示範具體實施例的非限制範例，參考提及的複數個圖式來詳細描述在以下實施方式中的本發明。
圖1顯示根據本發明之態樣的一靜電放電(ESD)保護電路之示意圖。
圖2顯示根據本發明之額外態樣的一ESD保護電路之示意圖。
圖3顯示根據仍舊本發明之額外態樣的一ESD保護電路之示意圖。
本發明係關於半導體結構，尤其關於靜電放電(ESD，electrostatic discharge)保護電路及其使用與製造方法。更特別是，本發明提供一用於ESD保護電路的RC觸發功率箝制元件。有利地，通過實現本說明書中說明的電路，此時可縮小例如「大」電晶體(NFET)這類ESD電路的大小約10%-15%，也減少該電路的漏電情況，例如(該背閘極上1-2數量級)並且仍舊達到足夠的ESD保護(如傳統ESD電路)。
在具體實施例中，該ESD電路包括一電容器或耦接至該ESD箝制元件的一背閘極之FET，例如大n型FET。在一ESD事件期間，該ESD箝制元件耦接至Vdd(在其背閘極上)，並且在正常工作期間，耦接至一負電壓供應。在具體實施例中，該電容器或FET可用來將該「大」電晶體的背閘極耦接至一觸發電壓，以改善增壓效能。通過將該ESD箝制元件的阱耦接至一觸發電壓，則在正常電源開啟程序期間不會發生錯誤。該已改善的FET效能也可用來減少要達到與傳統ESD電路相同ESD保護水準之下所需的總面積。
圖1顯示根據本發明之態樣的一靜電放電(ESD)保護電路之示意圖。如圖1所示，電路10(例如ESD箝制元件)包括一時序電路12，用來在一ESD事件期間選擇性導通該ESD箝制元件TN0，例如n型FET。在具體實施例中，該時序電路12包括連接至Vdd(例如，可提供該觸發電壓或在發生ESD事件的位置上)和GND(接地)的一電阻器R1及電容器C1。雖然圖1顯示一電阻器R1位於該RC時序電路12的頂端上，並且一電容器C1位於RC時序電路12的底部上，應了解這僅供作為範例，並且該電容器C1可位於RC時序電路12的頂端上，並且該電阻器R1可位於RC時序電路12的底部上。
請即重新參考圖1，RC時序電路12的輸出耦接至一觸發電路(反向器)14，該觸發電路包括串聯的一p型FET 14a及一n型FET 14b。該觸發電路(反向器)14耦接在Vdd與GND之間。熟習該項技藝者應了解， 觸發電路14產生一觸發脈衝來驅動該ESD箝制元件TN0，例如導通該ESD箝制元件TN0。雖然圖1顯示一個(1)反向器，應了解該觸發電路14可包括任何奇數的反向器，例如3、5個等，藉此該觸發電路14的輸出信號相反於其輸入信號，例如RC時序電路12的輸出。
ESD箝制元件10進一步包括一FET TP0，例如p型FET，其係連接至觸發電路14及連接至該ESD箝制元件TN0的一背閘極。該ESD箝制元件TN0也透過一干涉電阻器R0連接至GND和一負電壓源Vgate。應了解該負電壓源Vgate可為在該系統層級上提供的一負偏壓產生器。在工作期間，該負電壓將用來減少該ESD箝制元件TN0的漏電，如本說明書中詳細說明。
在工作及正常情況下(例如當無ESD事件時)，RC時序電路12的輸出為高電荷，例如來自Vdd為「1」。提供該輸出信號「1」當成至反向器14(例如p型FET 14a和n型FET 14b)的一輸入(觸發電壓)，其關閉p型FET 14a並且導通n型FET 14b。該p型FET TP0也將關閉，有效阻斷任何Vdd到達該ESD箝制元件TN0的背閘極。此外，該ESD箝制元件TN0將關閉。在該ESD箝制元件TN0關閉期間，將由該負電壓源Vgate將一負電壓施加至其背閘極。接著，該負電壓將減少該ESD箝制元件TN0的漏電。例如：熟習該項技藝者將了解，該負電壓將使該ESD箝制元件TN0阻抗更高，因此減少任何漏電。在具體實施例中，該負電壓可大約-1.5V；不過本說明書也可考慮其他負電壓。
在一ESD事件期間，該RC時序電路12的電容器C1將沒有時間充電，導致一低輸出信號「0」。此低輸出信號「0」將饋入反向器觸發電路14，其中p型FET 14a將導通並且n型FET 14b將關閉，導致一高輸出信號「1」。然後，該高輸出信號「1」當成一輸入饋送至該ESD箝制元件TN0，例如n型FET，其導通來將該ESD事件放電至GND。此外在該ESD事件期間，該p型FET TP0將導通，允許Vdd(例如ESD事件)通過該 ESD箝制元件TN0的背閘極，降低該箝制電壓並有效提高該ESD箝制元件TN0的效能。舉例來說，針對6 AMP電流，使用該正向偏壓可增益幾乎4V箝制電壓，而其相較於傳統電路也可轉換成10%-15%面積節省。
圖2顯示根據本發明額外態樣的一ESD保護電路之示意圖。如圖2所示，電路10'(例如ESD箝制元件)包括直接連至Vdd的一電容器C2、例如n型FET的該ESD箝制元件TN0之背閘極及該負電壓源Vgate。接著，Vdd通過電容器C1耦接至該ESD箝制元件TN0的背面及RC時序電路12(包括串聯的電容器C1和電阻器R1)。在此方式中，該電容器C2可在一ESD事件期間用來耦接該ESD箝制元件TN0的阱(例如背閘極)電壓。
請即重新參考圖2，在具體實施例中，觸發電路14'包括兩反向器。類似於先前具體實施例，觸發電路14'的每一反向器包括串聯在一起的一p型FET及一n型FET。在此方式中，該觸發電路14'的輸出將與其輸入相同，例如RC時序電路12的該輸出。雖然圖2所示的觸發電路14'呈現兩個(2)反向器，但應了解該觸發電路14'可包括任何偶數的反向器，例如2、4等，如此該觸發電路14'的輸出與其輸入相同，例如該RC時序電路12的輸出。
除了連接至其背閘極上的Vdd，該ESD箝制元件TN0也連接至GND和該負電壓源Vgate(在其背閘極上)。在具體實施例中，該負電壓源Vgate通過該電阻器R0連接至該ESD箝制元件TN0的背閘極。如先前所描述，應了解該負電壓源Vgate可為該系統階層上提供的一負偏壓產生器。在本說明書中說明的任何具體實施例中，該負電壓可為大約-1.5V；而在一ESD事件上Vdd可為大約0.8V。應進一步了解本說明書中可考慮其他電壓，而該負電壓應該低於GND。
在工作與正常情況下(例如當無ESD事件時)，該ESD箝制元件TN0關閉，並且Vdd和一負電壓兩者會被箝制到該ESD箝制元件TN0 的背閘極，例如，n型FET。在此工作狀態下，施加至該ESD箝制元件TN0的背閘極之負電壓(例如大約-1.5V)將減少該ESD箝制元件TN0的漏電(並且覆蓋Vdd的任何電壓)。該電容器C2將阻斷該負電壓放電至Vdd，即將該負電壓與該觸發電壓解耦合。該電阻器R1的輸入側與輸出側兩者上也為0V，因此不會發生漏電問題。
在另一方面，在一ESD事件期間，該ESD箝制元件TN0導通。另外，施加至該電容器C2的ESD電荷將放電至該ESD箝制元件TN0的背閘極。如此，在該ESD事件期間，已箝制到該ESD箝制元件TN0的背閘極之該電容器C2將正向偏轉該ESD箝制元件TN0，有效提高其效能。在該ESD事件期間，該ESD箝制元件TN0的輸出下降至GND。
圖3顯示根據仍舊本發明的額外態樣之一ESD保護電路之示意圖。在圖3，電路10"(例如ESD箝制元件)包括一電容器C2連接至該觸發電壓及該ESD箝制元件TN0的背閘極。更特別是，該電容器C2透過該時序電路12的電容器C1連接至Vdd(例如一ESD事件)。該電容器C2也連接至該負電壓源Vgate。該ESD箝制元件TN0也通過該電阻器R0連接至GND和一負電壓源Vgate。
請即重新參考圖3，Vdd耦接至該ESD箝制元件TN0的背面及含有串聯的電容器C1和電阻器R1RC之時序電路12。在此具體實施例中，觸發電路14'包括兩反向器，其中每一者都包括串聯的一p型FET和一n型FET。如前述，觸發電路14'可包括任何偶數的反向器，例如2、4等，如此該觸發電路14'的輸出與其輸入相同，例如該RC時序電路12的輸出。
在圖3的具體實施例中，在正常工作期間，該電容器C2會將該負電壓與該觸發電壓解耦合。更特別是，在工作與正常情況下(例如當無ESD事件時)，該ESD箝制元件TN0關閉，並且Vdd箝制到該ESD箝制元件TN0的背閘極。此外，該負電壓(例如，大約-1.5V)將施加至該ESD 箝制元件TN0的背閘極，因此減少該ESD箝制元件TN0的漏電(並且覆蓋Vdd的任何電壓)。該電阻器R1的輸入側與輸出側兩者上也為0V，因此不會發生漏電問題。
在另一方面，在一ESD事件期間，該ESD箝制元件TN0導通並且來自Vdd的電壓被箝制到該ESD箝制元件TN0的背閘極。如此，在該ESD事件期間，施加至該ESD箝制元件TN0的背閘極之電壓將正向偏轉該ESD箝制元件TN0，有效提高其效能。另外，通過導通該ESD箝制元件TN0的背閘極來箝制降低該電壓，該電容器C2將改善(例如提高)該ESD箝制元件的導通效能。此外，該ESD事件將該電容器C2的電壓放電，並且在該ESD事件期間，已箝制到該ESD箝制元件TN0的背閘極，將正向偏轉(forward bias)該ESD箝制元件TN0，有效提高其效能。在該ESD事件期間，該ESD箝制元件TN0的輸出提供至GND。
本發明的ESD電路可用許多不同工具以許多方式來製造。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。用來製造本發明ESD電路的該等方法(即技術)採用積體電路(IC，integrated circuit)技術，例如，這些結構建立在晶圓上，並且通過在晶圓頂部上以光微影蝕刻處理來製作圖案的材料膜來實現。尤其是，該ESD電路的製造使用三種基本構件：(i)將材料薄膜沈積在一基材上，(ii)利用光微影蝕刻成像將製圖光罩應用於該等薄膜頂端上，及(iii)依照該光罩的選擇來蝕刻該等薄膜。應了解，該RC箝制元件(ESD箝制元件TN0)建立在SOI內，其中在ESD期間該ESD箝制元件TN0的BOX(例如大FET)下方的背閘極連接至Vdd，並且在正常工作期間連接至一低供應電壓(低於接地)，例如負電壓。
上述該(等)方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來流通。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封 裝內(像是一或兩表面都具有表面互連或掩埋式互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件、及/或其他信號處理裝置整合成為(a)中間產品，像是主機板；或(b)末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低端應用到具有顯示器、鍵盤或其它輸入裝置及中央處理器的進階電腦產品。
本發明的許多具體實施例的描述已為了說明而呈現，但非周延性或限制於所揭露的具體實施例。在不脫離所描述具體實施例之範疇與精神的前提下，熟習該項技藝者應瞭解許多修正例和變化例。本說明書中使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進、或讓熟習該項技藝者瞭解本說明書所揭露的具體實施例。
10‧‧‧電路
12‧‧‧RC時序電路
14‧‧‧觸發電路
14a‧‧‧p型FET
14b‧‧‧n型FET

Claims (7)

  1. 一種半導體結構，包括：一靜電放電(ESD)箝制元件，其接收來自一觸發電路的一輸入信號；及一第一電壓節點，其連接至該ESD箝制元件的一背閘極，該第一電壓節點在一靜電放電(ESD)事件期間提供一電壓給該ESD箝制元件；及一第二電壓節點，其連接一負電壓源，通過一電阻而箝制到該ESD箝制元件的背閘極，並且在正常工作期間提供一負電壓；其中施加至該ESD箝制元件的背閘極之該第一電壓節點在一ESD事件中為高位準，並且在正常工作期間為低位準；其中在正常工作期間，一p型電晶體關閉，並且該第二電壓節點提供該負電壓給一n型電晶體的背閘極；其中該ESD箝制元件為該n型電晶體，該第一電壓節點為連接至該n型電晶體的背閘極之該p型電晶體，並且在該p型電晶體的導通態下，Vdd傳遞至該n型電晶體的背閘極。
  2. 一種半導體結構，包括：一靜電放電(ESD)箝制元件，其具有一放電FET接收來自一觸發電路的輸入信號；一第一電壓節點，其連接至該放電FET的一背閘極，以在一ESD事件期間提昇其效能；及一第二電壓節點，其連接至該放電FET的該背閘極，以在正常工作期間減少其漏電；其中該第一電壓節點為一p型電晶體，其在一ESD事件期間為導 通，以允許Vdd通過該ESD箝制元件的背閘極，並且在正常工作期間關閉。
  3. 如申請專利範圍第2項之半導體結構，其中在正常工作期間，該p型電晶體關閉，並且該第二電壓節點提供一負電壓給該背閘極。
  4. 如申請專利範圍第2項之半導體結構，更包含一時序電路，該時序電路包含連接至Vdd之一電容器，其中Vdd連接至該放電FET之該背閘極。
  5. 一種使用一半導體結構的方法，包括：在一靜電放電(ESD)事件期間，提供一ESD的Vdd給一ESD箝制元件的一電晶體之一背閘極；及在正常工作期間，由一第二電壓節點提供一負電壓給該ESD箝制元件的電晶體之背閘極；其中施加至該ESD箝制元件的背閘極之一第一電壓節點在一ESD事件中為高位準，並且在正常工作期間為低位準；其中在正常工作期間，一p型電晶體關閉，並且該第二電壓節點提供該負電壓給該ESD箝制元件的該電晶體的背閘極；其中該ESD箝制元件為該n型電晶體，該第一電壓節點為連接至該n型電晶體的背閘極之該p型電晶體，並且在該p型電晶體的導通態下，Vdd傳遞至該n型電晶體的背閘極。
  6. 如申請專利範圍第5項之方法，其中該Vdd提高該電晶體的效能，並且該負電壓減少該電晶體的漏電。
  7. 一種半導體結構，包括：一靜電放電(ESD)箝制元件，其接收來自一觸發電路的一輸入信號；及一電壓節點，其連接至該ESD箝制元件的一背閘極，該電壓節點在一靜電放電(ESD)事件期間提供一電壓給該ESD箝制元件；及一電容器，該電容器通過一時序電路的一電容器連接至Vdd、及連接至該ESD箝制元件的背閘極。
TW107117561A 2018-02-27 2018-05-23 靜電放電保護元件 TWI714851B (zh)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695313B (zh) 2017-03-29 2023-03-21 意法半导体国际有限公司 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路
US11063429B2 (en) * 2018-04-12 2021-07-13 Stmicroelectronics International N.V. Low leakage MOSFET supply clamp for electrostatic discharge (ESD) protection
US10944257B2 (en) 2018-04-13 2021-03-09 Stmicroelectronics International N.V. Integrated silicon controlled rectifier (SCR) and a low leakage SCR supply clamp for electrostatic discharge (ESP) protection
US11303116B2 (en) * 2018-08-29 2022-04-12 Allegro Microsystems, Llc Methods and apparatus for electrical overstress protection
US11233486B2 (en) * 2019-02-01 2022-01-25 Skyworks Solutions, Inc. Concurrent electrostatic discharge and surge protection clamps in power amplifiers
US12107416B2 (en) * 2021-12-17 2024-10-01 Gan Systems Inc. Integrated bidirectional ESD protection circuit for power semiconductor switching devices
KR102911164B1 (ko) * 2022-04-05 2026-01-14 삼성디스플레이 주식회사 표시 패널 및 그것을 포함하는 표시 장치
TWI870110B (zh) * 2023-11-17 2025-01-11 立積電子股份有限公司 靜電放電保護電路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160604A1 (en) * 2012-12-11 2014-06-12 Globalfoundries Singapore Pte. Ltd. Latch-up free rc-based nmos esd power clamp in hv use
US20180024187A1 (en) * 2014-12-05 2018-01-25 Sony Semiconductor Solutions Corporation Semiconductor integrated circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6369994B1 (en) 1998-07-31 2002-04-09 International Business Machines Corporation Method and apparatus for handling an ESD event on an SOI integrated circuit
US6650165B1 (en) * 2002-05-02 2003-11-18 Micrel, Incorporated Localized electrostatic discharge protection for integrated circuit input/output pads
JP2004087765A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 静電気放電保護回路
US7102862B1 (en) * 2002-10-29 2006-09-05 Integrated Device Technology, Inc. Electrostatic discharge protection circuit
JP3901671B2 (ja) * 2003-08-19 2007-04-04 松下電器産業株式会社 半導体集積回路装置
JP4942007B2 (ja) * 2004-10-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体集積回路
US7719813B2 (en) * 2005-10-20 2010-05-18 United Microelectronics Corp. Gate-coupled substrate-triggered ESD protection circuit and integrated circuit therewith
US8362564B2 (en) * 2010-08-20 2013-01-29 Intersil Americas Inc. Isolated epitaxial modulation device
JP2013055102A (ja) 2011-09-01 2013-03-21 Sony Corp 半導体集積回路及び保護回路
US8576526B2 (en) 2012-02-16 2013-11-05 International Business Machines Corporation Reduced current leakage in RC ESD clamps
US8643987B2 (en) 2012-05-04 2014-02-04 International Business Machines Corporation Current leakage in RC ESD clamps
US9940986B2 (en) 2015-12-16 2018-04-10 Globalfoundries Inc. Electrostatic discharge protection structures for eFuses

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160604A1 (en) * 2012-12-11 2014-06-12 Globalfoundries Singapore Pte. Ltd. Latch-up free rc-based nmos esd power clamp in hv use
US20180024187A1 (en) * 2014-12-05 2018-01-25 Sony Semiconductor Solutions Corporation Semiconductor integrated circuit

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