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TWI714611B - 半導體裝置及電子裝置 - Google Patents

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TWI714611B
TWI714611B TW105124157A TW105124157A TWI714611B TW I714611 B TWI714611 B TW I714611B TW 105124157 A TW105124157 A TW 105124157A TW 105124157 A TW105124157 A TW 105124157A TW I714611 B TWI714611 B TW I714611B
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oxide semiconductor
wiring
insulator
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TW105124157A
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Inventor
山崎舜平
Original Assignee
日商半導體能源研究所股份有限公司
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Abstract

提供一種低功耗且佔有面積小的半導體裝置或記憶體裝置。一種包括感測放大器及記憶單元的半導體裝置。記憶單元設置在感測放大器上，並且包括與感測放大器重疊的區域。感測放大器包括第一電晶體及第二電晶體。記憶單元包括第三電晶體及電容元件。第一電晶體是p通道型電晶體，第二電晶體及第三電晶體在通道形成區域中包含氧化物半導體。第三電晶體較佳為設置在電容元件上。

Description

半導體裝置及電子裝置
本發明的一個實施方式係關於一種半導體裝置或記憶體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。另外，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、電路基板、電子裝置、這些裝置的驅動方法或製造方法。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)藉由對電容元件供應電荷來儲存資料。因此，控制對電容元件的電荷供應的電晶體的關態電流(off-state current)越小，能夠使保持資料的期間越長，而可以降低更新工作的頻率，所以是較佳的。專利文獻1中記載有藉由使用包括氧化物半導體膜的關態電流極小的電晶體而能夠長期保持存儲內容的半導體裝置。
[專利文獻1]日本專利申請公開第2011-151383號公報
本發明的一個實施方式的目的之一是提供一種低功耗的記憶體裝置。 另外，本發明的一個實施方式的目的之一是提供一種佔有面積小的記憶體裝置。本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。
本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種佔有面積小的半導體裝置。本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，多個課題的記載並不妨礙彼此的存在。此外，本發明的一個實施方式並不一定必須解決所有上述課題。另外，從說明書、圖式、申請專利範圍等的記載可明顯自然看出上述以外的目的，且這些目的也可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是包括第一電路及第二電路的半導體裝置。第一電路具有可以儲存資料的功能。第二電路具有放大資料的電位的功能。第一電路設置在第二電路上。第二電路包括第一電晶體及第二電晶體。第一電路包括第三電晶體及電容元件。第一電晶體較佳為p通道型電晶體。第二電晶體及第三電晶體較佳為在通道形成區域中包含氧化物半導體。第三電晶體較佳為設置在電容元件上。
本發明的一個實施方式是包括上面所記載的半導體裝置、以及麥克風、揚聲器、顯示部及操作鍵中的一個的電子裝置。
本發明的一個實施方式是包括電晶體及電容元件的記憶單元的製造方法，包括如下步驟：形成電連接到電容元件的佈線；在佈線上形成絕緣體；在絕緣體上形成氧化物半導體；對氧化物半導體進行高密度電漿處理；在絕緣體中形成露出佈線的開口部；形成接觸於氧化物半導體並在開口部中接觸於佈線的導電體；氧化物半導體被用作電晶體的半導體層；以及導電體被用作電晶體的源極電極或汲極電極。
本發明的一個實施方式是一種包括電晶體及電容元件的記憶單元的製造方法，包括如下步驟：形成電連接到電容元件的佈線；在佈線上形成絕緣體；在絕緣體上形成氧化物半導體；在絕緣體中形成露出佈線的開口部；對氧化物半導體進行高密度電漿處理；形成接觸於氧化物半導體並在開口 部中接觸於佈線的導電體；氧化物半導體被用作電晶體的半導體層；以及導電體被用作電晶體的源極電極或汲極電極。
本發明的一個實施方式是一種半導體裝置的製造方法，該半導體裝置包括：包括第一電晶體及第二電晶體的感測放大器；以及包括第三電晶體及電容元件的記憶單元，該半導體裝置的製造方法包括如下步驟：在第一電晶體上形成第二電晶體；在第二電晶體上形成電容元件；形成電連接到電容元件的佈線；在佈線上形成絕緣體；在絕緣體上形成氧化物半導體；對氧化物半導體進行高密度電漿處理；在絕緣體中形成露出佈線的開口部；形成接觸於氧化物半導體並在開口部中接觸於佈線的導電體；氧化物半導體被用作第三電晶體的半導體層；以及導電體被用作第三電晶體的源極電極或汲極電極。
在上述方式中，第一電晶體較佳為p通道型電晶體。另外，第二電晶體的半導體層較佳為包含氧化物半導體。
本發明的一個實施方式是一種半導體裝置的製造方法，該半導體裝置包括：包括第一電晶體及第二電晶體的感測放大器；以及包括第三電晶體及電容元件的記憶單元，該半導體裝置的製造方法包括如下步驟：在第一電晶體上形成第二電晶體；在第二電晶體上形成電容元件；形成電連接到電容元件的佈線；在佈線上形成絕緣體；在絕緣體上形成氧化物半導體；在絕緣體中形成露出佈線的開口部；對氧化物半導體進行高密度電漿處理；形成接觸於氧化物半導體並在開口部中接觸於佈線的導電體；氧化物半導體被用作第三電晶體的半導體層；以及導電體被用作第三電晶體的源極電極或汲極電極。
在上述方式中，第一電晶體較佳為p通道型電晶體。另外，第二電晶體的半導體層較佳為包含氧化物半導體。
藉由本發明的一個實施方式，能夠提供一種低功耗的記憶體裝置。另外，藉由本發明的一個實施方式，能夠提供一種佔有面積小的記憶體裝置。另外，藉由本發明的一個實施方式，能夠提供一種新穎的記憶體裝置。
藉由本發明的一個實施方式，能夠提供一種低功耗的半導體裝置。另外，藉由本發明的一個實施方式，能夠提供一種佔有面積小的半導體裝置。另外，藉由本發明的一個實施方式，能夠提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式不必具有所有上述效果。此外，上述效果外的效果從說明書、圖式、申請專利範圍等的描述中是可以顯而易見的，並且可以從所述描述中衍生。
BGL1‧‧‧佈線
BGL2‧‧‧佈線
BL‧‧‧佈線
BL_1‧‧‧佈線
BL_2‧‧‧佈線
C0‧‧‧電容元件
C1-C5‧‧‧電容器
C11-C17‧‧‧電容器
CSEL‧‧‧佈線
D1-D6‧‧‧二極體
GBL‧‧‧佈線
GBL_1‧‧‧佈線
GBL_2‧‧‧佈線
I1‧‧‧電感器
INV‧‧‧反相器
INV1‧‧‧反相器
INV2‧‧‧反相器
L1-L7‧‧‧層
M0-M25‧‧‧電晶體
MC‧‧‧記憶單元
MC_1‧‧‧記憶單元
MC_2‧‧‧記憶單元
OS1‧‧‧電晶體
OS2‧‧‧電晶體
PL‧‧‧佈線
Pre‧‧‧佈線
R_1‧‧‧區域
R_2‧‧‧區域
SN‧‧‧佈線
SP‧‧‧佈線
T1-T4‧‧‧期間
WL‧‧‧佈線
WL_1‧‧‧佈線
WL_2‧‧‧佈線
10‧‧‧半導體裝置
11‧‧‧基板
12‧‧‧元件分離層
13‧‧‧絕緣體
14‧‧‧絕緣體
15‧‧‧絕緣體
16‧‧‧絕緣體
17‧‧‧絕緣體
20_1‧‧‧插頭
20_2‧‧‧插頭
20_3‧‧‧插頭
21_1‧‧‧插頭
21_2‧‧‧插頭
22‧‧‧插頭
23‧‧‧插頭
24‧‧‧插頭
25‧‧‧插頭
26‧‧‧插頭
40_1‧‧‧佈線
40_2‧‧‧佈線
42‧‧‧佈線
44‧‧‧佈線
45‧‧‧佈線
51‧‧‧絕緣體
52‧‧‧絕緣體
53‧‧‧絕緣體
54‧‧‧絕緣體
55‧‧‧絕緣體
56‧‧‧絕緣體
57‧‧‧絕緣體
58‧‧‧絕緣體
60‧‧‧感測放大器電路
62‧‧‧放大電路
63‧‧‧開關電路
64‧‧‧預充電電路
70‧‧‧單元陣列
80‧‧‧驅動電路
81‧‧‧主放大器
82‧‧‧輸入輸出電路
90‧‧‧佈線
91‧‧‧插頭
92‧‧‧佈線
93‧‧‧插頭
94‧‧‧佈線
95‧‧‧插頭
101‧‧‧井
102‧‧‧通道形成區域
103‧‧‧雜質區域
104‧‧‧雜質區域
105‧‧‧導電性區域
106‧‧‧導電性區域
107‧‧‧閘極電極
108‧‧‧閘極絕緣體
110‧‧‧氧化物半導體
111‧‧‧氧化物半導體
112‧‧‧氧化物半導體
113‧‧‧氧化物半導體
114‧‧‧絕緣體
115‧‧‧導電體
116‧‧‧導電體
117‧‧‧導電體
118‧‧‧開口部
119‧‧‧開口部
120‧‧‧導電體
121‧‧‧導電體
122‧‧‧絕緣體
130‧‧‧氧化物半導體
131‧‧‧氧化物半導體
131i‧‧‧氧化物半導體
132‧‧‧氧化物半導體
132i‧‧‧氧化物半導體
133‧‧‧氧化物半導體
133i‧‧‧氧化物半導體
134‧‧‧絕緣體
134i‧‧‧絕緣體
136‧‧‧導電體
136a‧‧‧導電體
136b‧‧‧導電體
137‧‧‧導電體
137a‧‧‧導電體
137b‧‧‧導電體
138‧‧‧開口部
142‧‧‧導電體
143‧‧‧導電體
151‧‧‧區域
152‧‧‧區域
153‧‧‧區域
154‧‧‧區域
171‧‧‧井
172‧‧‧通道形成區域
173‧‧‧高濃度雜質區域
174‧‧‧高濃度雜質區域
175‧‧‧導電性區域
176‧‧‧導電性區域
177‧‧‧閘極電極
178‧‧‧閘極絕緣體
179‧‧‧側壁絕緣層
180‧‧‧側壁絕緣層
181‧‧‧低濃度雜質區域
182‧‧‧低濃度雜質區域
251‧‧‧電晶體
252‧‧‧電晶體
253‧‧‧電晶體
254‧‧‧電晶體
255‧‧‧電晶體
256‧‧‧電晶體
257‧‧‧電晶體
258‧‧‧電晶體
259‧‧‧電晶體
801‧‧‧外殼
802‧‧‧外殼
803‧‧‧顯示部
804‧‧‧顯示部
805‧‧‧麥克風
806‧‧‧揚聲器
807‧‧‧操作鍵
808‧‧‧觸控筆
811‧‧‧外殼
812‧‧‧麥克風
813‧‧‧外部連接埠
814‧‧‧操作按鈕
816‧‧‧顯示部
817‧‧‧揚聲器
821‧‧‧外殼
822‧‧‧顯示部
823‧‧‧鍵盤
824‧‧‧指向裝置
831‧‧‧外殼
832‧‧‧冷藏室門
833‧‧‧冷凍室門
841‧‧‧外殼
842‧‧‧外殼
843‧‧‧顯示部
844‧‧‧操作鍵
845‧‧‧透鏡
846‧‧‧連接部
851‧‧‧車體
852‧‧‧車輪
853‧‧‧儀表板
854‧‧‧燈
900‧‧‧電路
901‧‧‧電源電路
903‧‧‧電壓生成電路
903A‧‧‧電壓生成電路
903B‧‧‧電壓生成電路
903C‧‧‧電壓生成電路
903D‧‧‧電壓生成電路
903E‧‧‧電壓生成電路
905‧‧‧電壓生成電路
905A‧‧‧電壓生成電路
905E‧‧‧電壓生成電路
906‧‧‧電路
912‧‧‧電晶體
912A‧‧‧電晶體
912B‧‧‧電晶體
921‧‧‧控制電路
922‧‧‧電晶體
1700‧‧‧電子構件
1701‧‧‧引線
1702‧‧‧印刷電路板
1703‧‧‧電路部
1704‧‧‧電路基板
在圖式中：圖1是示出半導體裝置的結構實例的剖面圖；圖2A至圖2C是示出半導體裝置的結構實例的剖面圖及俯視圖；圖3是示出電晶體的結構實例的剖面圖；圖4A和圖4B是電晶體的剖面圖及其能帶圖；圖5A和圖5B是示出半導體裝置的結構實例的剖面圖及俯視圖；圖6是示出電晶體的結構實例的剖面圖；圖7A至圖7C是示出半導體裝置的製造方法的剖面圖；圖8A至圖8C是示出半導體裝置的製造方法的剖面圖；圖9A和圖9B是示出半導體裝置的製造方法的剖面圖；圖10A和圖10B是示出半導體裝置的製造方法的剖面圖；圖11A和圖11B是示出半導體裝置的製造方法的剖面圖；圖12是示出半導體裝置的結構實例的剖面圖；圖13A至圖13C是示出半導體裝置的結構實例的電路圖；圖14是示出半導體裝置的結構實例的方塊圖；圖15是示出感測放大器電路的結構實例的電路圖；圖16是示出感測放大器電路的工作實例的時序圖；圖17是示出半導體裝置的結構實例的方塊圖；圖18是示出半導體裝置的結構實例的方塊圖；圖19A和圖19B是具有電壓生成電路的半導體裝置的電路圖及波形圖；圖20A和圖20B是具有電壓生成電路的半導體裝置的電路圖及時序圖；圖21A和圖21B是示出電壓生成電路的結構實例的電路圖； 圖22A至圖22C是示出電壓生成電路的結構實例的電路圖；圖23A和圖23B是示出電壓生成電路的結構實例的電路圖；圖24A至圖24C是示出電壓生成電路的結構實例的電路圖；圖25A和圖25B是示出電壓生成電路的結構實例的電路圖；圖26A和圖26B是示出電子構件的製造步驟的流程圖及透視示意圖；圖27A至圖27F是說明電子裝置的圖；圖28A至圖28E是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析圖、以及示出CAAC-OS的選區電子衍射圖案的圖；圖29A至圖29E是CAAC-OS的剖面TEM影像、平面TEM影像及其影像分析；圖30A至圖30D是示出nc-OS的電子衍射圖案的圖以及nc-OS的剖面TEM影像；圖31A和圖31B是a-like OS的剖面TEM影像；圖32是示出根據電子照射的In-Ga-Zn氧化物的結晶部的變化的圖；圖33是示出半導體裝置的結構實例的剖面圖。
下面，參照圖式對實施方式進行說明。注意，實施方式可以以多個各種模式來實現，並且所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下實施方式所記載的內容中。
另外，本說明書中的以下實施方式可以適當地組合。另外，當在一個實施方式中示出了多個結構實例時，可以適當地相互組合這些結構實例。
在圖式中，為顯而易見，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。
在本說明書中，在沒有特別說明的情況下，通態電流(on-state current)是指電晶體處於導通狀態時的汲極電流。在沒有特別說明的情況下，在n 通道型電晶體中，導通狀態是指閘極與源極間的電壓差(Vgs)為臨界電壓(Vth)以上的狀態，在p通道型電晶體中，導通狀態是指Vgs為Vth以下的狀態。例如，n通道型電晶體的通態電流指Vgs為Vth以上時的汲極電流。電晶體的通態電流有時取決於汲極與源極間的電壓(Vds)。
在本說明書中，在沒有特別說明的情況下，關態電流是指電晶體處於關閉狀態時的汲極電流。在沒有特別說明的情況下，在n通道型電晶體中，關閉狀態是指Vgs低於Vth的狀態，在p通道型電晶體中，關閉狀態是指Vgs高於Vth的狀態。例如，n通道型電晶體的關態電流指Vgs低於Vth時的汲極電流。電晶體的關態電流有時取決於Vgs。因此，“電晶體的關態電流低於10-21A”有時是指存在使電晶體的關態電流成為低於10-21A的Vgs的值。
此外，電晶體的關態電流有時取決於Vds。在沒有特別說明的情況下，在本說明書中，關態電流可能是指Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流，或者是指在包括該電晶體的半導體裝置等中使用的Vds的關態電流。
實施方式1
在本實施方式中，對本發明的一個實施方式的半導體裝置的結構實例，參照圖1、圖2A至圖2C、圖3、圖4A和圖4B、圖5A和圖5B、圖6、圖7A至圖7C、圖8A至圖8C、圖9A和圖9B、圖10A至圖10B、圖11A和圖11B以及圖12進行說明。
《半導體裝置的結構實例1》
圖1是示出本發明的一個實施方式的半導體裝置10的剖面圖。圖1所示的半導體裝置10包括電晶體M0、電晶體OS1、電容元件C0及電晶體OS2。圖1的左邊示出將半導體裝置10沿著電晶體M0、電晶體OS1、電晶體OS2的通道長度方向切斷時的剖面圖，圖1的右邊示出將半導體裝置10沿著電晶體M0、電晶體OS1、電晶體OS2的通道寬度方向切斷時的剖面圖。
半導體裝置10包括多個記憶單元MC、電連接到記憶單元MC的感測 放大器SA(參照圖13A)。
記憶單元MC包括電晶體OS2及電容元件C0(參照圖13C)。記憶單元MC是藉由使電容元件C0保持電荷來能夠儲存資料的揮發性記憶體。
佈線WL具有供應控制電晶體OS2的開關/關閉的信號的功能。就是說，佈線WL具有用作記憶單元MC的字線的功能。佈線BL具有藉由電晶體OS2，對電容元件C0寫入電荷的功能。佈線BL具有用作記憶單元MC的位元線的功能。記憶單元MC藉由在對電容元件C0寫入電荷之後使電晶體OS2關閉，能夠保持寫入電容元件C0的電荷。
佈線BGL2具有對電晶體OS2的第二閘極施加電壓的功能。電晶體OS2根據施加到第二閘極的電壓能夠調整臨界值。
記憶單元MC藉由佈線BL與感測放大器SA電連接。感測放大器SA具有將儲存在記憶單元MC中的資料的電位放大並輸出的功能。即使在從記憶單元MC讀出的電位微弱的情況丁，也由感測放大器SA放大被讀出的電位，因此半導體裝置10能夠確實地讀出資料。
記憶單元MC較佳為形成在與感測放大器SA不同的層上(參照圖13A)。特別較佳的是，記憶單元MC形成在感測放大器SA的上層。另外，較佳為以具有重疊於感測放大器SA的區域的方式配置至少一個記憶單元MC。由此，與記憶單元MC和感測放大器SA設置在同一個層的情況相比，能夠減小半導體裝置10的面積。因此，可以提高半導體裝置10的每單位面積的記憶容量。注意，在後面說明的實施方式2中對半導體裝置10的電路結構進行詳細說明。
再次參照圖1對半導體裝置10進行說明。
圖1所示的半導體裝置10包括從底部按順序層疊的層L1、層L2、層L3、層L4、層L5、層L6及層L7。
層L1包括電晶體M0、基板11、元件分離層12、絕緣體13、插頭20_1、 插頭20_2及插頭20_3等。
層L2包括佈線40_1、佈線40_2、插頭21_1、插頭21_2等。
層L3包括電晶體OS1、佈線BGL1、絕緣體51、絕緣體52、絕緣體53、絕緣體14、絕緣體54、插頭22等。
層L4包括佈線42、插頭23等。
層L5包括電容元件C0、絕緣體15、絕緣體16、插頭24等。
層L6包括電晶體OS2、絕緣體55、絕緣體56、絕緣體57、絕緣體17、絕緣體58、佈線WL、佈線BGL2、佈線44、插頭25等。
層L7包括佈線45、佈線BL、插頭26等。
作為圖1所示的佈線及插頭，較佳為包含銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電體的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，佈線及插頭較佳為使用鋁或銅等低電阻導電材料。並且，當作為佈線及插頭使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
此外，作為圖1所示的佈線及插頭，可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。作為上述透明導電材料，例如可以舉出氧化銦、銦錫氧化物、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅等。
另外，作為圖1所示的佈線及插頭，可以使用上述金屬與上述透明導電材料的疊層。
上述的感測放大器SA較佳為由電晶體M0及電晶體OS1構成。例如， 作為構成感測放大器SA的p通道型電晶體使用電晶體M0和電晶體OS1中的一個，而作為構成感測放大器SA的n通道型電晶體使用電晶體M0和電晶體OS1中的另一個。藉由使用設置在不同的層上的兩種電晶體構成感測放大器SA，可以減小感測放大器SA的佔有面積。
上述的記憶單元MC較佳為由電晶體OS2及電容元件C0構成。另外，較佳為將電晶體OS2和電容元件C0設置在彼此不同的層上。尤其是，如圖1所示那樣，較佳為將電晶體OS2設置在電容元件C0的上層。藉由採用上述結構，可以將被用作位元線的佈線BL設置在遠離電容元件C0的位置。其結果，可以減少產生在佈線BL和電容元件C0之間的寄生電容，並且可以提高半導體裝置10的工作速度。另外，可以減少起因於佈線BL的寄生電容的噪音，而可以減少由於噪音的影響導致的半導體裝置10的誤動作。
如圖1所示那樣，較佳為將電晶體OS2及電容元件C0設置在與構成感測放大器SA的電晶體OS1及電晶體M0不同的層上。尤其是，較佳為將電晶體OS2及電容元件C0設置在電晶體OS1及電晶體M0的上層。藉由採用上述結構，可以減少半導體裝置10的面積。因此，可以提高半導體裝置10的每單位面積的記憶容量。
電晶體OS1及電晶體OS2較佳為將比矽等能帶間隙寬並本質載子密度低的半導體用作通道形成區域。這種電晶體可以使關態電流極低，因此是較佳的。
作為如上述那樣的電晶體，例如可以舉出在通道形成區域中包含氧化物半導體的電晶體(下面也稱為OS電晶體)。在將OS電晶體用作電晶體OS1的情況下，可以以更低功耗使感測放大器SA工作。另外，在將OS電晶體用作電晶體OS2的情況下，可以將寫入記憶單元MC的電荷保持長時間，而可以減少更新記憶單元MC的頻率。其結果，可以減少半導體裝置10的功耗。
已知OS電晶體作為n通道型電晶體工作得良好。因此，在將OS電晶體用作電晶體OS1的情況下，較佳為將電晶體M0用作p通道型電晶體。 因此電晶體M0及電晶體OS1可以形成CMOS電路。
在半導體裝置10中，電晶體OS2的關態電流的值被要求比電晶體M0及電晶體OS1小。因此，電晶體OS2較佳為在製造電晶體M0、電晶體OS1及電容元件C0之後的步驟中製造。藉由在其他元件之後製造電晶體OS2，可以減少積累在電晶體OS2中的過程損傷。其結果，電晶體OS2可以防止由於過程損傷所導致的關態電流的增加。
下面對半導體裝置10的各組件參照圖2A至2C、圖3、圖4A和圖4B、圖5A和圖5B及圖6進行說明。
圖2A是抽出圖1所示的剖面圖的層L1至層L3的部分的圖。另外，圖2B表示電晶體OS1的俯視圖，圖2C表示電晶體M0的俯視圖。為方便起見，省略圖2B及圖2C的俯視圖的一部分的要素。圖2A的左邊表示對應於圖2B及圖2C所示的點劃線X1-X2的剖面圖，圖2A的右邊表示對應於圖2B及圖2C所示的點劃線Y1-Y2的剖面圖。注意，有時將點劃線X1-X2稱為電晶體OS1或電晶體M0的通道長度方向上並且將點劃線Y1-Y2稱為電晶體OS1或電晶體M0的通道寬度方向。
《電晶體M0》
首先，對電晶體M0的組件進行說明。電晶體M0設置在基板11上且被元件分離層12與鄰接的其他電晶體分離。作為元件分離層12，可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等。注意，在本說明書中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
作為基板11，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺為材料的化合物半導體基板、SOI(Silicon on Insulator：絕緣層上覆矽)基板等。另外，作為基板11，例如可以使用玻璃基板、石英基板、塑膠基板、金屬基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。另外，也可以使用某個基板形成半導體元件，然後將半導體元件轉置於其他基板。
此外，作為基板11也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板11上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板11，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板11也可以具有伸縮性。此外，基板11可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。例如，基板11的厚度為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板11形成為薄，可以實現半導體裝置的輕量化。另外，藉由將基板11形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等基板11上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。作為撓性基板的基板11，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板11的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板11，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板11。
圖2A作為一個例子示出將單晶矽晶圓用於基板11的例子。
電晶體M0包括設置在井101中的通道形成區域102、雜質區域103及雜質區域104、與該雜質區域接觸地設置的導電性區域105及導電性區域106、設置在通道形成區域102上的閘極絕緣體108、設置在閘極絕緣體108上的閘極電極107。注意，導電性區域105及導電性區域106也可以使用金屬矽化物等。
在圖2A中，電晶體M0的通道形成區域102具有凸形狀，沿著其側面及頂面設置有閘極絕緣體108及閘極電極107。將具有這種形狀的電晶體稱為FIN型電晶體。在本實施方式中示出對半導體基板的一部分進行加工而形成凸部的情況，也可以對SOI基板進行加工而形成凸部。
在圖2A中作為一個例子，示出作為電晶體M0使用Si電晶體的例子。電晶體M0可以是n通道型電晶體和p通道型電晶體中的任一個，根據電路使用適合的電晶體即可。
在將OS電晶體用作電晶體OS1的情況下，電晶體M0較佳為p通道型電晶體。藉由採用上述結構，電晶體M0及電晶體OS1可以形成CMOS電路。
絕緣體13被用作層間絕緣體。在將Si電晶體用作電晶體M0的情況下，絕緣體13較佳為包含氫。藉由使絕緣體13包含氫，具有終止矽的懸空鍵而提高電晶體M0的可靠性的效果。作為絕緣體13較佳為使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等。
另外，作為電晶體M0，可以使用平面型電晶體。圖3示出該情況的例子。圖3所示的電晶體M0包括設置在井171中的通道形成區域172、低濃度雜質區域181及低濃度雜質區域182、高濃度雜質區域173及高濃度雜質區域174、與該高濃度雜質區域接觸地設置的導電性區域175及導電性區域176、設置在通道形成區域172上的閘極絕緣體178、設置在閘極絕緣體178上的閘極電極177、設置在閘極電極177的側壁的側壁絕緣層179及側壁絕緣層180。注意，導電性區域175及導電性區域176也可以使用金屬矽化物等。
《電晶體OS1》
再次參照圖2A至圖2C，對電晶體OS1進行說明。下面、對作為電晶體OS1適用OS電晶體的情況進行說明。
電晶體OS1包括佈線BGL1、以覆蓋佈線BGL1的方式形成的絕緣體51、絕緣體51上的絕緣體52、絕緣體52上的絕緣體53、在絕緣體53上按順序形成的氧化物半導體111和氧化物半導體112的疊層、與氧化物半導體112的頂面及側面接觸的導電體116、與導電體116同樣地與氧化物半導體112的頂面及側面接觸的導電體117、導電體116及導電體117上的絕緣體14、與氧化物半導體111、氧化物半導體112、導電體116、導電體117及絕緣體14接觸的氧化物半導體113、氧化物半導體113上的絕緣體114、 絕緣體114上的導電體115、以覆蓋導電體115的方式形成的絕緣體54。注意，將氧化物半導體111、氧化物半導體112及氧化物半導體113總稱為氧化物半導體110。
氧化物半導體112被用作電晶體OS1的通道。
在電晶體OS1中，氧化物半導體111或氧化物半導體113包括不使電子流過(不被用作通道)的區域。因此，在電晶體OS1中，有時將氧化物半導體111或氧化物半導體113稱為絕緣體。
氧化物半導體111及氧化物半導體112包括區域151及區域152。區域151形成在導電體116與氧化物半導體111及氧化物半導體112接觸的區域附近，並且區域152形成在導電體117與氧化物半導體111及氧化物半導體112接觸的區域附近。
區域151及區域152被用作低電阻區域。藉由使氧化物半導體111及氧化物半導體112包括區域151，可以減少與導電體116之間的接觸電阻。與此同樣，藉由使氧化物半導體111及氧化物半導體112包括區域152，可以減少與導電體117之間的接觸電阻。
導電體116被用作電晶體OS1的源極電極和汲極電極中的一個。導電體117被用作電晶體OS1的源極電極和汲極電極中的另一個。
導電體116藉由設置在絕緣體51至絕緣體53中的開口部118連接到設置在下層的佈線。導電體117藉由設置在絕緣體51至絕緣體53中的開口部119連接到設置在下層的佈線。
導電體115被用作電晶體OS1的第一閘極電極。
絕緣體114被用作電晶體OS1的第一閘極絕緣體。
佈線BGL1被用作電晶體OS1的第二閘極電極。注意，在本說明書中，有時將第二閘極電極稱為背閘極。
對導電體115和佈線BGL1既可以供應相同的電位，又可以供應不同的電位。此外，根據情況可以省略佈線BGL1。
絕緣體51至絕緣體53被用作電晶體OS1的基底絕緣體並被用作電晶體OS1的第二閘極絕緣體。
絕緣體14及絕緣體54被用作電晶體OS1的保護絕緣體或層間絕緣體。
如圖2A所示，氧化物半導體112的側面由導電體115圍繞。藉由採用上述結構，可以由導電體115的電場電圍繞氧化物半導體112。將由閘極電極的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構。因此，通道形成在氧化物半導體112整體(bulk)中。在s-channel結構中，可以使大電流流過電晶體的源極與汲極之間，由此可以提高電晶體的通態電流。
因為s-channel結構可以獲得高通態電流，所以可以說是適用於LSI(Large Scale Integration)等要求電晶體微型化的半導體裝置的結構。由於可以使電晶體微型化，因此包括該電晶體的半導體裝置可以實現高集成度及高密度。
被用作閘極電極的導電體115以填埋形成在絕緣體14中的開口部的方式自對準(self align)地形成。如圖2A所示，導電體115和導電體116較佳為彼此不重疊。與此同樣，導電體115和導電體117較佳為彼此不重疊。藉由採用上述結構，產生在導電體115和導電體116之間或導電體115和導電體117之間的寄生電容被抑制，而能夠防止電晶體OS1的工作速度的降低。
圖4A為電晶體OS1的中央部的放大圖。在圖4A中，寬度LG表示導電體115的底面隔著絕緣體114及氧化物半導體113平行地面對氧化物半導體112的頂面的區域的長度。寬度LG表示閘極電極的線寬。另外，在圖4A中，寬度LSD表示導電體116與導電體117之間的距離。寬度LSD表示源極電極與汲極電極之間的距離。
寬度LSD大多取決於最小特徵尺寸。如圖4A所示，寬度LG小於寬度LSD。換言之，在電晶體OS1中可以使閘極電極的線寬小於最小特徵尺寸。明確而言，寬度LG可以為5nm以上且60nm以下，較佳為5nm以上且30nm以下。
在圖4A中，高度HSD表示導電體116的厚度或導電體117的厚度。
藉由使絕緣體114的厚度為高度HSD以下，可以將來自閘極電極的電場施加到通道形成區整體，所以是較佳的。絕緣體114的厚度為30nm以下，較佳為10nm以下。
下面，對電晶體OS1的各組件進行說明。
〈氧化物半導體〉
首先，對可以適用於氧化物半導體111至113的氧化物半導體進行說明。
氧化物半導體112例如是包含銦(In)的氧化物半導體。例如，在氧化物半導體112包含銦時，其載子移動率(電子移動率)得到提高。此外，氧化物半導體112較佳為包含元素M。元素M較佳為鋁(Al)、鎵(Ga)或錫(Sn)等。作為可用作其他元素M的元素，例如有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、釔(Y)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)等。注意，作為元素M，有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，氧化物半導體112較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。
注意，氧化物半導體112不侷限於包含銦的氧化物半導體。氧化物半導體112也可以是不包含銦但包含鋅、鎵或錫的氧化物半導體(例如，鋅錫氧化物或鎵錫氧化物等)等。
作為氧化物半導體112例如使用能隙大的氧化物半導體。氧化物半導 體112的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
氧化物半導體112較佳為後面所述的CAAC-OS膜。
例如，氧化物半導體111及氧化物半導體113是包含一種以上或兩種以上的構成氧化物半導體112的除了氧之外的元素的氧化物半導體。因為氧化物半導體111及氧化物半導體113包含一種以上或兩種以上的構成氧化物半導體112的除了氧之外的元素，所以不容易在氧化物半導體111與氧化物半導體112的介面以及氧化物半導體112與氧化物半導體113的介面處形成介面能階。
另外，在氧化物半導體111或氧化物半導體113是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是In低於50atomic%且M高於50atomic%，更佳的是In低於25atomic%且M高於75atomic%。當利用濺射法形成氧化物半導體111或氧化物半導體113時，可以使用滿足下述原子數比的濺射靶材。例如，In：M：Zn=1：2：4、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：3、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：6：3、In：M：Zn=1：6：4、In：M：Zn=1：6：5、In：M：Zn=1：6：6、In：M：Zn=1：6：7、In：M：Zn=1：6：8、In：M：Zn=1：6：9、In：M：Zn=1：10：1、In：M：Zn=1：5：6。
注意，氧化物半導體111或氧化物半導體113有時也可以不包含銦。例如，氧化物半導體111或氧化物半導體113也可以為氧化鎵或M-Zn氧化物。當利用濺射法形成M-Zn氧化物時，較佳為使用滿足M：Zn=10：1的濺射靶材。
此外，在氧化物半導體112是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是In高於25atomic%且M低於75atomic%，更佳的是In高於34atomic%且M低於66atomic%。當利用濺射法形成氧化物半導體112時，可以使用滿足下述原子數比的濺射靶材。例如，In：M： Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1、In：M：Zn=5：1：7。尤其是，當使用原子數比為In：Ga：Zn=4：2：4.1的濺射靶材時，所形成的氧化物半導體112的原子數比有時接近於In：Ga：Zn=4：2：3。
參照圖4B所示的能帶結構對由氧化物半導體111至113的疊層構成的氧化物半導體110的功能及效果進行說明。圖4B示出圖4A中的虛線A1-A2之間的部分的能帶結構。
在圖4B中，Ec53、Ec111、Ec112、Ec113、Ec114分別示出絕緣體53、氧化物半導體111、氧化物半導體112、氧化物半導體113、絕緣體114的導帶底能量。
這裡，真空能階和導帶底之間的能量差(也稱為“電子親和力”)是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置測定。
絕緣體53及絕緣體114是絕緣體，所以Ec53及Ec114比Ec111、Ec112、及Ec113更接近於真空能階(電子親和力小)。
作為氧化物半導體112，使用其電子親和力大於氧化物半導體111及氧化物半導體113的氧化物半導體。例如，作為氧化物半導體112，使用其電子親和力比氧化物半導體111及氧化物半導體113大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物半導體。注意，電子親和力是真空能階與導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小且氧阻擋性高。因此，氧化物半導體113較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若施加閘極電壓，通道則形成在氧化物半導體111、氧化物半導體112和氧化物半導體113中的電子親和力最大的氧化物半導體112中。
此時，電子不在氧化物半導體111及氧化物半導體113中而主要在氧化物半導體112中移動。因此，即使在氧化物半導體111與絕緣體53的介面或氧化物半導體113與絕緣體114的介面存在很多妨礙電子移動的介面態，也幾乎不會影響到電晶體的通態電流。氧化物半導體111及氧化物半導體113具有類似絕緣體功能。
有時在氧化物半導體111與氧化物半導體112之間具有氧化物半導體111和氧化物半導體112的混合區域。另外，有時在氧化物半導體112與氧化物半導體113之間具有氧化物半導體112和氧化物半導體113的混合區域。混合區域的介面態密度較低。因此，在氧化物半導體111、氧化物半導體112和氧化物半導體113的疊層體的能帶結構中，各層之間的介面附近的能量連續地變化(也稱為連續接合)。
如上所述，由於氧化物半導體111與氧化物半導體112的介面或氧化物半導體112與氧化物半導體113的介面處的介面態密度小，因此在氧化物半導體112中電子移動受到妨礙的情況減少，從而可以提高電晶體的通態電流。
例如，在通道形成區中的物理性凹凸較大的情況下也會發生電晶體中的電子移動的妨礙。為了提高電晶體的通態電流，例如，使氧化物半導體112的頂面或底面(被形成面，在此為氧化物半導體111的頂面)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，使其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。使其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm，即可。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)公司製造的掃描探針顯微鏡SPA-500等測定。
在形成有通道的區域中的缺陷能階密度高的情況下電子移動也會受到妨礙。例如，在氧化物半導體112具有氧缺陷(也記為“VO”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“VOH”。由於VOH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧進入氧缺陷位點的情況比氫進入氧缺陷位點的情況更加穩定。因此，藉由降低氧化物半導體112中的氧缺陷，有時能夠提高電晶體的通態電流。
例如，在氧化物半導體112的某個深度或某個區域中，使利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。
為了減少氧化物半導體112的氧缺陷，例如採用將包含於絕緣體53中的過量氧經過氧化物半導體111移動到氧化物半導體112的方法等。此時，氧化物半導體111較佳為具有氧透過性的層(使氧經過或透過的層)。
當電晶體具有s-channel結構時，通道形成在氧化物半導體112整體中。因此，氧化物半導體112的厚度越大，通道區越大。亦即，氧化物半導體112越厚，越能夠提高電晶體的通態電流。
此外，為了提高電晶體的通態電流，氧化物半導體113的厚度越小越好。例如，氧化物半導體113可以具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域。另一方面，氧化物半導體113具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的氧化物半導體112中的功能。因此，氧化物半導體113較佳為具有一定程度的厚度。例如，氧化物半導體113可以具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域。另外，為了抑制從絕緣體53等釋放的氧向外擴散，氧化物半導體113較佳為具有阻擋氧的性質。
此外，為了提高電晶體的可靠性，較佳的是，氧化物半導體111較厚且氧化物半導體113較薄。例如，氧化物半導體111可以具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域。藉由將氧化物半導體111形成得厚，可以拉開從相鄰的絕緣體與氧化物半導體111的介面到形成有通道的氧化物半導體112的距離。注意，為了防止半導體裝置的生產率下降，氧化物半導體111可以具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域。
例如在氧化物半導體112與氧化物半導體111之間具有藉由SIMS分析測出的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3，較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。此外，在氧化物半導體112與氧化物半導體113之間具有藉由SIMS測出的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3，較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。
此外，為了降低氧化物半導體112的氫濃度，較佳為降低氧化物半導體111及氧化物半導體113的氫濃度。氧化物半導體111及氧化物半導體113具有藉由SIMS測出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。此外，為了降低氧化物半導體112的氮濃度，較佳為降低氧化物半導體111及氧化物半導體113的氮濃度。氧化物半導體111及氧化物半導體113具有藉由SIMS測出的氮濃度為1×1016atoms/cm3以上且低於5×1019atoms/cm3，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1018atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1017atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有氧化物半導體111或氧化物半導體113的兩層結構。或者，也可以採用在氧化物半導體111上或下、或者在氧化物半導體113上或下設置作為氧化物半導體111、氧化物半導體112和氧化物半導體113例示的半導體中的任一個的四層結構。 或者，也可以採用在氧化物半導體111上、氧化物半導體111下、氧化物半導體113上、氧化物半導體113下中的兩處以上設置作為氧化物半導體111、氧化物半導體112和氧化物半導體113例示的半導體中的任一個的n層結構(n為5以上的整數)。
〈基底絕緣體〉
作為絕緣體51的材料，例如可以舉出氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等。
另外，作為絕緣體51，也可以使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮等起反應而形成的步階覆蓋性良好的氧化矽。
絕緣體53較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣體53脫離的氧被供應到氧化物半導體110，由此可以減少氧化物半導體110中的氧缺陷。其結果是，可以抑制電晶體的電特性變動，而可以提高可靠性。
例如在熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，其氧含量超過化學計量組成的氧化物膜的換算為氧原子時的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下的範圍內。
絕緣體53較佳為包含能夠對氧化物半導體110供應氧的氧化物。例如，作為絕緣體53，較佳為使用包含氧化矽或氧氮化矽的材料。或者，作為絕緣體53也可以使用金屬氧化物，如氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
為了使絕緣體53含有過量氧，例如，在氧氛圍下形成絕緣體53即可。或者，可以對成膜後的絕緣體53引入氧而形成含有過量氧的區域。或者， 還可以組合上述兩種方法。
例如，對成膜之後的絕緣體53引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過量氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。或者，也可以使其包含氫等。例如，較佳為使用二氧化碳、氫、氬的混合氣體。
另外，在形成絕緣體53後，為了提高頂面的平坦性，也可以進行使用CMP(Chemical Mechanical Polishing；化學機械拋光)法等的平坦化處理。
絕緣體52具有防止絕緣體53中的氧與佈線BGL1中的金屬鍵合而減少絕緣體53中的氧的鈍化功能。
絕緣體52較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣體52，可以防止氧從氧化物半導體110擴散到外部並防止氫或水等從外部進入氧化物半導體110。
作為絕緣體52，例如可以使用氮化物絕緣體。作為該氮化物絕緣體，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣體代替氮化物絕緣體。作為氧化物絕緣體，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
在電晶體OS1中，藉由對電荷俘獲層注入電子，可以控制臨界電壓。電荷俘獲層較佳為設置在絕緣體51或絕緣體52中。例如，藉由使用氧化鉿、氧化鋁、氧化鉭、矽酸鋁等形成絕緣體52，可以將其用作電荷俘獲層。
〈閘極電極、源極電極、汲極電極〉
導電體115、導電體116及導電體117較佳為包含選自銅(Cu)、鎢(W)、 鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述材料的合金、或以上述材料為主成分的化合物的導電體的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料形成。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
另外，作為導電體115、導電體116及導電體117，可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。作為上述透明導電材料，例如可以舉出氧化銦、銦錫氧化物(ITO：Indium Tin Oxide)、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅等。
另外，作為導電體115、導電體116及導電體117，可以使用上述金屬和上述透明導電材料的疊層。
導電體115、導電體116及導電體117，較佳為使用氧化銥、氧化釕、釕酸鍶(strontium ruthenate)等包含貴金屬的導電氧化物。上述導電氧化物即使與氧化物半導體接觸也很少從氧化物半導體奪取氧，而不容易在氧化物半導體中形成氧缺陷。
〈低電阻區〉
區域151及區域152例如當導電體116及導電體117從氧化物半導體111及氧化物半導體112抽出氧時形成。氧更容易在高溫加熱時被抽出。電晶體的製程包括幾個加熱製程，因此在區域151及區域152形成氧缺陷。另外，藉由加熱氫進入該氧缺陷位點，導致區域151及區域152中包含的載子濃度增加。其結果是，區域151及區域152的電阻降低。
〈閘極絕緣體〉
絕緣體114較佳為包括相對介電常數高的絕緣體。例如，絕緣體114較佳為包含氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。
或者，絕緣體114較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與相對介電常數高的絕緣體組合，可以實現具有熱穩定性及高相對介電常數的疊層結構。例如，藉由在氧化物半導體113一側包含氧化鋁、氧化鎵或氧化鉿，並且在導電體115一側包含氧化矽或氧氮化矽，能夠防止氧化矽或氧氮化矽所含有的矽混入氧化物半導體112等。
〈層間絕緣體、保護絕緣體〉
絕緣體14較佳為包括相對介電常數低的絕緣體。例如，絕緣體14較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽或樹脂等。或者，絕緣體14較佳為具有氧化矽或氧氮化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸樹脂等。
絕緣體54較佳為具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣體54，可以防止氧從氧化物半導體110擴散到外部並防止氫或水等從外部進入氧化物半導體110。
作為絕緣體54，例如可以使用氮化物絕緣體。作為該氮化物絕緣體，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣體代替氮化物絕緣體。作為氧化物絕緣體，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
因為氧化鋁膜的不使氫、水分等雜質及氧的兩者透過的阻擋效果高，所以較佳為用於絕緣體54。
圖5A是抽出圖1所示的剖面圖的層L5至層L6的部分的圖。另外，圖5B表示電容元件C0及電晶體OS2的俯視圖。為顯而易見，圖5B的俯視圖省略表示一部分要素。圖5A的左邊表示對應於圖5B所示的點劃線Y1-X2的剖面圖，圖5A的右邊表示對應於圖5B所示的點劃線Y1-Y2的剖 面圖。注意，有時將點劃線X1-X2稱為電晶體OS2的通道長度方向，並且將點劃線Y1-Y2稱為電晶體OS2的通道寬度方向。
《電容元件C0》
電容元件C0包括導電體120、導電體121及絕緣體122。導電體120及導電體121被用作電容元件C0的電極。另外，絕緣體122被用作電容元件C0的電容絕緣體。
絕緣體122較佳為包括相對介電常數高的絕緣體。例如，絕緣體122較佳為包含氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。
作為導電體120及導電體121，較佳為包含銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電體的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料。
尤其是，在絕緣體122包含金屬氧化物的情況下，導電體120及導電體121較佳為包含銥、釕、鉑、釕酸鍶等貴金屬。這些貴金屬即使與包含在絕緣體122中的金屬氧化物接觸也很少從絕緣體122奪取氧，而不容易形成由於氧缺陷導致的絕緣體122的缺陷。
絕緣體15及絕緣體16較佳為包括相對介電常數低的絕緣體。例如，絕緣體15及絕緣體16較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽或樹脂等。或者，絕緣體15及絕緣體16較佳為具有氧化矽或氧氮化矽和樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如有聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸樹脂等。
《電晶體OS2》
對電晶體OS2進行說明。下面、對在對電晶體OS2適用OS電晶體的情況進行說明。
電晶體OS2包括佈線BGL2、佈線44及以覆蓋佈線BGL2及佈線44的方式形成的絕緣體55、絕緣體55上的絕緣體56、絕緣體56上的絕緣體57、在絕緣體57上按順序形成的氧化物半導體131和氧化物半導體132的疊層、與氧化物半導體132的頂面及側面接觸的導電體136、與導電體136同樣地與氧化物半導體132的頂面及側面接觸的導電體137、導電體136及導電體137上的絕緣體17、與氧化物半導體131、氧化物半導體132、導電體136、導電體137及絕緣體17接觸的氧化物半導體133、氧化物半導體133上的絕緣體134、絕緣體134上的佈線WL、以覆蓋佈線WL的方式形成的絕緣體58。注意，將氧化物半導體131、氧化物半導體132及氧化物半導體133總稱為氧化物半導體130。
氧化物半導體132是半導體並被用作電晶體OS2的通道。
氧化物半導體131及氧化物半導體132包括區域153及區域154。區域153形成在導電體136與氧化物半導體131及氧化物半導體132接觸的區域附近，並且區域154形成在導電體137與氧化物半導體131及氧化物半導體132接觸的區域附近。
區域153及區域154被用作低電阻區域。藉由使氧化物半導體131及氧化物半導體132包括區域153，可以減少與導電體136之間的接觸電阻。與此同樣，藉由使氧化物半導體131及氧化物半導體132包括區域154，可以減少與導電體137之間的接觸電阻。
導電體136被用作電晶體OS2的源極電極和汲極電極中的一個。導電體137被用作電晶體OS2的源極電極和汲極電極中的另一個。
導電體136藉由設置在絕緣體55至絕緣體57中的開口部138連接到佈線44。
電晶體OS2藉由導電體136、佈線44及插頭24連接到電容元件C0。
佈線WL被用作記憶單元MC的字線及電晶體OS2的第一閘極電極。
絕緣體134被用作電晶體OS2的第一閘極絕緣體。
佈線BGL2被用作電晶體OS2的第二閘極電極。
對佈線WL和佈線BGL2既可以供應相同的電位，又可以供應不同的電位。此外，根據情況可以省略佈線BGL2。
絕緣體55至絕緣體57被用作電晶體OS2的基底絕緣體並被用作電晶體OS2的第二閘極絕緣體。
絕緣體17及絕緣體58被用作電晶體OS2的保護絕緣體或層間絕緣體。
氧化物半導體131、氧化物半導體132及氧化物半導體133的詳細內容分別可以參照電晶體OS1的氧化物半導體111、氧化物半導體112及氧化物半導體113的記載。
絕緣體55、絕緣體56、絕緣體57、絕緣體17及絕緣體58的詳細內容分別可以參照電晶體OS1的絕緣體51、絕緣體52、絕緣體53、絕緣體14及絕緣體54的記載。
佈線WL、導電體136及導電體137的詳細內容分別可以參照電晶體OS1的導電體115、導電體116及導電體117的記載。
絕緣體134的詳細內容可以參照電晶體OS1的絕緣體114的記載。
區域153及區域154的詳細內容分別可以參照電晶體OS1的區域151及區域152的記載。
注意，圖1、圖2A至圖2C、圖3、圖4A和圖4B及圖5A和圖5B中 沒有符號及陰影圖案的區域由絕緣體構成。作為上述絕緣體，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的材料的絕緣體。另外，在該區域中，也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
電晶體OS2也可以使用被用作源極電極或汲極電極的導電體的疊層膜形成。圖6示出該情況的例子。在圖6所示的電晶體OS2中，導電體136由導電體136a和導電體136b的疊層構成，導電體137由導電體137a和導電體137b的疊層構成。
導電體136a較佳為比導電體136b不容易透過氧。由此，可以防止由於氧化而導致的導電體136b的導電率的降低。與此同樣，導電體137a較佳為比導電體137b不容易透過氧。由此，可以防止由於氧化而導致的導電體137b的導電率的降低。
注意，可以將上述結構適用於電晶體OS1所包括的導電體116及導電體117。
《半導體裝置的製造方法》
接著，參照圖7A至圖7C、圖8A至圖8C、圖9A和圖9B、圖10A和圖10B及圖11A和圖11B對電晶體OS2的製造方法進行說明。注意，在圖7A至圖7C、圖8A至圖8C、圖9A和圖9B、圖10A和圖10B及圖11A和圖11B中，省略了電晶體M0、電晶體OS1及電容元件C0的一部分。
首先，在基板11上形成電晶體M0、電晶體OS1及電容元件C0，在電容元件C0上形成插頭24、佈線BGL2及佈線44(圖7A)。電晶體M0及電容元件C0可以藉由一般的半導體製造步驟形成。電晶體OS1的製造方法可以參照下面說明的電晶體OS2的製造方法。
接著，形成絕緣體55至絕緣體57(圖7B)。絕緣體55至絕緣體57可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法、MBE (Molecular Beam Epitaxy：分子束磊晶)法、ALD(Atomic Layer Deposition)法或PLD(Pulsed Laser Deposition：原子層沉積)法等形成。
此外，可以將CVD法分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分類為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
例如，對成膜之後的絕緣體57引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過量氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。或者，也可以使其包含氫等。例如，較佳為使用二氧化碳、氫、氬的混合氣體。
另外，在形成絕緣體57後，為了提高頂面的平坦性，較佳為進行使用CMP法等的平坦化處理。
接著，形成氧化物半導體131i及氧化物半導體132i(圖7C)。氧化物半導體131i及氧化物半導體132i可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、PLD法或ALD法等形成。尤其是，較佳為使用對向靶材式濺射裝置形成。藉由使用對向靶材式濺射裝置形成氧化物半導體131i及氧化物半導體132i，可以減少形成半導體時的電漿損傷。由此，可以減少氧化物半導體131i及氧化物半導體132i的膜中的氧缺損。另外，藉由使用對向靶材式濺射裝置，可以在高真空下形成膜。由此，可以降低所形成的氧化物半導體中的雜質濃度(例如，氫、稀有氣體(氬等)、水等)。另外，也可以使用具有感應耦合天線導體板的濺射裝置。由此，可以以高的沉積速度形成大面積且均勻性高的膜。
在作為氧化物半導體131i及氧化物半導體132i藉由MOCVD法形成In-Ga-Zn氧化物層時，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基 鋅等。注意，源氣體不侷限於上述組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。另外，還可以使用二乙基鋅等代替二甲基鋅。
較佳為在形成氧化物半導體131i及氧化物半導體132i之後進行加熱處理。該加熱處理以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度進行即可。該加熱處理也可以在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。該加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行該加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行加熱處理，可以提高半導體的結晶性，並可以去除氫或水等雜質。
接著，藉由光微影法及乾蝕刻法將氧化物半導體131i及氧化物半導體132i加工為島狀的氧化物半導體131及氧化物半導體132(圖8A)。再者，在形成氧化物半導體131及氧化物半導體132之後，較佳為如圖式中的箭頭所示地進行高密度電漿處理。高密度電漿處理較佳為在氧氣分下進行。氧氣分是指含有氧原子的氣體氛圍，並且是指氧、臭氧或氮氧化物(一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮等)的氛圍。另外，氧氛圍中也可以包含氮或稀有氣體(氦、氬等)的惰性氣體。如此，進行氧氣分下的高密度電漿處理，可以填補氧化物半導體131及氧化物半導體132的氧缺陷。另外，可以從氧化物半導體131及氧化物半導體132去除例如氫、碳、水分等雜質。換言之，藉由高密度電漿處理能夠恢復或去除由於光微影法及乾蝕刻法發生的氧化物半導體131及氧化物半導體132的損傷或雜質。
例如，高密度電漿處理例如可以使用頻率為0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下、或2.2GHz以上且2.8GHz以下(典型為2.45GHz)的高頻產生器而產生的微波。另外，可以將處理壓力設定為10Pa以上且5000Pa以下、較佳為設定為200Pa以上且1500Pa以下、更佳為設定為300Pa以上且1000Pa以下，可以將基板溫度設定為100℃以上且600℃以下(典型為400℃)，並且可以使用氧和氬的混合氣體。
例如，藉由使用2.45GHz的微波來產生高密度電漿，電子密度較佳為1×1011/cm3以上且1×1013/cm3以下，電子溫度較佳為2eV以下，離子能量較佳為5eV以下。這種高密度電漿處理的自由基的運動能小，與習知的電漿處理相比因電漿而導致的損傷少。因此，可以形成缺陷少的膜。較佳為將從產生微波的天線到被處理物的距離設定為5mm以上且120mm以下、更佳為20mm以上且60mm以下。
或者，也可以設置向基板一側施加RF(Radio Frequency)偏壓的電漿電源。例如，RF偏壓的頻率可以為13.56MHz或27.12MHz等即可。藉由使用高密度電漿可以生成高密度的氧離子，並且藉由向基板一側施加RF偏壓可以高效地將由高密度電漿生成的氧離子引入被處理物中。因此，較佳為在對基板施加偏壓的同時進行高密度電漿處理。
另外，也可以在高密度電漿處理後不暴露於大氣地連續進行加熱處理。另外，高密度電漿處理也可以在加熱處理後不暴露於大氣地連續進行。藉由連續進行高密度電漿處理和加熱處理，可以抑制在處理期間中的雜質混入。另外，藉由在氧氛圍下進行高密度電漿處理後進行加熱處理，可以使被添加到被處理物的氧中的未用於氧缺陷填補的多餘的氧脫離。另外，例如，上述加熱處理可以利用燈退火等進行。
另外，高密度電漿處理的處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下、或者3分鐘以上且15分鐘以下。
另外，加熱處理的處理溫度較佳為250℃以上且800℃以下、300℃以上且700℃以下或者400℃以上且600℃以下，處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下、或者3分鐘以上且15分鐘以下。
接著，藉由光微影法及乾蝕刻法在絕緣體55至57中形成開口部138(圖8B)。並且，也可以在形成開口部138之後如圖式中的箭頭所示地進行上述的高密度電漿處理。藉由高密度電漿處理，可以恢復形成開口部138時發生的氧化物半導體131及氧化物半導體132的損傷並去除雜質。
在形成開口部138之後，在氧氛圍下進行高密度電漿處理時，佈線44的露出部分被氧化。因此，作為佈線44較佳為使用不容易被氧化或即使被氧化導電性也能持續的材料。作為上述材料，例如可以舉出包含氧化銦、氧化錫或氧化鋅的透明導電材料。另外，可以舉出包含銥、金、鉑、釕、銅、釕酸鍶等的材料。
接著，形成導電體142(圖8C)。導電體142藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、PLD法或ALD法等形成。注意，導電體142具有覆蓋氧化物半導體131及氧化物半導體132的形狀。在形成導電體142時，由於氧化物半導體131的側面、氧化物半導體132的頂面及側面的一部分受損，而有時形成被低電阻化的區域(圖5A所示的區域153及區域154)。這些被低電阻化的區域可以降低導電體142和氧化物半導體131及氧化物半導體132之間的接觸電阻。
接著，形成絕緣體17(圖9A)。絕緣體17可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體17較佳為使用TEOS氣體形成。絕緣體17也可以以其頂面具有平坦性的方式形成。例如，在成膜剛結束後，絕緣體17的頂面可以具有平坦性。或者，例如，也可以對絕緣體17以與基板背面等基準面成為平行的方式進行平坦化處理。作為平坦化處理，有化學機械拋光處理、乾蝕刻處理等。但是，絕緣體17的頂面也可以不具有平坦性。
接著，藉由光微影法在絕緣體17上形成光阻遮罩。在此，為了提高絕緣體17的頂面和光阻遮罩之間的緊密性，例如在絕緣體17和光阻遮罩之間設置有機塗布膜。
接著，藉由乾蝕刻法，對絕緣體17進行直到到達導電體142的頂面的第一加工。
接著，藉由利用乾蝕刻法的第二加工，使導電體142分離成導電體136和導電體137(圖9B)。注意，第一加工及第二加工可以採用相同的光微影法，也可以採用不同的光微影法。
此時，氧化物半導體132包括露出的區域。氧化物半導體132的露出的區域的一部分有時由於上述第二加工被去除。此外，有時蝕刻氣體的殘留成分等雜質元素附著在氧化物半導體132的露出的表面。為了去除附著在氧化物半導體132的表面的雜質元素，例如可以進行使用稀氫氟酸等的洗滌處理、使用臭氧等的洗滌處理、或使用紫外線等的洗滌處理。另外，也可以組合多個洗滌處理。由此，氧化物半導體132的露出的面(通道形成區域)成為高電阻。
在進行第二加工之後，可以進行上述的高密度電漿處理。由此，在進行第一及第二加工時，可以去除形成在絕緣體17的側面等上的反應生成物(也稱為Rabbit Ear：兔子耳朵)。
接著，形成氧化物半導體133i、絕緣體134i及導電體143(圖10A)。氧化物半導體133i、絕緣體134i及導電體143可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體134i尤其較佳為藉由使用TEOS氣體形成。另外，導電體143較佳為以填埋設置在絕緣體17中的開口部的方式形成。因此，導電體143較佳為利用CVD法(尤其是MCVD法)形成。
另外，為了提高導電體的緊密性，作為導電體143有時較佳為採用藉由ALD法等形成的導電體與藉由CVD法形成的導電體的疊層。例如，作為導電體143，可以使用按順序層疊氮化鈦和鎢的疊層。
接著，藉由CMP法等進行直到露出絕緣體17的表面的拋光。形成佈線WL、絕緣體134、氧化物半導體133(圖10B)。
由此，被用作閘極電極的佈線WL可以自對準地形成而不使用光微影法。另外，因為可以不考慮被用作閘極電極的佈線WL與被用作源極電極或汲極電極的導電體136及導電體137的位置對準確度形成閘極電極，所以可以減小半導體裝置10的面積。另外，因為不需要光微影法步驟，而可以期待由於步驟簡化帶來的生產性的提高。
另外，不一定必須進行直到絕緣體17的表面露出的拋光，也可以進行直到露出絕緣體134的表面為止的拋光來形成佈線WL。另外，也可以進行直到露出氧化物半導體133的表面為止的拋光來形成佈線WL。絕緣體17、絕緣體134或氧化物半導體133較佳為具有被用作CMP阻擋物的絕緣體。
接著，形成絕緣體58(圖11A)。絕緣體58可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體58可以以其頂面具有平坦性的方式形成。
在形成絕緣體58後，可以進行加熱處理。該加熱處理以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度進行即可。該加熱處理也可以在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。藉由該加熱處理，可以將氧從絕緣體57等供應到氧化物半導體131至133，而降低氧化物半導體131至133中的氧缺陷。此時，從絕緣體57脫離的氧被絕緣體58阻擋，所以能夠有效地封閉該氧。
最後，形成插頭25、佈線45、插頭26、佈線BL等(圖11B)。插頭及佈線等的製造方法可以採用一般的半導體製造方法即可，因此省略詳細說明。
如上所述可製造半導體裝置10。
《半導體裝置的結構實例2》
下面，對半導體裝置10的其他結構實例進行說明。圖12示出將圖1中的佈線BL設置在電晶體OS1和電容元件C0之間的例子。電晶體OS2藉由佈線90、插頭91、佈線92、插頭93、佈線94及插頭95電連接到佈線BL。
藉由採用圖12所示的半導體裝置10的結構，可以最後形成電晶體OS2，因此可以減少電晶體OS2受到過程損傷的頻率。
《半導體裝置的結構實例3》
圖33示出去除圖1中的電晶體OS1並由多個電晶體M0構成感測放大 器SA的情況。在層L1和層L5之間存在有層L8，層L8包括佈線40_1、佈線40_2、插頭21_1及插頭23等。
藉由採用圖33所示的半導體裝置10的結構，可以簡化製造步驟。
實施方式2
在本實施方式中，參照圖13A至圖13C、圖14、圖15、圖16、圖17及圖18，對本發明的一個實施方式的半導體裝置的結構實例進行說明。
《半導體裝置的結構實例1》
圖13A示出半導體裝置10的電路結構實例。另外，圖13B示出圖13A的半導體裝置10的俯視圖。
半導體裝置10包括單元陣列70及感測放大器電路60。單元陣列70包括多個記憶單元MC。各記憶單元MC與佈線WL及佈線BL連接。根據供應到佈線WL的電位選擇記憶單元MC，對佈線BL供應對應於寫入記憶單元MC的資料的電位(以下，也稱為寫入電位)，由此將資料寫入記憶單元MC。在此，對單元陣列70包括i行j列(i及j為2以上的整數)記憶單元MC的情況進行說明。因此，在單元陣列70中設置有i個佈線WL及j個佈線BL。
感測放大器電路60與多個佈線BL及佈線GBL連接。感測放大器電路60具有放大被輸入的信號的功能及控制被放大的信號的輸出的功能。明確而言，感測放大器電路60具有放大對應於儲存在記憶單元MC中的資料的佈線BL的電位(以下，也稱為讀出電位)並在指定的時機將其輸出到佈線GBL的功能。藉由由感測放大器電路60放大讀出電位，即使在從記憶單元MC讀出的電位極低的情況下，也可以確實地讀出資料。另外，藉由控制對佈線GBL的被放大的電位的輸出，可以共同使用佈線GBL。
在本發明的一個實施方式中，作為單元陣列70的佈局方式，可以採用翻折型或開放型等。當採用翻折型時，可以減少因佈線WL的電位變化而產生在輸出到佈線BL的讀出電位上的雜訊。當採用開放型時，由於可以使 記憶單元MC的密度比翻折型高，所以可以減小單元陣列70的面積。在圖13A和圖13B中，示出採用翻折型單元陣列70的結構。在圖13A和圖13B所示的單元陣列70中，連接到一個佈線BL的記憶單元MC及連接到與該佈線BL相鄰的佈線BL的記憶單元MC不與同一佈線WL連接。
感測放大器SA具有放大參考電位與供應到佈線BL的讀出電位之間的差並保持被放大的電位差的功能。感測放大器SA還具有控制被放大的電位輸出到佈線GBL的功能。在此，示出一個感測放大器SA與兩個佈線BL及兩個佈線GBL連接的結構實例。
在本發明的一個實施方式中，記憶單元MC形成在與感測放大器SA不同的層。尤其是，記憶單元MC較佳為形成在感測放大器SA的上層。另外，至少一個記憶單元MC設置為具有與感測放大器SA重疊的區域。由此，與記憶單元MC及感測放大器SA設置在同一個層中的情況相比，可以減小半導體裝置10的面積。因此可以增加半導體裝置10的每單位面積的記憶容量。當所有的記憶單元MC設置得與感測放大器SA重疊時，可以進一步減小半導體裝置10的面積。記憶單元MC既可以設置為具有與一個感測放大器SA重疊的區域，又可以設置為具有與多個感測放大器SA重疊的區域。另外，單元陣列70中的記憶單元MC的個數可以自由設定。例如，可以為128以上且512以下。
藉由層疊記憶單元MC與感測放大器SA，可以縮短將記憶單元MC和感測放大器SA連接的佈線BL的長度。由此，可以抑制佈線BL的佈線電阻，而可以實現半導體裝置10的功耗的減少及工作速度的提高。此外，由於可以減小設置在記憶單元MC中的電容元件的面積，由此可以減小記憶單元MC。
圖13C示出記憶單元MC的結構實例。記憶單元MC包括電晶體OS2及電容元件C0。電晶體OS2的閘極與佈線WL連接，源極和汲極中的一個與電容元件C0的一個電極連接，源極和汲極中的另一個與佈線BL連接。電容元件C0的另一個電極與被供應指定的電位(接地電位等)的佈線或端子連接。在此，將連接到電晶體OS2的源極和汲極中的一個及電容元件C0的一個電極的節點稱為節點N。
電晶體OS2具有在成為關閉狀態時保持積蓄在節點N中的電荷的功能。因此，電晶體OS2的關態電流較佳為小。當電晶體OS2的關態電流小時，可以抑制保持在節點N中的電荷的洩漏。因此，可以長時間保持儲存在記憶單元MC中的資料。
實施方式1所示的OS電晶體的關態電流極小，所以該電晶體較佳為被用作電晶體OS2。藉由作為記憶單元MC使用OS電晶體，可以極長時間保持被寫入的資料，由此可以延長更新工作的間隔。明確而言，可以使更新工作的間隔為1小時以上。
電晶體OS2的第二閘極與佈線BGL2電連接。根據供應給佈線BGL2的電壓電晶體OS2可以調整臨界值。例如，在對佈線BGL2施加負電位的情況下，電晶體OS2的臨界值向正方向變動。其結果，電晶體OS2處於常關閉狀態，可以進一步減少關態電流。注意，在圖13A、圖13B、後面說明的圖14、圖17、圖18中，省略表示佈線BGL2。
藉由由OS電晶體構成記憶單元MC，可以將半導體裝置10用作能夠長時間保持資料的記憶體裝置。因此，在半導體裝置10不進行資料寫入或讀出時可以長時間停止供電。由此可以減少半導體裝置10的功耗。
接著，參照圖14說明半導體裝置10的更具體的結構實例。
圖14所示的半導體裝置10是藉由對圖13A至圖13C所示的半導體裝置10追加驅動電路80、主放大器81及輸入輸出電路82而構成。
主放大器81與感測放大器電路60及輸入輸出電路82連接。主放大器81具有放大被輸入的信號的功能。明確而言，主放大器81具有放大佈線GBL的電位並將其輸出到輸入輸出電路82的功能。另外，也可以不設置主放大器81。
輸入輸出電路82具有將佈線GBL的電位或者從主放大器81輸出的電位作為讀出資料輸出到外部的功能。
驅動電路80藉由佈線WL與記憶單元MC連接。驅動電路80具有對指定的佈線WL供應用來選擇進行資料寫入的記憶單元MC的信號(以下，也稱為寫入字信號)的功能。驅動電路80可以由解碼器等構成。
感測放大器SA藉由佈線BL與記憶單元MC連接。在此，相鄰的兩個佈線BL(佈線BL_1及佈線BL_2)與同一感測放大器SA連接。感測放大器SA包括放大電路62及開關電路63。
放大電路62具有放大佈線BL的電位的功能。明確而言，放大電路62具有放大佈線BL的電位與參考電位之間的差並保持被放大的電位差的功能。例如，當放大佈線BL_1的電位時，以佈線BL_2的電位為參考電位放大佈線BL_1與佈線BL_2的電位差。當放大佈線BL_2的電位時，以佈線BL_1的電位為參考電位放大佈線BL_1與佈線BL_2的電位差。
開關電路63具有選擇是否將被放大的佈線BL的電位輸出到佈線GBL的功能。在此示出開關電路63與兩個佈線GBL(佈線GBL_1及佈線GBL_2)連接的例子。開關電路63具有控制佈線BL_1與佈線GBL_1之間的導通狀態及佈線BL_2與佈線GBL_2之間的導通狀態的功能。開關電路63與多個佈線CSEL中的任一個連接。根據從驅動電路80供應到佈線CSEL的信號控制開關電路63的工作。半導體裝置10藉由開關電路63及佈線CSEL可以選擇輸出到外部的信號。由此，輸入輸出電路82不需要使用多工器等選擇信號的功能，所以可以簡化電路結構而減小佔有面積。
再者，在上述結構中，如圖14所示，開關電路63及佈線CSEL較佳為設置為具有與單元陣列70重疊的區域。明確而言，開關電路63及佈線CSEL較佳為設置為具有與記憶單元MC重疊的區域。由此，可以在抑制半導體裝置10的面積增加的同時對感測放大器電路60賦予選擇輸出信號的功能。
在此，示出佈線WL及佈線CSEL與驅動電路80連接的結構，但是佈線WL及佈線CSEL也可以分別與不同的驅動電路連接。此時，佈線WL及佈線CSEL的電位由不同的驅動電路控制。
注意，對佈線GBL的個數沒有特別的限制，可以為小於單元陣列70所包括的佈線BL的個數(j)的任意數。例如，在與一個佈線GBL連接的佈線BL的個數為k(k是2以上的整數)的情況下，佈線GBL的個數為j/k。
〈感測放大器的結構實例〉
接著，對本發明的一個實施方式的感測放大器SA的具體結構實例進行說明。
圖15示出記憶單元MC及與記憶單元MC電連接的感測放大器SA的電路結構的一個例子。記憶單元MC藉由佈線BL與感測放大器SA連接。在此，記憶單元MC_1藉由佈線BL_1與感測放大器SA連接，記憶單元MC_2藉由佈線BL_2與感測放大器SA連接。
在圖15中，示出佈線BL_1與一個記憶單元MC_1連接的結構，但是佈線BL_1也可以與多個記憶單元MC_1連接。與此同樣，佈線BL_2也可以與多個記憶單元MC_2連接。
感測放大器SA包括放大電路62、開關電路63及預充電電路64。
放大電路62包括p通道型電晶體251和p通道型電晶體252以及n通道型電晶體253和n通道型電晶體254。電晶體251的源極和汲極中的一個與佈線SP連接，電晶體251的源極和汲極中的另一個與電晶體252的閘極、電晶體254的閘極及佈線BL_1連接。電晶體253的源極和汲極中的一個與電晶體252的閘極、電晶體254的閘極及佈線BL_1連接，電晶體253的源極和汲極中的另一個與佈線SN連接。電晶體252的源極和汲極中的一個與佈線SP連接，電晶體252的源極和汲極中的另一個與電晶體251的閘極、電晶體253的閘極及佈線BL_2連接。電晶體254的源極和汲極中的一個與電晶體251的閘極、電晶體253的閘極及佈線BL_2連接，電晶體254的源極和汲極中的另一個與佈線SN連接。放大電路62具有放大佈線BL_1的電位的功能及放大佈線BL_2的電位的功能。注意，在圖15中，包括放大電路62的感測放大器SA起到閂鎖型感測放大器的作用。
開關電路63包括n通道型電晶體255和n通道型電晶體256。電晶體255和電晶體256也可以為p通道型電晶體。電晶體255的源極和汲極中的一個與佈線BL_1連接，電晶體255的源極和汲極中的另一個與佈線GBL_1連接。電晶體256的源極和汲極中的一個與佈線BL_2連接，電晶體256的源極和汲極中的另一個與佈線GBL_2連接。電晶體255的閘極及電晶體256的閘極與佈線CSEL連接。開關電路63具有根據供應到佈線CSEL的電位控制佈線BL_1與佈線GBL_1之間的導通狀態及佈線BL_2與佈線GBL_2之間的導通狀態的功能。
預充電電路64包括n通道型電晶體257、n通道型電晶體258及n通道型電晶體259。電晶體257至電晶體259也可以為p通道型電晶體。電晶體257的源極和汲極中的一個與佈線BL_1連接，電晶體257的源極和汲極中的另一個與佈線Pre連接。電晶體258的源極和汲極中的一個與佈線BL_2連接，電晶體258的源極和汲極中的另一個與佈線Pre連接。電晶體259的源極和汲極中的一個與佈線BL_1連接，電晶體259的源極和汲極中的另一個與佈線BL_2連接。電晶體257的閘極、電晶體258的閘極及電晶體259的閘極與佈線PL連接。預充電電路64具有使佈線BL_1及佈線BL_2的電位初始化的功能。
放大電路62、開關電路63及預充電電路64較佳為設置為具有與記憶單元MC重疊的區域。
感測放大器的工作實例
接著，參照圖16所示的時序圖對圖15所示的記憶單元MC與感測放大器SA的讀出資料時的工作的一個例子進行說明。
首先，在期間T1，使預充電電路64中的電晶體257至電晶體259導通，使佈線BL_1及佈線BL_2的電位初始化。明確而言，對佈線PL供應高位準電位VH_PL，使預充電電路64中的電晶體257至電晶體259導通。由此，佈線BL_1及佈線BL_2被供應佈線Pre的電位Vpre。電位Vpre例如可以為(VH_SP+VL_SN)/2。
在期間T1，佈線CSEL被供應低位準電位VL_CSEL，在開關電路63中電晶體255及電晶體256處於關閉狀態。佈線WL_1被供應低位準電位VL_WL，在記憶單元MC_1中電晶體OS2處於關閉狀態。同樣地，雖然在圖16中未圖示，但是佈線WL_2被供應低位準電位VL_WL，在記憶單元MC_2中電晶體OS2處於關閉狀態。佈線SP及佈線SN被供應電位Vpre，放大電路62處於關閉狀態。
接著，對佈線PL供應低位準電位VL_PL，使預充電電路64中的電晶體257至電晶體259關閉。並且，在期間T2，選擇佈線WL_1。明確而言，在圖16中，藉由對佈線WL_1供應高位準電位VH_WL，選擇佈線WL_1，在記憶單元MC_1中使電晶體OS2導通。藉由採用上述結構，佈線BL_1與電容元件C0藉由電晶體OS2導通。並且，因為佈線BL_1與電容元件C0導通，佈線BL_1的電位根據保持在電容元件C0中的電位變動。
在圖16所示的時序圖中，例示出積蓄在電容元件C0中的電荷量多的情況。明確而言，當積蓄在電容元件C0中的電荷量多時，電荷從電容元件C0釋放到佈線BL_1，由此佈線BL_1的電位從電位Vpre上升相當於ΔV1的部分。與此相反，當積蓄在電容元件C0的電荷量少時，電荷從佈線BL_1流入電容元件C0，由此佈線BL_1的電位從電位Vpre下降相當於ΔV2的部分。
在期間T2，佈線CSEL繼續被供應低位準電位VL_CSEL，在開關電路63中電晶體255及電晶體256維持關閉狀態。佈線SP及佈線SN繼續被供應電位Vpre，感測放大器SA維持關閉狀態。
接著，在期間T3，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，使放大電路62導通。放大電路62具有放大佈線BL_1與佈線BL_2之間的電位差(圖16中為ΔV1)的功能。因此，在圖16所示的時序圖中，藉由使放大電路62導通，佈線BL_1的電位從電位Vpre+ΔV1趨近佈線SP的電位VH_SP。佈線BL_2的電位從電位Vpre趨近佈線SN的電位VL_SN。
在期間T3的初期，當佈線BL_1的電位為電位Vpre-ΔV2時，藉由使 放大電路62導通，佈線BL_1的電位從電位Vpre-ΔV2趨近佈線SN的電位VL_SN。佈線BL_2的電位從電位Vpre趨近佈線SP的電位VH_SP。
另外，在期間T3，佈線PL繼續被供應低位準電位VL_PL，在預充電電路64中電晶體257至電晶體259維持關閉狀態。佈線CSEL繼續被供應低位準電位VL_CSEL，在開關電路63中電晶體255及電晶體256維持關閉狀態。佈線WL_1繼續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS2維持導通狀態。因此，在記憶單元MC_1中，對應於佈線BL_1的電位VH_SP的電荷積蓄在電容元件C0中。
接著，在期間T4，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，在圖16中，對佈線CSEL供應高位準電位VH_CSEL，使開關電路63中的電晶體255及電晶體256導通。由此，佈線BL_1的電位供應到佈線GBL_1，佈線BL_2的電位供應到佈線GBL_2。
在期間T4，佈線PL繼續被供應低位準電位VL_PL，在預充電電路64中電晶體257至電晶體259維持關閉狀態。佈線WL_1繼續被供應高位準電位VH_WL，在記憶單元MC_1中電晶體OS2維持導通狀態。佈線SP繼續被供應高位準電位VH_SP，佈線SN繼續被供應低位準電位VL_SN，放大電路62維持導通狀態。因此，在記憶單元MC_1中，對應於佈線BL_1的電位VH_SP的電荷持續積蓄在電容元件C0中。
當期間T4結束時，藉由控制供應到佈線CSEL的電位，使開關電路63關閉。明確而言，在圖16中，對佈線CSEL供應低位準電位VL_CSEL，使開關電路63中的電晶體255及電晶體256關閉。
另外，在期間T4結束時，佈線WL_1的選擇結束。明確而言，在圖16中，藉由對佈線WL_1供應低位準電位VL_WL，使佈線WL_1處於非選擇狀態，在記憶單元MC_1中使電晶體OS2關閉。藉由進行上述工作，對應於佈線BL_1的電位VH_SP的電荷保持在電容元件C0中，因此即使在進行資料讀出後，上述資料也被保持在記憶單元MC_1中。
藉由進行上述期間T1至期間T4中的工作，進行從記憶單元MC_1讀 出資料的工作。並且，也可以同樣地進行從記憶單元MC_2讀出資料的工作。
將資料寫入記憶單元MC的工作可以與上述同樣地進行。明確而言，與進行資料讀出的情況同樣，首先暫時使預充電電路64中的電晶體257至電晶體259導通，使佈線BL_1及佈線BL_2的電位初始化。接著，選擇與欲進行資料寫入的記憶單元MC_1連接的佈線WL_1或與欲進行資料寫入的記憶單元MC_2連接的佈線WL_2，使記憶單元MC_1或記憶單元MC_2中的電晶體OS2導通。藉由進行上述工作，佈線BL_1或佈線BL_2與電容元件C0藉由電晶體OS2導通。接著，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，使放大電路62導通。接著，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，對佈線CSEL供應高位準電位VH_CSEL，使開關電路63中的電晶體255及電晶體256導通。藉由採用上述結構，佈線BL_1及佈線GBL_1導通，佈線BL_2及佈線GBL_2導通。並且，藉由分別對佈線GBL_1及佈線GBL_2供應寫入電位，由此藉由開關電路63對佈線BL_1及佈線BL_2供應寫入電位。藉由進行上述工作，對應於佈線BL_1或佈線BL_2的電位的電荷積蓄在電容元件C0中，資料被寫入記憶單元MC_1或記憶單元MC_2。
在對佈線BL_1供應佈線GBL_1的電位並對佈線BL_2供應佈線GBL_2的電位之後，即使使開關電路63中的電晶體255及電晶體256關閉，只要感測放大器SA處於導通狀態，佈線BL_1的電位與佈線BL_2的電位的高低關係也由放大電路62保持。因此，在開關電路63中，使電晶體255及電晶體256從導通變為關閉的時機既可以是選擇佈線WL_1之前，又可以是選擇佈線WL_1之後。
《半導體裝置的結構實例2》
接著，對本發明的一個實施方式的半導體裝置的其他的結構實例進行說明。
圖17示出半導體裝置10的結構實例。圖18示出圖17所示的半導體裝置10的俯視圖。圖17和圖18所示的半導體裝置10與圖13A所示的半導體裝置10同樣地具有記憶單元MC層疊在感測放大器SA上的結構。半 導體裝置10包括開放型單元陣列70。
在圖17和圖18所示的半導體裝置10中，例示出設置有四個各包括位於第一層的一個感測放大器SA以及與該感測放大器SA連接的位於第二層的多個記憶單元MC_1及多個記憶單元MC_2的組。在本發明的一個實施方式的半導體裝置10中，上述組的數量既可以為一個，也可以為4以外的多個。
在圖17和圖18中，設置有多個記憶單元MC_1的區域R_1及設置有多個記憶單元MC_2的區域R_2重疊於與該多個記憶單元MC_1及多個記憶單元MC_2連接的一個感測放大器SA。
在圖17和圖18中，感測放大器SA與佈線BL_1及佈線BL_2連接。設置在一個區域R_1中的多個記憶單元MC_1都與同一佈線BL_1連接。設置在一個區域R_2中的多個記憶單元MC_2都與同一佈線BL_2連接。
在四個區域R_1中，共同使用多個佈線WL_1，在四個區域R_2中，共同使用多個佈線WL_2。明確而言，一個佈線WL_1與四個記憶單元MC_1連接，一個佈線WL_2與四個記憶單元MC_2連接。
由於圖17和圖18所示的單元陣列70為開放型，因此佈線BL_1不與佈線WL_2交叉，佈線BL_2不與佈線WL_1交叉。另外，各感測放大器SA分別與佈線GBL_1及佈線GBL_2連接。
藉由採用上述結構，可以減小半導體裝置10的佔有面積，而可以增加每單位面積的記憶容量。
實施方式3
在本實施方式中，參照圖19A和圖19B、圖20A和圖20B、圖21A和圖21B、圖22A至圖22C、圖23A和圖23B、圖24A至圖24C及圖25A和圖25B對上述實施方式所說明的可用於半導體裝置的電壓生成電路的一個例子進行說明。
圖19A是電路900的方塊圖。電路900包括電源電路901、電壓生成電路903及電壓生成電路905。
電源電路901是生成基準電壓VORG的電路。電壓VORG既可以為一個電壓，又可以為多個電壓。電壓VORG可以根據從電路900的外部供應的電壓V0生成。電路900可以根據從外部供應的單一電源電壓生成電壓VORG。因此，電路900可以無需從外部供應多個電源電壓而工作。
電路906是以不同電源電壓工作的電路。例如，電路906的電源電壓是根據電壓VORG、電壓VPOG、電壓VSS、電壓VNEG(VPOG>VORG>VSS>VNEG)施加的電壓。注意，在將電壓VSS設定為相等於接地電位(GND)的電位的情況下，可以減少電源電路901所生成的電壓的種類。
電壓生成電路903是生成電壓VPOG的電路。電壓生成電路903可以根據從電源電路901供應的電壓VORG生成電壓VPOG。
電壓生成電路905是生成電壓VNEG的電路。電壓生成電路905可以根據從電源電路901供應的電壓VORG生成電壓VNEG。
圖19B是用於使電路906工作的信號波形的一個例子。
電路906包括電晶體912。將電晶體912假設為上述實施方式所示的OS電晶體(電晶體OS1及電晶體OS2)。
輸入到電晶體912的閘極的信號例如根據電壓VPOG及電壓VSS生成。該信號在電晶體912處於導通狀態的工作時根據電壓VPOG生成，且在電晶體912處於非導通狀態的工作時根據電壓VSS生成。如圖19B所示那樣，電壓VPOG大於電壓VORG。因此，電晶體912可以進一步確實地使源極(S)和汲極(D)之間成為導通狀態。其結果，電路906可以成為減少誤動作的電路。
供應給電晶體912的背閘極的信號根據電壓VNEG生成。如圖19B所 示，電壓VNEG小於電壓VSS(GND)。由此，可以將電晶體912的臨界電壓控制為向正方向漂移。因此，可以使電晶體912進一步確實地處於非導通狀態，可以減少在源極(S)和汲極(D)之間流過的電流。其結果，電路906可以成為減少誤動作並實現低功耗化的電路。
另外，在圖20A和圖20B中示出電路900的變形例子。
在圖20A的電路圖中示出電壓生成電路905和電路906之間的由控制電路921可以控制導通狀態的電晶體922。電晶體922是n通道型OS電晶體。控制電路921所輸出的控制信號SBG是控制電晶體922的導通狀態的信號。另外，電路906所包括的電晶體912A及電晶體912B是與電晶體922相同的OS電晶體。
在圖20B的時序圖中，示出控制信號SBG的電位的變化，並且以節點NBG的電位的變化示出電晶體912A及電晶體912B的背閘極的電位的狀態。在控制信號SBG為高位準時電晶體922處於導通狀態，節點NBG成為電壓VNEG。然後，在控制信號SBG為低位準時節點NBG處於電浮動狀態。電晶體922因為是OS電晶體，所以關態電流小。由此，即使節點NBG處於電浮動狀態也可以保持一度供應的電壓VNE。
另外，在圖21A中示出可以使用於上述的電壓生成電路903的電路結構的一個例子。圖21A所示的電壓生成電路903是包括二極體D1至D5、電容器C1至C5及反相器INV的五階的電荷泵。將時脈信號CLK直接或藉由反相器INV供應給電容器C1至C5。在將反相器INV的電源電壓設定為根據電壓VORG及電壓VSS施加的電壓的情況下，可以藉由供應時脈信號CLK得到升壓到電壓VORG的五倍的正電壓的電壓VPOG。另外，二極體D1至D5的正向電壓為0V。另外，藉由改變電荷泵的階數，可以得到所希望的電壓VPOG。
另外，在圖21B中示出可以使用於上述的電壓生成電路905的電路結構的一個例子。圖21B所示的電壓生成電路905是包括二極體D1至D5、電容器C1至C5及反相器INV的四階的電荷泵。將時脈信號CLK直接或藉由反相器INV供應給電容器C1至C5。在將反相器INV的電源電壓設定 為根據電壓VORG及電壓VSS施加的電壓的情況下，可以藉由供應時脈信號CLK得到從接地電壓，亦即電壓VSS減壓到電壓VORG的四倍的負電壓的電壓VNEG。另外，二極體D1至D5的正向電壓為0V。另外，藉由改變電荷泵的階數，可以得到所希望的電壓VNEG。
注意，上述的電壓生成電路903的電路結構不侷限於圖21A所示的電路圖的結構。在圖22A至22C、圖23A和23B中示出電壓生成電路903的變形例子。
圖22A所示的電壓生成電路903A包括電晶體M1至M10、電容器C11至C14及反相器INV1。將時脈信號CLK直接或藉由反相器INV1供應給電晶體M1至M10的閘極。藉由供應時脈信號CLK可以得到升壓到電壓VORG的四倍的正電壓的電壓VPOG。注意，藉由改變階數可以得到所希望的電壓VPOG。圖22A所示的電壓生成電路903A藉由作為電晶體M1至M10使用OS電晶體來減少關態電流，而可以抑制保持在電容器C11至C14中的電荷的洩漏。因此，可以有效地從電壓VORG升壓到電壓VPOG。
另外，圖22B所示的電壓生成電路903B包括電晶體M11至M14、電容器C15、電容器C16及反相器INV2。將時脈信號CLK直接或藉由反相器INV2供應給電晶體M11至M14的閘極。藉由供應時脈信號CLK可以得到升壓到電壓VORG的兩倍的正電壓的電壓VPOG。圖22B所示的電壓生成電路903B藉由作為電晶體M11至M14使用OS電晶體來減少關態電流，而可以抑制保持在電容器C15及電容器C16中的電荷的洩漏。因此，可以有效地從電壓VORG升壓到電壓VPOG。
另外，圖22C所示的電壓生成電路903C包括電感器I1、電晶體M15、二極體D6、及電容器C17。電晶體M15藉由控制信號EN控制導通狀態。藉由控制信號EN可以得到使電壓VORG升壓的電壓VPOG。圖22C所示的電壓生成電路903C使用電感器I1升壓，因此可以以高轉換效率升壓。
另外，圖23A所示的電壓生成電路903D相當於將圖21A所示的電壓生成電路903的二極體D1至D5替換成由二極體連接的電晶體M16至M20的結構。圖23A所示的電壓生成電路903D藉由作為電晶體M16至M20使 用OS電晶體來減少關態電流，而可以抑制保持在電容器C1至C5中的電荷的洩漏。因此，可以有效地從電壓VORG升壓到電壓VPOG。
另外，圖23B所示的電壓生成電路903E相當於將圖23A所示的電壓生成電路903D的電晶體M16至M20替換成包括背閘極的電晶體M21至M25的結構。圖23B所示的電壓生成電路903E可以對背閘極供應與閘極相同的電壓，因此可以增加流過電晶體中的電流量。因此，可以有效地從電壓VORG升壓到電壓VPOG。
注意，電壓生成電路903的變形例子可以使用於圖21B所示的電壓生成電路905。在圖24A至24C、圖25A及圖25B示出此時的電路圖的結構。圖24A所示的電壓生成電路905A藉由供應時脈信號CLK可以得到從電壓VSS減壓到電壓VORG的三倍的負電壓的電壓VNEG。另外，圖24B所示的電壓生成電路905B藉由供應時脈信號CLK可以得到從電壓VSS減壓到電壓VORG的兩倍的負電壓的電壓VNEG。
圖24A至圖24C、圖25A、圖25B所示的電壓生成電路905A至905E相當於改變圖22A至圖22C、圖23A及圖23B所示的電壓生成電路903A至903E中的供應給各佈線的電壓或者改變元件的佈置的結構。電壓生成電路905A至905E可以有效地從電壓Vss減壓到電壓VNEG。
如上所述那樣，在本實施方式的結構中，可以在其內部生成半導體裝置所包括的電路所需要的電壓。因此，半導體裝置可以減少從外部供應的電源電壓的種類。
實施方式4
在本實施方式中，參照圖26A和圖26B說明將上述實施方式所說明的半導體裝置或記憶體電路應用於電子構件的例子。
在圖26A中，說明將上述實施方式所說明的半導體裝置或記憶體電路應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實 施方式中，說明其一個例子。
藉由在組裝製程(後製程)中組合多個能夠裝卸在印刷電路板上的構件，完成上述實施方式所示的由電晶體構成的電路部。
後製程可以經過進行圖26A所示的製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行將被切割的各晶片安裝於引線框架上並實現接合的晶片接合(die bonding)製程(步驟S3)。該晶片接合製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
對進行了打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以降低對安裝於電子構件內部的電路部及金屬細線因機械外力導致的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝于印刷電路板時，可以更加確實地進行銲接。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且經過最終的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以包括上述實施方式所說明的半導體裝置或記憶體電路。因此，可以實現功耗低的電子構件。
圖26B示出完成的電子構件的透視示意圖。在圖26B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖26B所示的電子構件1700包括引線1701及電路部1703。圖26B所示的電子構件1700例如安裝於印刷電路板1702。藉由組合多個這樣的電子構件1700並使其在印刷電路板1702上彼此電連接，可以安裝於電子裝置的內部。完成的電路板1704設置於電子裝置等的內部。
實施方式5
根據本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠播放儲存媒體如DVD(Digital Versatile Disc：數位影音光碟)等並具有可以顯示其影像的顯示器的裝置)。另外，作為可以使用根據本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資料終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。在圖27A至圖27F中示出這些電子裝置的具體例子。
圖27A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼801、外殼802、顯示部803、顯示部804、麥克風805、揚聲器806、操作鍵807以及觸控筆808等。注意，雖然圖27A所示的可攜式遊戲機包括兩個顯示部，亦即顯示部803和顯示部804，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖27B是行動電話機，該行動電話機包括外殼811、顯示部816、操作按鈕814、外部連接埠813、揚聲器817、麥克風812等。在圖27B所示的行動電話機中，藉由用手指等觸摸顯示部816可以輸入資訊。另外，藉由用手指等觸摸顯示部816可以進行打電話或輸入文字等所有操作。另外，藉由操作按鈕814的操作，可以進行電源的ON、OFF工作或切換顯示在顯 示部816的影像的種類。例如，可以將電子郵件的編寫畫面切換為主功能表畫面。
圖27C是膝上型個人電腦，該膝上型個人電腦包括外殼821、顯示部822、鍵盤823以及指向裝置824等。
圖27D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼831、冷藏室門832、冷凍室門833等。
圖27E是視頻攝影機，包括第一外殼841、第二外殼842、顯示部843、操作鍵844、透鏡845、連接部846等。操作鍵844及透鏡845設置在第一外殼841中，顯示部843設置在第二外殼842中。而且，第一外殼841和第二外殼842由連接部846連接，由連接部846可以改變第一外殼841和第二外殼842之間的角度。顯示部843的影像也可以根據連接部846所形成的第一外殼841和第二外殼842之間的角度切換。
圖27F是汽車，該汽車包括車體851、車輪852、儀表板853及燈854等。
接著，說明可以具備本發明的一個實施方式的半導體裝置的顯示裝置的使用例子。作為一個例子，顯示裝置具有像素。例如，像素具有電晶體或顯示元件。或者，顯示裝置具有驅動像素的驅動電路。例如，驅動電路具有電晶體。例如，這些電晶體可以使用其他實施方式所示的電晶體。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置能夠採用各種模式或者能夠包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如具有EL(電致發光)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED晶片(白色LED晶片、紅色LED晶片、綠色LED晶片、藍色LED晶片等)、電晶體(根據電流而發光的電晶體)、電漿顯示器面板(PDP)、電子發射元件、使用碳奈米管的顯示元件、液晶元件、電子墨水、電潤濕(electrowetting)元件、電泳元件、使用MEMS(微機電系統)的顯示元件(例如，柵光閥(GLV)、數位微鏡裝置(DMD)、DMS (數位微快門)、MIRASOL(註冊商標)、IMOD(干涉調變)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、壓電陶瓷顯示器等)和量子點等中的至少一個。除此之外，顯示元件、顯示裝置、發光元件或發光裝置也可以具有其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED：Field Emittion Display)或表面傳導電子發射顯示器(SED：Surface-conduction Electron-emitter Display)方式平面型顯示器等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水、電子液態粉末(electronic liquid powder)(註冊商標)或電泳元件的顯示裝置的一個例子，可以舉出電子紙等。作為在各像素中使用量子點的顯示裝置的一個例子，有量子點顯示器等。量子點可以不用作顯示元件而設置在背光的一部分。藉由使用量子點，可以進行色純度高的顯示。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下方。由此，可以進一步降低功耗。注意，當使用LED晶片時，也可以在LED晶片的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體層等。並且，在其上設置具有結晶的P型GaN半導體層等，由此能夠構成LED晶片。另外，也可以在石墨烯或石墨與具有結晶的n型GaN半導體層之間設置AlN層。此外，LED晶片所包括的GaN半導體層也可以藉由MOCVD形成。注意，也可以藉由設置石墨烯，以濺射法形成LED晶片所包括的GaN半導體層。另外，在使用MEMS(微機電系統)的顯示元件中，藉由在顯示元件被密封的空間(例如，設置有顯示元件的元件基板與與元件基板對置的相對基板之間)中配置乾燥劑，可以防止MEMS等由於水分導致發生故障或劣化。
實施方式6
在本實施方式中，對能夠適用於上述實施方式中說明的OS電晶體的氧 化物半導體膜的結構進行說明。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於準穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序而不具有長程有序；等。
換言之，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞(void)的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
《CAAC-OS》
首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用X射線衍射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時，如圖28A所示，在衍射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向大致垂直于形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行于被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖28B所示的那樣觀察不到明確的峰值。另一方面，當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時，如圖28C所示，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子衍射分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子束時，有可能出現圖28D所示的衍射圖案(也稱為選區電子衍射圖案)。在該衍射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，電子衍射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直于被形成面或頂面的方向。另一方面，圖28E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時的衍射圖案。從圖28E觀察到環狀的衍射圖案。因此，使用束徑為300nm的電子束的電子衍射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖28E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。 另外，可以認為圖28E中的第二環起因於(110)面等。
另外，在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與衍射圖案的複合分析影像(也稱為高解析度TEM影像)中，可以觀察到多個顆粒。然而，即使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖29A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖29A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖29B及圖29C示出從大致垂直於樣本面的方向觀察到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖29D及圖29E是藉由對圖29B及圖29C進行影像處理得到的影像。下面說明影像處理的方法。首先，藉由對圖29B進行快速傳立葉變換(FFT：Fast Fourier Transform)處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT：Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖29D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域 是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖29E中，以點線示出在晶格排列一致的區域與其他晶格排列一致的區域之間的部分，以虛線示出晶格格排列一致的區域與其他晶格排列一致排列的方向。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形、五角形及/或七角形等。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS因在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等，而可容許畸變的緣故。
如上所示，CAAC-OS具有c軸配向性，其多個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸變。因此，也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而 言，可以使用載子密度小於8×1011個/cm3，較佳為小於1×1011個/cm3，更佳為小於1×1010個/cm3，且是1×10-9個/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
《nc-OS》
接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO4結晶的nc-OS薄片化，並在平行于被形成面的方向上使束徑為50nm的電子束入射到厚度為34nm的區域時，觀察到如圖30A所示的環狀衍射圖案(奈米束電子衍射圖案)。另外，圖30B示出將束徑為1nm的電子束入射到相同的樣本時的衍射圖案(奈米束電子衍射圖案)。從圖30B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子束時觀察不到秩序性，但是在入射束徑為1nm的電子束時確認到秩序性。
另外，當使束徑為1nm的電子束入射到厚度小於10nm的區域時，如圖30C所示，有時觀察到斑點被配置為準正六角形的電子衍射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向不同方向，所以也有觀察不到有規律性的電子衍射圖案的區域。
圖30D示出從大致平行于被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(micro crystalline oxide semiconductor)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
《a-like OS》
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖31A和圖31B示出a-like OS的高解析度剖面TEM影像。圖31A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖31B示出照射4.3 108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖31A和圖31B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被推測為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結 構變化。
作為樣本，準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條紋對應於InGaZnO4結晶的a-b面。
圖32示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖32可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖32可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。由圖32可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子束照射及TEM的觀察。作為電子束照射條件，加速電壓為300kV；電流密度為6.7×105e-/(nm2．s)；照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上 且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
在本說明書等中，“上”“下”等表示配置的詞句是為了方便參照圖式對組件的位置關係進行說明而使用的。組件的位置關係根據描述各組件的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能對組件進行分類，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
在本說明書等中，當說明電晶體的連接關係時，表達為“源極和汲極中的一個”(或者第一電極或第一端子)，或“源極和汲極中的另一個”(或者第 二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而調換的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
注意，在本說明書等中，“電極”或“佈線”這樣的術語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的術語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據基準電壓而變化。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
例如，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM：Metal Insulator Metal)二極體、金屬-絕緣體-半導體(MIS：Metal Insulator Semiconductor)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。
當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極與汲極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極與汲極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。
機械開關的例子包括像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移 動該電極來控制導通和非導通而進行工作。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限于圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也被認為記載于圖式或文中。
在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件和負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件和負載等)連接的情況。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)。另外，X和Y電連接的情況包括X與Y直接連接的情況。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽瑪)校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載為“X與Y電連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載為“電連接”時，在本說明書等中公開了與只明確記載為“連接”的情況相同的內容。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表示為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表示為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表示方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。
另外，作為其他表示方法，例如可以表示為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，上述第一連接路徑不具有第二連接路徑，上述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，上述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，上述 第三連接路徑不具有上述第二連接路徑，上述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少在第一連接路徑上藉由Z1與X電連接，上述第一連接路徑不具有第二連接路徑，上述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少在第三連接路徑上藉由Z2與Y電連接，上述第三連接路徑不具有上述第二連接路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，上述第一電路徑不具有第二電路徑，上述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，上述第三電路徑不具有第四電路徑，上述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表述方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這種表示方法是一個例子，不侷限於上述表示方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
BGL1‧‧‧佈線
BGL2‧‧‧佈線
BL‧‧‧佈線
C0‧‧‧電容元件
L1-L7‧‧‧層
M0‧‧‧電晶體
OS1‧‧‧電晶體
OS2‧‧‧電晶體
WL‧‧‧佈線
10‧‧‧半導體裝置
11‧‧‧基板
12‧‧‧元件分離層
13‧‧‧絕緣體
14‧‧‧絕緣體
15‧‧‧絕緣體
16‧‧‧絕緣體
17‧‧‧絕緣體
20_1‧‧‧插頭
20_2‧‧‧插頭
20_3‧‧‧插頭
21_1‧‧‧插頭
21_2‧‧‧插頭
22‧‧‧插頭
23‧‧‧插頭
24‧‧‧插頭
25‧‧‧插頭
26‧‧‧插頭
40_1‧‧‧佈線
40_2‧‧‧佈線
42‧‧‧佈線
44‧‧‧佈線
45‧‧‧佈線
51‧‧‧絕緣體
52‧‧‧絕緣體
53‧‧‧絕緣體
54‧‧‧絕緣體
55‧‧‧絕緣體
56‧‧‧絕緣體
57‧‧‧絕緣體
58‧‧‧絕緣體

Claims (18)

  1. 一種半導體裝置，包括：包括彼此電連接的一第一電晶體和一第二電晶體的一第一電路；該第一電路上的一第一絕緣膜；以及該第一絕緣膜上的一第二電路，該第二電路包括彼此電連接的一電容元件和一第三電晶體，其中該第三電晶體位於該電容元件上，其中，該第一電晶體是p通道型電晶體，該第二電晶體和該第三電晶體分別包括通道形成區域中的一氧化物半導體，該第二電路保持一電位，並且，該第一電路放大保持在該第二電路中的該電位。
  2. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體包含銦及氧。
  3. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體包含銦、鋅及氧。
  4. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體包含銦、鎵、鋅及氧。
  5. 根據申請專利範圍第1項之半導體裝置，包括該第一電晶體和該第二電晶體之間的一第二絕緣膜，其中該第二電晶體位於該第一電晶體上。
  6. 根據申請專利範圍第1項之半導體裝置，其中該第一電晶體在通道形成區域中包含矽。
  7. 根據申請專利範圍第1項之半導體裝置，包括一半導體基板，其中該第一電晶體包括該半導體基板中的通道形成區域。
  8. 一種半導體裝置，包括：包括彼此電連接的一第一電晶體和一第二電晶體的一第一電路；該第一電路上的一第一絕緣膜；以及該第一絕緣膜上的一第二電路，該第二電路包括彼此電連接的一電容元件和一第三電晶體，其中該第三電晶體位於該電容元件上，其中，該第一電晶體是p通道型電晶體，該第二電晶體和該第三電晶體分別包括通道形成區域中的一氧化物半導體，該第二電路儲存一資料並作為一記憶體，並且，該第一電路放大儲存在該第二電路中的該資料的電位並作為該 記憶體的感測放大器。
  9. 根據申請專利範圍第8項之半導體裝置，其中該氧化物半導體包含銦及氧。
  10. 根據申請專利範圍第8項之半導體裝置，其中該氧化物半導體包含銦、鋅及氧。
  11. 根據申請專利範圍第8項之半導體裝置，其中該氧化物半導體包含銦、鎵、鋅及氧。
  12. 根據申請專利範圍第8項之半導體裝置，包括該第一電晶體和該第二電晶體之間的一第二絕緣膜，其中該第二電晶體位於該第一電晶體上。
  13. 根據申請專利範圍第8項之半導體裝置，其中該第一電晶體在通道形成區域中包含矽。
  14. 根據申請專利範圍第8項之半導體裝置，包括一半導體基板，其中該第一電晶體包括該半導體基板中的通道形成區域。
  15. 一種半導體裝置的製造方法，包括如下步驟：形成與一電容元件電連接的一佈線；在該佈線上形成一第一絕緣膜；在該第一絕緣膜上形成一第一氧化物半導體膜；在形成該第一氧化物半導體膜之後，在該第一絕緣膜中形成露出該佈線的一開口部；在形成該開口部之後，對該第一氧化物半導體膜進行一高密度電漿處理；以及形成與該第一氧化物半導體膜接觸，並且與在該開口部中的該佈線接觸的導電膜。
  16. 根據申請專利範圍第15項之製造方法，其中藉由該高密度電漿處理，該佈線的從該第一絕緣膜露出的部分被氧化。
  17. 根據申請專利範圍第15項之製造方法，該製造方法包括如下步驟：在位於一第一電晶體上的一第二絕緣膜上形成一第二電晶體；在該第二電晶體上形成一第三絕緣膜；以及在該第三絕緣膜上形成該電容元件。
  18. 根據申請專利範圍第17項之製造方法，其中該第二電晶體包括一第二氧化物半導體膜。
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