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TWI689934B - 半導體裝置的檢測方法 - Google Patents

半導體裝置的檢測方法 Download PDF

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TWI689934B
TWI689934B TW105109693A TW105109693A TWI689934B TW I689934 B TWI689934 B TW I689934B TW 105109693 A TW105109693 A TW 105109693A TW 105109693 A TW105109693 A TW 105109693A TW I689934 B TWI689934 B TW I689934B
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TW
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transistor
wiring
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metal oxide
oxide
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TW105109693A
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Inventor
熱海知昭
長塚修平
大嶋和晃
Original Assignee
日商半導體能源研究所股份有限公司
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Abstract

半導體裝置包括位元線、電晶體、保持節點及電容器。電晶體具有控制保持節點的充電或放電的功能。電容器具有保持保持節點的電位的功能。將大於寫入電壓與臨界電壓之和的電壓施加到電晶體的閘極。當電晶體變為導通狀態時,對浮動狀態的參考電位的位元線施加第一電位。將小於寫入電壓與臨界電壓之和的電壓施加到電晶體的閘極。當電晶體變為導通狀態時,對浮動狀態的參考電位的位元線施加第二電位。利用第一電位和第二電位算出不受寄生電容及電容器的存儲電容的偏差影響的電晶體的臨界電壓。

Description

半導體裝置的檢測方法
本發明的一個實施方式係關於一種半導體裝置的檢測方法。
本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外,本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此,明確而言,作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、成像裝置、記憶體裝置、處理器、電子裝置、這些裝置的驅動方法、製造方法、檢測方法或相關系統。
在作為非揮發性記憶體使用由兩個電晶體和一個電容器構成的增益單元型記憶體裝置、由三個電晶體和一個電容器構成的增益單元型記憶體裝置以及由DRAM(Dynamic Random Access Memory)構成的記憶體裝置的情況下,要求寫入電晶體具有極小的關態電流(off-state current)。即使在 關態電流極小的範圍內,當關態電流由1×10-23A變為1×10-22A時洩漏電流增加10倍,這會影響保持時間。然而,由於原來的關態電流極小,所以當使用保持時間進行檢測時,只有進行1年或10年的保持時間的測試才能檢測出關態電流的差異。
作為確認關態電流極小的方法,有如下方法:確認寫入電晶體的臨界電壓,根據次臨界區域的電流電壓特性曲線的傾斜度(被稱為次臨界擺幅值或S值,將其定義為在使汲極電流下降一位數時需要的閘極電位的下降量)推測關態電流。專利文獻1公開了一種測定記憶體裝置模組中的寫入電晶體的臨界電壓的方法。
[專利文獻1]日本專利申請公開第2012-89224號公報
專利文獻1的方法有幾個課題。明確而言,當將電荷保持在記憶體裝置內的電容器中並從檢測用放大器讀出該電荷時,由於放大器的輸入端子一側的佈線的寄生電容,有時不能夠直接取出該電容器所儲存的電位。
該佈線的寄生電容由該佈線與周圍的佈線之間的距離以及該佈線與立體交叉的佈線之間的層間膜厚等決定。此外,即使檢測用放大器的結構相同,根據記憶體裝置的製造偏差該寄生電容有時也不同。
再者,由於記憶體裝置所包括的電容器的電極的面積或電極間的膜厚根據製造偏差變動,所以該電容器的存儲電容也不同。
從放大器輸出的電位受到該寄生電容及該電容器的存儲電容的偏差的影響。因此,難以根據寫入到記憶單元的電位推測寫入電晶體的臨界電壓Vth
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外,本發明的一個實施方式的目的之一是提供一種包括新穎的半導體裝置的模組。另外,本發明的一個實施方式的目的之一是提供一種使用包括新穎的半導體裝置的模組的電子裝置。另外,本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置、新穎的模組、新穎的電子裝置或新穎的系統等。
本發明的一個實施方式的目的之一是提供一種能夠準確地檢測出寫入電晶體的臨界電壓的半導體裝置。另外,本發明的一個實施方式的目的之一是提供一種能夠準確地檢測出寫入電晶體的臨界電壓的檢測方法。
注意,本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。另外,其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的目的。此外,本發明的一個實施方式實現上述目的及其他目的中的至少一個目的。此外,本發明的一個實施方式不需要實現所有的上述目的及其他目的中的至少一個目的。
(1)
本發明的一個實施方式是一種包括電路的半導體裝置的檢測方法,其中,電路包括第一電晶體、電容器、保持節點及第一佈線,第一電晶體的源極和汲極中的一個電連接於第一佈線,第一電晶體的源極和汲極中的另一個電連接於保持節點,並且,電容器的第一電極電連接於保持節點,檢測方法包括:藉由第一寫入工作向電路寫入第一電位的第一步驟;藉由對執行了第一步驟的電路進行第一讀出工作而取得第一佈線的電位VWBL1的第二步驟;藉由第二寫入工作對電路寫入第二電位的第三步驟;藉由對執行了第三步驟的電路進行第二讀出工作而取得第一佈線的電位VWBL2的第四步驟;以及算出第一電晶體的臨界電壓Vth的第五步驟,其中,第一寫入工作包括:對第一佈線施加電位VWB的步驟(W1-1);在步驟(W1-1)之後,對第一電晶體的閘極施加電位VGM1,以使第一佈線與保持節點之間成為導通狀態的步驟(W1-2);以及在步驟(W1-2)之後,使第一電晶體成為非導通狀態,以使保持節點成為電浮動狀態的步驟(W1-3),第二寫入工作包括:對第一佈線施加電位VWB的步驟(W2-1);在步驟(W2-1)之後,對第一電晶體的閘極施加電位VGM2,以使第一佈線與保持節點之間成為導通狀態的步驟(W2-2);以及在步驟(W2-2)之後,使第一電晶體成為非導通狀態,以使保持節點成為電浮動狀態的步驟(W2-3),第一讀出工作及第二讀出工作都包括:將第一佈線預充電到第三電位的步驟(R1);使第一佈線成為電浮動狀態的步驟(R2);以及使第一電晶體導通,以使第一佈線與保持節點之間成為導通狀態的步驟(R3),電位VGM1及電位VGM2滿足如下公式(a1),並且,第五步驟包括根據如下公式(a2)算出臨界電壓Vth的步驟。
VGM1>VWB+Vth>VGM2 (a1)
VWBL2/VWBL1=(VWB-Vth)/VWB (a2)
(2)
此外,本發明的一個實施方式是根據上述(1)所述的檢測方法,其中第一電晶體在通道形成區域中包含氧化物半導體。
(3)
此外,本發明的一個實施方式是根據上述(1)或(2)所述的檢測方法,其中電路包括第二電晶體,第二電晶體的閘極電連接於保持節點,並且第二電晶體的源極和汲極中的一個電連接於第一佈線。
(4)
此外,本發明的一個實施方式是根據上述(1)或(2)所述的檢測方法,其中電路包括第二電晶體和第二佈線,第二電晶體的閘極電連接於保持節點,並且第二電晶體的源極和汲極中的一個電連接於第二佈線。
(5)
此外,本發明的一個實施方式是根據上述(1)或(2)所述的檢測方法,其中電路包括第二電晶體和第三電晶體,第二電晶體的閘極電連接於保持節點,第三電晶體的源極和汲極中的一個電連接於第二電晶體的源極和汲極中的一個,並且第三電晶體的源極和汲極中的另一個電連接於第一佈線。
(6)
此外,本發明的一個實施方式是根據上述(1)或(2)所述的檢測方法,其中電路包括第二電晶體、第三電晶體及第二佈線,第二電晶體的閘極電連接於保持節點,第三電晶體的源極和汲極中的一個電連接於第二電晶體的源極和汲極中的一個,並且第三電晶體的源極和汲極中的另一個電連接於第二佈線。
(7)
此外,本發明的一個實施方式是根據上述(4)或(5)所述的檢測方法,其中第二電晶體在通道形成區域中包含單晶矽。
(8)
此外,本發明的一個實施方式是根據上述(6)或(7)所述的檢測方法,其中第二電晶體及第三電晶體在通道形成區域中包含單晶矽。
根據本發明的一個實施方式,可以提供一種新穎的半導體裝置。另外,根據本發明的一個實施方式,可以提供包括新穎的半導體裝置的模組。另外,根據本發明的一個實施方式,可以提供使用包括新穎的半導體裝置的模組的電子裝置。另外,根據本發明的一個實施方式,可以提供新穎的記憶體裝置、新穎的模組、新穎的電子裝置或新穎的系統等。
根據本發明的一個實施方式,可以提供能夠準確地檢測出寫入電晶體的臨界電壓的半導體裝置。另外,根據本發明的一個實施方式,可以提供一種能夠準確地檢測出寫入電晶體的臨界電壓的檢測方法。
注意,本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。另外,其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的效果。此外,本發明的一個實施方式具有上述效果及其他效果中的至少一個效果。因此,本發明的一個實施方式有時根據情況而不具有上述效果。
BL‧‧‧佈線
BL[1]‧‧‧佈線
BL[n]‧‧‧佈線
BLTR[1]‧‧‧電晶體
BLTR[n]‧‧‧電晶體
C1‧‧‧電容器
CNODE‧‧‧佈線
FN1‧‧‧保持節點
FN2‧‧‧保持節點
FN3‧‧‧保持節點
FN4‧‧‧保持節點
L1‧‧‧層
L2‧‧‧層
L3‧‧‧層
L4‧‧‧層
L5‧‧‧層
L6‧‧‧層
L7‧‧‧層
L8‧‧‧層
L9‧‧‧層
L10‧‧‧層
L11‧‧‧層
L12‧‧‧層
MC1‧‧‧電容器
MC2‧‧‧電容器
MC3‧‧‧電容器
MC4‧‧‧電容器
OSTR1‧‧‧電晶體
OSTR2‧‧‧電晶體
OSTR3‧‧‧電晶體
OSTR4‧‧‧電晶體
RBL‧‧‧佈線
RWL‧‧‧佈線
SiTR1‧‧‧電晶體
SiTR2‧‧‧電晶體
SiTR3‧‧‧電晶體
SiTR4‧‧‧電晶體
SiTR5‧‧‧電晶體
SL‧‧‧佈線
Tr0‧‧‧電晶體
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
WBL‧‧‧佈線
WL‧‧‧佈線
WL[1]‧‧‧佈線
WL[m]‧‧‧佈線
WWL‧‧‧佈線
100‧‧‧半導體裝置
101‧‧‧行解碼器
102‧‧‧列解碼器
103‧‧‧記憶單元陣列
104‧‧‧緩衝器電路
200‧‧‧記憶單元
200[1,1]‧‧‧記憶單元
200[1,n]‧‧‧記憶單元
200[m,1]‧‧‧記憶單元
200[m,n]‧‧‧記憶單元
200[i,j]‧‧‧記憶單元
210‧‧‧記憶單元
220‧‧‧記憶單元
230‧‧‧記憶單元
240‧‧‧記憶單元
400a‧‧‧電晶體
400b‧‧‧電晶體
400c‧‧‧電晶體
400d‧‧‧電晶體
400e‧‧‧電晶體
400f‧‧‧電晶體
401‧‧‧絕緣膜
402‧‧‧絕緣膜
403‧‧‧絕緣膜
404‧‧‧絕緣膜
405‧‧‧絕緣膜
406‧‧‧絕緣膜
407‧‧‧絕緣膜
408‧‧‧絕緣膜
409‧‧‧絕緣膜
411‧‧‧導電膜
412‧‧‧導電膜
413‧‧‧導電膜
414‧‧‧導電膜
421‧‧‧導電膜
422‧‧‧導電膜
423‧‧‧導電膜
424‧‧‧導電膜
430‧‧‧金屬氧化物
431‧‧‧金屬氧化物
431a‧‧‧金屬氧化物
431b‧‧‧金屬氧化物
431c‧‧‧金屬氧化物
432‧‧‧金屬氧化物
432a‧‧‧金屬氧化物
432b‧‧‧金屬氧化物
432c‧‧‧金屬氧化物
433‧‧‧金屬氧化物
441‧‧‧區域
442‧‧‧區域
450‧‧‧基板
451‧‧‧低電阻區域
452‧‧‧低電阻區域
461‧‧‧區域
461a‧‧‧區域
461b‧‧‧區域
461c‧‧‧區域
461d‧‧‧區域
461e‧‧‧區域
462‧‧‧區域
463‧‧‧區域
500‧‧‧檢測電路
501‧‧‧類比數位轉換電路
502‧‧‧數位信號處理器
503‧‧‧記憶體裝置
504‧‧‧微處理器
680‧‧‧電晶體
681‧‧‧絕緣膜
682‧‧‧半導體
683‧‧‧導電膜
684‧‧‧導電膜
685‧‧‧絕緣膜
686‧‧‧絕緣膜
687‧‧‧絕緣膜
688‧‧‧導電膜
689‧‧‧導電膜
700‧‧‧基板
701‧‧‧元件分離層
702‧‧‧絕緣體
703‧‧‧絕緣體
704‧‧‧絕緣體
705‧‧‧絕緣體
706‧‧‧絕緣體
710‧‧‧導電體
711‧‧‧導電體
712‧‧‧導電體
713‧‧‧導電體
714‧‧‧導電體
715‧‧‧導電體
716‧‧‧導電體
717‧‧‧導電體
718‧‧‧導電體
719‧‧‧導電體
730‧‧‧佈線
731‧‧‧佈線
732‧‧‧佈線
733‧‧‧佈線
734‧‧‧佈線
735‧‧‧佈線
736‧‧‧佈線
737‧‧‧佈線
751‧‧‧第一電極
752‧‧‧第二電極
753‧‧‧絕緣膜
790‧‧‧閘極電極
792‧‧‧井
793‧‧‧通道形成區域
794‧‧‧低濃度雜質區域
795‧‧‧高濃度雜質區域
796‧‧‧導電區域
797‧‧‧閘極絕緣膜
798‧‧‧側壁絕緣層
799‧‧‧側壁絕緣層
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧麥克風
913‧‧‧外部連接埠
914‧‧‧操作按鈕
916‧‧‧顯示部
917‧‧‧揚聲器
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
941‧‧‧第一外殼
942‧‧‧第二外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1188‧‧‧焊盤
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
4000‧‧‧RF標籤
在圖式中:圖1是示出本發明的一個實施方式的半導體裝置的工作實例的流程圖;圖2是示出本發明的一個實施方式的半導體裝置的工作實例的流程圖;圖3是示出本發明的一個實施方式的半導體裝置的工作實例的流程圖;圖4是示出本發明的一個實施方式的半導體裝置的工作實例的流程圖;圖5是示出根據本發明的一個實施方式的記憶體裝置的結構實例的方塊圖;圖6A和圖6B是示出本發明的一個實施方式的半導體裝置的結構實例的方塊圖;圖7是示出根據本發明的一個實施方式的記憶單元的結構實例的電路 圖;圖8A至圖8C是示出根據本發明的一個實施方式的記憶單元的結構實例的電路圖;圖9A至圖9C是示出電晶體的結構實例的俯視圖及剖面圖;圖10A和圖10B是示出電晶體的結構實例的剖面圖及能帶圖;圖11A和圖11B是示出氧擴散的路徑的剖面圖;圖12A至圖12C是示出電晶體的結構實例的俯視圖及剖面圖;圖13A至圖13C是示出電晶體的結構實例的俯視圖及剖面圖;圖14A至圖14C是示出電晶體的結構實例的俯視圖及剖面圖;圖15A至圖15C是示出電晶體的結構實例的俯視圖及剖面圖;圖16A至圖16D是示出電晶體的結構實例的俯視圖及剖面圖;圖17A和圖17B是示出電晶體的結構實例的俯視圖及剖面圖;圖18A和圖18B是示出記憶單元的結構實例的剖面圖;圖19A和圖19B是示出記憶單元的結構實例的剖面圖;圖20A和圖20B是示出電晶體的結構實例的剖面圖;圖21A和圖21B是示出電晶體的結構實例的剖面圖;圖22是示出CPU的結構實例的方塊圖;圖23A至圖23F是示出電子裝置的一個例子的透視圖;圖24A至圖24F是示出RF標籤的使用例子的透視圖;圖25A至圖25E是說明CAAC-OS及單晶氧化物半導體的利用XRD的結構分析的圖以及CAAC-OS的選區電子繞射圖案;圖26A至圖26E是CAAC-OS的剖面TEM影像、平面TEM影像及其分析影像;圖27A至圖27D是nc-OS的電子繞射圖案以及nc-OS的剖面TEM影 像;圖28A和圖28B是a-like OS的剖面TEM影像;圖29是示出藉由電子照射的In-Ga-Zn氧化物的結晶部的變化的圖;圖30A和圖30B是示出使用本發明的一個實施方式的檢測系統的計算結果的圖;圖31是示出使用本發明的一個實施方式的檢測系統的計算結果的圖。
在本說明書中,有時將氧化物半導體表示為OS(Oxide Semiconductor)。因此,有時將在通道形成區域中包含氧化物半導體的電晶體表示為OS電晶體。
實施方式1
在本實施方式中,說明所公開的本發明的一個實施方式的半導體裝置。
〈結構實例〉
圖5至圖6B示出作為本發明的一個實施方式的半導體裝置的結構實例。在圖5中,半導體裝置100包括記憶體模組(在圖6A和圖6B中,表示為MEMORY MODULE)、行解碼器101(在圖5中,表示為Row Decoder)、列解碼器102(在圖5中,表示為Column Decoder)、記憶單元陣列103、緩衝器電路104以及電晶體BLTR[1]至電晶體BLTR[n]。
記憶單元陣列103包括記憶單元200[1,1]至記憶單元200[m,n](在圖5中,只表示記憶單元200[1,1]、記憶單元200[1,n]、記憶單元200[m,1]及記憶單元200[m,n],省略除此之外的記憶單元)。明確而言,在行方向上設置有n個,在列方向上設置有m個,總和為n×m個記憶單元200[i,j](i為1以上且m以下的整數,j為1以上且n以下的整數)。
半導體裝置100包括佈線WL[1]至佈線WL[m]以及佈線BL[1]至佈線BL[n]。行解碼器101與佈線WL[1]至佈線WL[m]電連接,列解碼器102與佈線BL[1]至佈線BL[n]電連接。佈線WL[i]與記憶單元200[i,1]至記憶單元200[i,n]電連接,佈線BL[j]與記憶單元200[1,j]至記憶單元200[m,j]電連接。
緩衝器電路104的輸入端子與電晶體BLTR[j]的源極和汲極中的一個電連接,緩衝器電路104的輸出端子與端子SOUT電連接。緩衝器電路較佳為使用放大度為1倍的電壓跟隨器電路或根據信號幅值設定放大度的運算放大器。
電晶體BLTR[j]的源極和汲極中的另一個與佈線BL[j]電連接。電晶體BLTR[1]至電晶體BLTR[n]的閘極與列解碼器102電連接。注意,電晶體BLTR[1]至電晶體BLTR[n]不侷限於電晶體,只要是能夠控制導通狀態及非導通狀態的元件即可。例如,也可以使用電晶體之外的電開關、機械開關或MEMS(Micro Electro Mechanical System)等。
圖6A示出半導體裝置100與檢測電路500電連接的結構。半導體裝置100是圖5所示的記憶體模組,檢測電路500是對臨界電壓的變動量進行計算的電路。
半導體裝置100包括端子SOUT。檢測電路500包括類比數位轉換電路501(在圖6A中,表示為ADC)、數位信號處理器502(在圖6A中,表示為DSP)以及記憶體裝置503(在圖6A中,表示為Data Memory)。
類比數位轉換電路501與半導體裝置100的端子SOUT電連接。類比數位轉換電路501與數位信號處理器502電連接,數位信號處理器502與記憶體裝置503電連接。
此外,也可以使用微處理器代替數位信號處理器。圖6B示出該情況下的方塊圖。微處理器504(在圖6B中,表示為MP)與類比數位轉換電路501及記憶體裝置503電連接。
〈工作實例〉
接著,參照圖1的流程圖說明上述結構的工作實例。
本工作實例粗略分為三個步驟,圖1示出其工作。明確而言,在步驟S1中,進行圖2的步驟S1-1至步驟S1-8的工作,在步驟S2中,進行圖3的步驟S2-1至步驟S2-8的工作,在步驟S3中,進行圖4的步驟S3-1及S3-2的工作。
步驟S1-1至步驟S1-3示出對記憶單元的寫入工作W1,步驟S1-4至步驟S1-6示出從記憶單元的讀出工作R1,步驟S1-7及步驟S1-8藉由進行寫入工作W1及讀出工作R1得到的電位VWBL1的取得工作E1。
步驟S2-1至步驟S2-3示出對記憶單元的寫入工作W2,步驟S2-4至步驟S2-6示出從記憶單元的讀出工作R2,步驟S2-7及步驟S2-8藉由進行寫入工作W2及讀出工作R2得到的電位VWBL2的取得工作E2。
注意,在本工作實例的說明中,將記憶單元陣列103的記憶單元200[i,j]看作圖7所示的記憶單元210。
圖7示出包括一個電晶體及一個電容器的記憶單元。記憶單元210包括電晶體OSTR1、保持節點FN1及電容器MC1。
電晶體OSTR1的源極和汲極中的一個與佈線BL電連接,電晶體OSTR1的源極和汲極中的另一個與保持節點FN1電連接,電晶體OSTR1的閘極與佈線WL電連接。電容器MC1的一個電極與保持節點FN1電連接,電容器MC1的另一個電極與佈線CNODE電連接。
保持節點FN1被用作記憶單元210中的資料保持部。電晶體OSTR1被用作使保持節點FN1與佈線BL導通的開關。向/從佈線BL輸入和輸出寫入用信號和讀出用信號。佈線WL被輸入記憶單元選擇用信號。佈線CNODE是用於電容器MC1的佈線並被輸入GND電位。注意,GND電位是指接地電位。
藉由使電晶體OSTR1成為導通狀態並使保持節點FN1與佈線BL導通,進行資料的寫入及讀出。注意,在本工作實例中,將施加到佈線BL的寫入電壓表示為VWB
電晶體OSTR1較佳為在通道形成區域中包含氧化物半導體(較佳的是,包含In、Ga及Zn的氧化物)。藉由在通道形成區域中包含氧化物半導體,可以使流過源極與汲極之間的關態電流(洩漏電流)極小。因此,能夠抑制保持節點FN1的電壓的變動。也就是說,可以將記憶單元210用作非揮發性記憶體電路或者能夠在沒有電源供應的情況下長期保持資料的記憶體電路。
〈〈步驟S1〉〉
在步驟S1中,進行輸出佈線BL的電位VWBL1並將其保持在記憶體裝置503中的工作。注意,關於電位VWBL1,在步驟S1-6中進行說明。
在步驟S1-1中,進行將電位VGM1施加到電晶體OSTR1的閘極的工作。此時,電位VGM1大於電晶體OSTR1的臨界電壓Vth與電位VWB之和。
在步驟S1-2中,進行將電位VWB施加到佈線BL的工作。此時,電晶體OSTR1的源極與汲極之間成為導通狀態,佈線BL的電位被寫入到保持節點FN1。也就是說,保持節點FN1的電位大約為VWB
在步驟S1-3中,進行將GND電位施加到電晶體OSTR1的閘極的工作。 此時,電晶體OSTR1的源極與汲極之間成為非導通狀態,保持節點FN1成為浮動狀態,電位VWB保持在保持節點FN1中。
在步驟S1-4中,進行將佈線BL預充電到GND電位的工作。
在步驟S1-5中,進行使佈線BL成為浮動狀態(在圖2中,表示為電浮動狀態)的工作。明確而言,在列解碼器102的內部使供應信號或電壓的佈線與佈線BL成為非導通狀態,並且使與佈線BL連接的電晶體BLTR的源極與汲極之間成為非導通狀態。
在步驟S1-6中,進行將電位施加到電晶體OSTR1的閘極而使電晶體OSTR1的源極與汲極之間成為導通狀態的工作。藉由使電晶體OSTR1的源極與汲極之間成為導通狀態,儲存在保持節點FN1中的電荷轉移到佈線BL。將此時的佈線BL的電位表示為VWBL1。在將電容器MC1的電容表示為Cs並將佈線BL的寄生電容表示為CB的情況下,佈線BL的電位VWBL1以下式表示。
VWBL1=VWB×Cs/(CB+Cs)
在步驟S1-7中,進行將佈線BL的電位VWBL1輸出到端子SOUT的工作。明確而言,藉由使用列解碼器102使電晶體BLTR的源極與汲極之間成為導通狀態,佈線BL的電位VWBL1被輸入到緩衝器電路104的輸入端子,VWBL1從緩衝器電路104的輸出端子輸出到端子SOUT。
在步驟S1-8中,進行在檢測電路500中對從端子SOUT輸入的電位VWBL1進行數位轉換並將其儲存在記憶體裝置503中的工作。由於緩衝器電路104的輸出端子與類比數位轉換電路501的輸入端子連接,所以類比數位轉換電路501的輸入端子被輸入電位VWBL1並被數位轉換。進行了數位轉換的電位VWBL1藉由數位信號處理器502儲存在記憶體裝置503中。
〈〈步驟S2〉〉
在步驟S2中,進行輸出佈線BL的電位VWBL2並將其保持在記憶體裝置503中的工作。注意,關於電位VWBL2,在步驟S2-6中進行說明。
在步驟S2-1中,進行將電位VGM2施加到電晶體OSTR1的閘極的工作。此時,電位VGM2小於電晶體OSTR1的臨界電壓Vth與電位VWB之和。
在步驟S2-2中,進行將電位VWB施加到佈線BL的工作。此時,電晶體OSTR1的源極與汲極之間成為導通狀態,佈線BL的電位被寫入到保持節點FN1。因為電晶體OSTR1的閘極電位小於電晶體OSTR1的臨界電壓Vth與電位VWB之和,所以寫入到保持節點FN1的電位為VWB-Vth
在步驟S2-3中,進行將GND電位施加到電晶體OSTR1的閘極的工作。此時,在電晶體OSTR1的源極與汲極之間成為非導通狀態,保持節點FN1成為浮動狀態,電位VWB-Vth保持在保持節點FN1中。
在步驟S2-4中,進行將佈線BL預充電到GND電位的工作。
在步驟S2-5中,進行使佈線BL成為浮動狀態(在圖2中,表示為電浮動狀態)的工作。明確而言,在列解碼器102的內部使供應信號或電壓的佈線與佈線BL成為非導通狀態,並且使與佈線BL連接的電晶體BLTR的源極與汲極之間成為非導通狀態。
在步驟S2-6中,進行將電位施加到電晶體OSTR1的閘極而使電晶體OSTR1的源極與汲極之間成為導通狀態的工作。藉由使電晶體OSTR1的源極與汲極之間成為導通狀態,儲存在保持節點FN1中的電荷轉移到佈線BL。將此時的佈線BL的電位表示為VWBL2。在將電容器MC1的電容表示為Cs並將佈線BL的寄生電容表示為CB的情況下,佈線BL的電位VWBL2以下式表示。
VWBL2=(VWB-Vth)×Cs/(CB+Cs)
在步驟S2-7中,進行將佈線BL的電位VWBL2輸出到端子SOUT的工作。明確而言,藉由使用列解碼器102使電晶體BLTR的源極與汲極之間成為導通狀態,佈線BL的電位VWBL2被輸入到緩衝器電路104的輸入端子,VWBL2從緩衝器電路104的輸出端子輸出到端子SOUT。
在步驟S2-8中,進行在檢測電路500中對從端子SOUT輸入的電位VWBL2進行數位轉換並將其儲存在記憶體裝置503中的工作。由於緩衝器電路104的輸出端子與類比數位轉換電路501的輸入端子連接,所以類比數位轉換電路501的輸入端子被輸入電位VWBL2並被數位轉換。進行了數位轉換的電位VWBL2藉由數位信號處理器502儲存在記憶體裝置503中。
〈〈步驟S3〉〉
在步驟S3-1中,進行如下工作:從記憶體裝置503讀出藉由步驟S1得到的VWBL1及藉由步驟S2得到的VWBL2,並將VWBL1及VWBL2發送到數位信號處理器502。
然後,在步驟S3-2中,藉由數位信號處理器502對VWBL2/VWBL1進行計算。
此外,根據表示步驟S1的VWBL1的公式及表示步驟S2的VWBL2的公式可以獲得下式。
VWBL2/VWBL1=(VWB-Vth)/VWB
VWBL2/VWBL1是藉由數位信號處理器502得到的計算值,VWB是寫入電位,都是已知的。也就是說,可以藉由代入VWBL2/VWBL1及VWB算出Vth。由此,能夠算出不受電容器MC1的存儲電容及佈線BL的寄生電容CB的偏差影響的電晶體OSTR1的臨界電壓Vth
藉由對記憶單元200[1,1]至記憶單元200[m,n]進行步驟S1至步驟S3,可以取得記憶單元陣列103的所有電晶體OSTR1的臨界電壓Vth
藉由進行上述方法,可以掌握記憶體裝置內的寫入電晶體的臨界電壓Vth的偏差。由此,可以對半導體裝置或記憶體裝置進行評價。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
接著,對能夠算出實施方式1所說明的寫入電晶體的臨界電壓的與記憶單元210不同的記憶單元進行說明。
圖8A至圖8C示出能夠算出臨界電壓的記憶單元的一個例子。
〈〈記憶單元的結構實例1〉〉
圖8A示出包括兩個電晶體及一個電容器的記憶單元。記憶單元220包括電晶體OSTR2、電晶體SiTR1、保持節點FN2及電容器MC2。
電晶體OSTR2的源極和汲極中的一個與佈線WBL電連接,電晶體OSTR2的源極和汲極中的另一個與保持節點FN2電連接,電晶體OSTR2的閘極與佈線WWL電連接。電晶體SiTR1的源極和汲極中的一個與佈線RBL電連接,電晶體SiTR1的源極和汲極中的另一個與佈線SL電連接,電晶體SiTR1的閘極與保持節點FN2電連接。電容器MC2的一個電極與保持節點FN2電連接,電容器MC2的另一個電極與佈線RWL電連接。
保持節點FN2被用作記憶單元220中的資料保持部。電晶體OSTR2被用作連接保持節點FN2與佈線WBL的開關。
佈線WBL被輸入寫入用信號。佈線RBL被輸入讀出用信號,佈線WWL被輸入記憶單元選擇用信號。佈線RWL是用於電容器MC2的佈線並被輸入GND電位。
藉由在向佈線SL施加恆定電壓的狀態下使電晶體OSTR2成為導通狀態並使保持節點FN2與佈線WBL導通,進行資料的寫入。藉由對佈線RBL、佈線SL施加恆定電壓,進行資料的讀出。流過電晶體SiTR1的源極與汲極間的電流的值根據保持節點FN2的電壓變動。由於佈線RBL因電晶體SiTR1的源極與汲極間電流進行充電或放電,所以藉由檢測佈線RBL的電壓,能夠讀出保持在記憶單元220中的資料值。
在將記憶單元220用作實施方式1的記憶單元200[i,j]的情況下,可以採用藉由電晶體BLTR[j]的源極和汲極將佈線WBL連接於緩衝器電路104的輸入端子的結構。
〈〈記憶單元的結構實例2〉〉
圖8B示出包括三個電晶體及一個電容器的記憶單元。記憶單元230包括電晶體OSTR3、電晶體SiTR2、電晶體SiTR3、保持節點FN3及電容器MC3。
電晶體OSTR3的源極和汲極中的一個與佈線WBL電連接,電晶體OSTR3的源極和汲極中的另一個與保持節點FN3電連接,電晶體OSTR3的閘極與佈線WWL電連接。電晶體SiTR2的源極和汲極中的一個與佈線RBL電連接,電晶體SiTR2的源極和汲極中的另一個與電晶體SiTR3的源極和 汲極中的一個電連接,電晶體SiTR2的閘極與佈線RWL電連接。電晶體SiTR3的源極和汲極中的另一個與佈線SL電連接,電晶體SiTR3的閘極與保持節點FN3電連接。電容器MC3的一個電極與保持節點FN3電連接,電容器MC3的另一個電極與佈線CNODE電連接。
保持節點FN3被用作記憶單元230中的資料保持部。電晶體OSTR3被用作使保持節點FN3與佈線WBL導通的開關。佈線CNODE是電容器MC3用佈線,該佈線CNODE是用來在進行寫入工作及讀出工作時向電容器MC3的端子供應恆定電壓的佈線。
藉由使電晶體OSTR3成為導通狀態並使保持節點FN3與佈線WBL導通,進行資料的寫入。藉由在對佈線RBL、佈線SL施加恆定電壓的狀態下使電晶體SiTR2成為導通狀態,進行資料的讀出。流過電晶體SiTR3的源極與汲極間的電流的值根據保持節點FN3的電壓變動。由於佈線RBL因電晶體SiTR3的源極與汲極間電流進行充電或放電,所以藉由檢測佈線RBL的電壓,能夠讀出保持在記憶單元230中的資料值。
在將記憶單元230用作實施方式1的記憶單元200[i,j]的情況下,可以採用藉由電晶體BLTR[j]的源極和汲極將佈線WBL連接於緩衝器電路104的輸入端子的結構。
〈〈記憶單元的結構實例3〉〉
圖8C示出包括三個電晶體及一個電容器的記憶單元。記憶單元240包括電晶體OSTR4、電晶體SiTR4、電晶體SiTR5、保持節點FN4及電容器 MC4。此外,記憶單元240也具有將記憶單元230的佈線RBL與佈線WBL組合為一個佈線BL的結構。
電晶體OSTR4的源極和汲極中的一個與佈線BL電連接,電晶體OSTR4的源極和汲極中的另一個與保持節點FN4電連接,電晶體OSTR4的閘極與佈線WWL電連接。電晶體SiTR4的源極和汲極中的一個與佈線BL電連接,電晶體SiTR4的源極和汲極中的另一個與電晶體SiTR5的源極和汲極中的一個電連接,電晶體SiTR4的閘極與佈線RWL電連接。電晶體SiTR5的源極和汲極中的另一個與佈線SL電連接,電晶體SiTR5的閘極與保持節點FN4電連接。電容器MC4的一個電極與保持節點FN4電連接,電容器MC4的另一個電極與佈線CNODE電連接。
保持節點FN4被用作記憶單元240中的資料保持部。電晶體OSTR4被用作使保持節點FN4與佈線BL導通的開關。佈線CNODE是電容器MC4用佈線,該佈線CNODE是用來在進行寫入工作及讀出工作時向電容器MC4的端子供應恆定電壓的佈線。
藉由使電晶體OSTR4成為導通狀態並使保持節點FN4與佈線BL導通,進行資料的寫入。藉由在對佈線BL、佈線SL施加恆定電壓的狀態下使電晶體SiTR4成為導通狀態,進行資料的讀出。流過電晶體SiTR5的源極與汲極間的電流的值根據保持節點FN4的電壓變動。由於佈線BL因電晶體SiTR5的源極與汲極間電流進行充電或放電,所以藉由檢測出佈線BL的電壓,能夠讀出保持在記憶單元240中的資料值。
在將記憶單元240用作實施方式1的記憶單元200[i,j]的情況下,可以採用藉由電晶體BLTR[j]的源極和汲極將佈線BL連接於緩衝器電路104的輸入端子的結構。
另外,與記憶單元240同樣,上述記憶單元220也可以為具有將佈線RBL與佈線WBL組合為一個佈線的結構的記憶單元,並也可以用於實施方式1。
電晶體OSTR2至電晶體OSTR4較佳為在通道形成區域中包含氧化物半導體(較佳的是,包含In、Ga及Zn的氧化物)。藉由在通道形成區域中包含氧化物半導體,可以使流過源極與汲極之間的關態電流(洩漏電流)極小。因此,能夠抑制保持節點FN2至保持節點FN4的電壓的變動。也就是說,可以將記憶單元220、記憶單元230及記憶單元240用作非揮發性記憶體電路或者能夠在沒有電源供應的情況下長期保持資料的記憶體電路。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中,說明能夠用於上述實施方式所示的電晶體OSTR1至電晶體OSTR4的OS電晶體的結構。
〈電晶體的結構實例1〉
圖9A至圖9C是電晶體400a的俯視圖及剖面圖。圖9A是俯視圖。圖 9B是沿圖9A所示的點劃線A1-A2的剖面圖,圖9C是沿圖9A所示的點劃線A3-A4的剖面圖。注意,在圖9A的俯視圖中,為了明確起見,省略組件的一部分。注意,有時將點劃線A1-A2稱為電晶體400a的通道長度方向,將點劃線A3-A4稱為電晶體400a的通道寬度方向。
電晶體400a包括:基板450;基板450上的絕緣膜401;絕緣膜401上的導電膜414;以覆蓋導電膜414的方式形成的絕緣膜402;絕緣膜402上的絕緣膜403;絕緣膜403上的絕緣膜404;在絕緣膜404上按金屬氧化物431、金屬氧化物432的順序形成的疊層;與金屬氧化物432的頂面及側面接觸的導電膜421;同樣與金屬氧化物432的頂面及側面接觸的導電膜423;導電膜421上的導電膜422;導電膜423上的導電膜424;導電膜422及導電膜424上的絕緣膜405;與金屬氧化物431、金屬氧化物432、導電膜421至424及絕緣膜405接觸的金屬氧化物433;金屬氧化物433上的絕緣膜406;絕緣膜406上的導電膜411;導電膜411上的導電膜412;導電膜412上的導電膜413;以覆蓋導電膜413的方式形成的絕緣膜407;以及絕緣膜407上的絕緣膜408。注意,將金屬氧化物431、金屬氧化物432及金屬氧化物433總稱為金屬氧化物430。
金屬氧化物432是半導體,被用作電晶體400a的通道。
此外,金屬氧化物431及金屬氧化物432包括區域441及區域442。區域441形成在導電膜421與金屬氧化物431及金屬氧化物432接觸的區域附近,區域442形成在導電膜423與金屬氧化物431、金屬氧化物432接觸的區域附近。
區域441、區域442被用作低電阻區域。區域441有助於降低導電膜421與金屬氧化物431及金屬氧化物432之間的接觸電阻。同樣地,區域442有助於降低導電膜423與金屬氧化物431及金屬氧化物432之間的接觸電阻。
導電膜421、導電膜422被用作電晶體400a的源極電極和汲極電極中的一個。導電膜423、導電膜424被用作電晶體400a的源極電極和汲極電極中的另一個。
導電膜422具有與導電膜421相比不容易透過氧的功能。因此,能夠防止氧化導致的導電膜421的導電率的下降。
同樣地,導電膜424具有與導電膜423相比不容易透過氧的功能。因此,能夠防止氧化導致的導電膜423的導電率的下降。
導電膜411至導電膜413被用作電晶體400a的第一閘極電極。
導電膜411、導電膜413具有與導電膜412相比不容易透過氧的功能。因此,能夠防止氧化導致的導電膜412的導電率的下降。
絕緣膜406被用作電晶體400a的第一閘極絕緣膜。
導電膜414被用作電晶體400a的第二閘極電極。
導電膜411至413及導電膜414既可以被供應相同的電位,又可以被供應不同的電位。另外,根據情況,也可以省略導電膜414。
絕緣膜401至絕緣膜404被用作電晶體400a的基底絕緣膜。另外,絕緣膜402至絕緣膜404還被用作電晶體400a的第二閘極絕緣膜。
絕緣膜405至408被用作電晶體400a的保護絕緣膜或層間絕緣膜。
如圖9C所示,金屬氧化物432的側面被導電膜411圍繞。藉由採用上述結構,可以由導電膜411的電場電圍繞金屬氧化物432。將由閘極電極的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構。因為通道形成在整個金屬氧化物432(塊)內,所以在s-channel結構中可以使大電流流過電晶體的源極與汲極間,由此可以提高電晶體的通態電流(on-state current)。
因為s-channel結構可以獲得高通態電流,所以其適用於LSI(Large Scale Integration)等被要求微型電晶體的半導體裝置。包括微型電晶體的半導體裝置可以具有高集成度及高密度。
在電晶體400a中,用作閘極電極的區域以填埋形成在絕緣膜405等中的開口部的方式自對準(self align)地形成。
如圖9B所示,導電膜411與導電膜422具有隔著絕緣膜彼此重疊的區域。同樣地,導電膜411與導電膜424具有隔著絕緣膜彼此重疊的區域。這 些區域作為閘極電極與源極電極或汲極電極之間產生的寄生電容而可能降低電晶體400a的工作速度。藉由在電晶體400a中設置絕緣膜405,可以減少上述寄生電容。絕緣膜405較佳為使用相對介電常數低的材料。
圖10A是電晶體400a的中央部的放大圖。在圖10A中,寬度LG表示導電膜411的底面長度,該底面隔著絕緣膜406及金屬氧化物433與金屬氧化物432的頂面平行。寬度LG為閘極電極的線寬度。此外,在圖10A中,將導電膜421與導電膜423之間的長度表示為寬度LSD。寬度LSD為源極電極與汲極電極之間的長度。
通常,寬度LSD取決於最小特徵尺寸。如圖10A所示,寬度LG小於寬度LSD。也就是說,可以使電晶體400a的閘極電極的線寬度小於最小特徵尺寸。明確而言,可以將寬度LG設定為5nm以上且60nm以下,較佳為設定為5nm以上且30nm以下。
在圖10A中,將導電膜421與導電膜422的厚度的總和或導電膜423與導電膜424的厚度的總和表示為高度HSD
藉由將絕緣膜406的厚度設定為高度HSD以下,可以將閘極電極的電場施加到整個通道形成區域,所以是較佳的。絕緣膜406的厚度為30nm以下,較佳為10nm以下。
另外,導電膜422與導電膜411之間形成的寄生電容及導電膜424與導電膜411之間形成的寄生電容與絕緣膜405的厚度成反比。例如,藉由使絕 緣膜405的厚度為絕緣膜406的厚度的3倍以上,較佳為5倍以上,可以使寄生電容小到可以忽略,所以是較佳的。其結果,能夠以高頻率使電晶體400a工作。
以下,對電晶體400a的各組件進行說明。
〈〈金屬氧化物層〉〉
首先,說明可以用於金屬氧化物431至金屬氧化物433的金屬氧化物。
作為電晶體400a,較佳為使用在處於非導通狀態時流動在源極與汲極之間的電流(關態電流)較低的電晶體。作為關態電流低的電晶體可以舉出作為通道形成區域包含氧化物半導體的電晶體。
例如,金屬氧化物432為包含銦(In)的氧化物半導體。例如,在金屬氧化物432包含銦時,金屬氧化物432的載子移動率(電子移動率)得到提高。此外,金屬氧化物432較佳為包含元素M。元素M較佳為鋁(Al)、鎵(Ga)、釔(Y)或錫(Sn)等。作為可用作元素M的其他元素,有硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、鉿(Hf)、鉭(Ta)、鎢(W)、鎂(Mg)等。注意,作為元素M,有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大金屬氧化物的能隙的功能的元素。此外,金屬氧化物432較佳為包含鋅(Zn)。當金屬氧化物包含鋅時,有時容易晶化。
注意,金屬氧化物432不侷限於包含銦的氧化物半導體。金屬氧化物432例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為金屬氧化物432例如使用能隙大的氧化物半導體。金屬氧化物432的能隙例如是2.5eV以上且4.2eV以下,較佳為2.8eV以上且3.8eV以下,更佳為3eV以上且3.5eV以下。
金屬氧化物432較佳為後面所述的CAAC-OS膜。
例如,金屬氧化物431及金屬氧化物433是由構成金屬氧化物432的元素中的氧以外的一種或兩種以上的元素構成的金屬氧化物。因為由構成金屬氧化物432的元素中的氧以外的一種或兩種以上的元素構成金屬氧化物431及金屬氧化物433,所以在金屬氧化物431與金屬氧化物432之間的介面及金屬氧化物432與金屬氧化物433之間的介面不容易形成介面能階。
另外,在作為金屬氧化物431使用In-M-Zn氧化物的情況下,在In和M的總和為100atomic%時,較佳的是:In低於50atomic%且M高於50atomic%,更佳的是:In低於25atomic%且M高於75atomic%。當利用濺射法形成金屬氧化物431時,較佳為使用滿足上述組成的濺射靶材。例如,較佳為In:M:Zn=1:3:2、In:M:Zn=1:3:4等。
此外,在作為金屬氧化物432使用In-M-Zn氧化物的情況下,在In和M的總和為100atomic%時,較佳的是:In高於25atomic%且M低於75atomic%, 更佳的是:In高於34atomic%且M低於66atomic%。當利用濺射法形成金屬氧化物432時,較佳為使用滿足上述組成的濺射靶材。例如,較佳為In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1。尤其是,當作為濺射靶材使用原子個數比為In:Ga:Zn=4:2:4.1的靶材時,所形成的金屬氧化物432的原子個數比有時接近於In:Ga:Zn=4:2:3。
此外,在作為金屬氧化物433使用In-M-Zn氧化物的情況下,在In和M的總和為100atomic%時,較佳的是:In低於50atomic%且M高於50atomic%,更佳的是:In低於25atomic%且M高於75atomic%。例如,較佳為In:M:Zn=1:3:2、In:M:Zn=1:3:4等。另外,金屬氧化物433也可以使用與金屬氧化物431相同的種類的金屬氧化物。
另外,金屬氧化物431或金屬氧化物433有時也可以不包含銦。例如,金屬氧化物431或金屬氧化物433也可以為氧化鎵。
接著,參照圖10B所示的能帶結構圖說明由金屬氧化物431至金屬氧化物433的疊層構成的金屬氧化物430的功能及效果。圖10B示出圖10A中的Y1-Y2的虛線所示的部分的能帶結構。另外,圖10B示出電晶體400a的通道形成區域及其附近的能帶結構。
在圖10B中,Ec404、Ec431、Ec432、Ec433及Ec406分別示出絕緣膜404、金屬氧化物431、金屬氧化物432、金屬氧化物433及絕緣膜406的導帶底的能量。
這裡,真空能階和導帶底之間的能量差(也稱為“電子親和力”)是真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外,可以利用光譜橢圓偏光計測定能隙。另外,真空能階與價帶頂的能量差可以利用紫外線光電子能譜(UPS:Ultraviolet Photoelectron Spectroscopy)裝置測定。
絕緣膜404及絕緣膜406是絕緣體,所以Ec406及Ec404比Ec431、Ec432及Ec433更近於真空能階(電子親和力小)。
作為金屬氧化物432使用其電子親和力大於金屬氧化物431及金屬氧化物433的電子親和力的金屬氧化物。例如,作為金屬氧化物432使用如下金屬氧化物:電子親和力比金屬氧化物431及金屬氧化物433大0.07eV以上且1.3eV以下,較佳大0.1eV以上且0.7eV以下,更佳大0.15eV以上且0.4eV以下的金屬氧化物。注意,電子親和力是真空能階與導帶底之間的能量差。
注意,銦鎵氧化物的電子親和力小且氧阻擋性高。因此,金屬氧化物433較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上,較佳為80%以上,更佳為90%以上。
此時,若施加閘極電壓,通道則形成在金屬氧化物431、金屬氧化物432和金屬氧化物433中的電子親和力最大的金屬氧化物432中。
此時,電子不在金屬氧化物431及金屬氧化物433中而主要在金屬氧化 物432中移動。由此,即使在金屬氧化物431與絕緣膜404的介面或者金屬氧化物433與絕緣膜406的介面存在有很多的障礙電子流動的介面能階,該能階也幾乎不會影響到電晶體的通態電流。金屬氧化物431及金屬氧化物433被用作絕緣膜。
有時在金屬氧化物431與金屬氧化物432之間具有金屬氧化物431和金屬氧化物432的混合區域。另外,有時在金屬氧化物432與金屬氧化物433之間具有金屬氧化物432和金屬氧化物433的混合區域。混合區域的介面態密度較低。因此,在金屬氧化物431、金屬氧化物432和金屬氧化物433的疊層體的能帶結構中,各層之間的介面的能量連續地變化(也稱為連續接合)。
如上所述,金屬氧化物431與金屬氧化物432的介面或金屬氧化物432與金屬氧化物433的介面的介面態密度小,由此在金屬氧化物432中電子的移動很少受到阻礙,從而可以提高電晶體的通態電流。
例如,在通道形成區域中的物理性凹凸較大的情況下會發生電晶體中的電子移動的妨礙。為了提高電晶體的通態電流,例如,金屬氧化物432的頂面或底面(被形成面,在此為金屬氧化物431的頂面)的1μm×1μm的範圍內的均方根(RMS:Root-Mean-Square)粗糙度低於1nm,較佳低於0.6nm,更佳低於0.5nm,進一步較佳低於0.4nm,即可。另外,其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm,較佳低於0.6nm,更佳低於0.5nm,進一步較佳低於0.4nm,即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm,較佳低於9nm,更佳低於8nm,進一步較 佳低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由日本精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
在形成有通道的區域中的缺陷能階密度高的情況下電子移動也會受到妨礙。例如,在金屬氧化物432具有氧缺陷(也有時記為“Vo”)的情況下,有時因為氫進入該氧缺陷部分而形成施體能階。下面,有時將氫進入該氧缺陷部分的狀態記為“VoH”。由於VoH使電子散射,所以會成為降低電晶體的通態電流的原因。另外,氧進入氧缺陷部分的情況比氫進入氧缺陷部分的情況更加穩定。因此,藉由減少金屬氧化物432中的氧缺陷,有時能夠提高電晶體的通態電流。
例如,在金屬氧化物432的某個深度或某個區域中,使利用二次離子質譜分析法(SIMS:Secondary Ion Mass Spectrometry)測定出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下,較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下,更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下,進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。
為了減少金屬氧化物432的氧缺陷,例如採用使包含於絕緣膜404中的過量氧透過金屬氧化物431移動到金屬氧化物432的方法等。此時,金屬氧化物431較佳為具有氧透過性的層(使氧穿過或透過的層)。
注意,在電晶體具有s-channel結構的情況下,在整個金屬氧化物432中形成有通道。因此,金屬氧化物432的厚度越大,通道區域越大。亦即, 金屬氧化物432越厚,越能夠提高電晶體的通態電流。
此外,為了提高電晶體的通態電流,金屬氧化物433的厚度越薄越好。例如,金屬氧化物433可以具有厚度低於10nm,較佳為5nm以下,更佳為3nm以下的區域。另一方面,金屬氧化物433具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的金屬氧化物432中的功能。因此,金屬氧化物433較佳為具有一定程度的厚度。例如,金屬氧化物433可以具有厚度為0.3nm以上,較佳為1nm以上,更佳為2nm以上的區域。另外,為了抑制從絕緣膜404等釋放的氧向外擴散,金屬氧化物433較佳為具有阻擋氧的性質。
此外,為了提高可靠性,較佳的是,金屬氧化物431較厚且金屬氧化物433較薄。例如,金屬氧化物431可以具有厚度例如為10nm以上,較佳為20nm以上,更佳為40nm以上,進一步較佳為60nm以上的區域。藉由將金屬氧化物431形成得厚,可以拉開從相鄰的絕緣體與金屬氧化物431的介面到形成有通道的金屬氧化物432的距離。注意,因為半導體裝置的生產率可能會下降,所以金屬氧化物431具有厚度例如為200nm以下,較佳為120nm以下,更佳為80nm以下的區域即可。
例如在金屬氧化物432與金屬氧化物431之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3,較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3,更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。此外,在金屬氧化物432與金屬氧化物433之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3, 較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3,更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。
此外,為了降低金屬氧化物432的氫濃度,較佳為降低金屬氧化物431及金屬氧化物433的氫濃度。金屬氧化物431及金屬氧化物433具有藉由SIMS得到的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下,較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下,更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下,進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。此外,為了降低金屬氧化物432的氮濃度,較佳為降低金屬氧化物431及金屬氧化物433的氮濃度。金屬氧化物431及金屬氧化物433具有藉由SIMS得到的氮濃度為1×1016atoms/cm3以上且低於5×1019atoms/cm3,較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下,更佳為1×1016atoms/cm3以上且1×1018atoms/cm3以下,進一步較佳為1×1016atoms/cm3以上且5×1017atoms/cm3以下的區域。
金屬氧化物431至金屬氧化物433可以藉由濺射法、化學氣相沉積(CVD:Chemical Vapor Deposition)法、分子束磊晶(MBE:Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD:Pulsed Laser Deposition)法或原子層沉積(ALD:Atomic Layer Deposition)法等形成。
較佳為在形成金屬氧化物431、金屬氧化物432之後進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度,較佳為以450℃以上且600℃以下的溫度,更佳為以520℃以上且570℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性 氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者,也可以以如下方法進行第一加熱處理:在惰性氣體氛圍下進行加熱處理之後,為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。藉由進行第一加熱處理,可以提高金屬氧化物431、金屬氧化物432的結晶性,並可以去除氫或水等雜質。
上述三層結構是一個例子。例如,也可以採用沒有金屬氧化物431和金屬氧化物433中的任一個的兩層結構。或者,也可以採用在金屬氧化物431上或下、或者在金屬氧化物433上或下設置作為金屬氧化物431、金屬氧化物432和金屬氧化物433例示的半導體中的任一個的四層結構。或者,也可以採用在金屬氧化物431上、金屬氧化物431下、金屬氧化物433上、金屬氧化物433下中的兩處以上設置作為金屬氧化物431、金屬氧化物432和金屬氧化物433例示的半導體中的任一個的n層結構(n為5以上的整數)。
〈〈基板〉〉
作為基板450,例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板,例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板,例如有由矽或鍺等構成的單一材料半導體基板或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且,還有在上述半導體基板內部具有絕緣體區域的半導體基板,例如為SOI(Silicon On Insulator:絕緣層上覆矽)基板等。作為導電體基板,有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者,有包含金屬氮化物的基板、包含 金屬氧化物的基板等。再者,還有設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者,也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件,有電容器、電阻元件、切換元件、發光元件、記憶元件等。
此外,作為基板450也可以使用撓性基板。另外,作為在撓性基板上設置電晶體的方法,也可以舉出如下方法:在非撓性基板上形成電晶體之後,將該電晶體剝離並轉置到撓性基板的基板450上。在此情況下,在非撓性基板與電晶體之間設置剝離層是較佳的。此外,作為基板450,也可以使用包含纖維的薄片、薄膜或箔等。另外,基板450也可以具有伸縮性。此外,基板450可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者,也可以具有不恢復為原來的形狀的性質。基板450的厚度例如為5μm以上且700μm以下,較佳為10μm以上且500μm以下,更佳為15μm以上且300μm以下。藉由將基板450形成得薄,可以實現半導體裝置的輕量化。另外,藉由將基板450形成得薄,即便在使用玻璃等的情況下有時也會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此,可以緩解因掉落等而基板450上的半導體裝置受到的衝擊等。亦即,能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板450,例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板450的線性膨脹係數越低,因環境而發生的變形越得到抑制,所以是較佳的。作為撓性基板的基板450,例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材質即可。作為樹脂,例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、 聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低,因此適合用於撓性基板的基板450。
〈〈基底絕緣膜〉〉
絕緣膜401具有使基板450與導電膜414電隔離的功能。
絕緣膜401或絕緣膜402使用單層結構或疊層結構的絕緣膜形成。作為絕緣膜的材料,例如可以舉出氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等。
另外,作為絕緣膜402,也可以使用使TEOS(Tetra-Ethyl-Ortho-Silicate:四乙氧基矽烷)或矽烷等與氧或一氧化二氮起反應而形成的步階覆蓋性良好的氧化矽。
另外,在形成絕緣膜402後,為了提高頂面的平坦性,也可以進行使用CMP法等的平坦化處理。
絕緣膜404較佳為包含氧化物。尤其是,較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。在其氧含量超過化學計量組成的氧化物膜中,藉由加熱使一部分氧脫離。從絕緣膜404脫離的氧被供應到金屬氧化物430,由此可以減少金屬氧化物430的氧缺陷。其結果是,可以抑制電晶體的電特性變動,而可以提高可靠性。
例如在TDS(Thermal Desorption Spectroscopy:熱脫附譜)分析中,其氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上,較佳為3.0×1020atoms/cm3以上。注意,上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
絕緣膜404較佳為包含能夠對金屬氧化物430供應氧的氧化物。例如,較佳為使用包含氧化矽或氧氮化矽的材料。
或者,作為絕緣膜404,也可以使用金屬氧化物,如氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
為了使絕緣膜404含有過量氧,例如,在氧氛圍下形成絕緣膜404即可。或者,可以對成膜後的絕緣膜404引入氧而形成含有過量氧的區域。或者,還可以組合上述兩種方法。
例如,對成膜之後的絕緣膜404引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過量氧的區域。作為氧的引入方法,可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體,例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外,在氧的引入處理中,也可以使含有氧的氣體包含稀有氣體。或者,也可以使 其包含氫等。例如,較佳為使用二氧化碳、氫、氬的混合氣體。
另外,在形成絕緣膜404後,為了提高頂面的平坦性,也可以進行使用CMP法等的平坦化處理。
絕緣膜403具有防止包含在絕緣膜404中的氧與包含在導電膜414中的金屬結合而導致包含在絕緣膜404中的氧減少的鈍化功能。
絕緣膜403具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜403,能夠防止氧從金屬氧化物430擴散到外部,並且能夠防止氫、水等從外部侵入金屬氧化物430中。
作為絕緣膜403,例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜,有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外,也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜。作為氧化物絕緣膜,有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
在電晶體400a中,藉由向電荷俘獲層注入電子可以使臨界電壓控制。電荷俘獲層較佳為設置在絕緣膜402或絕緣膜403中。例如,藉由使用氧化鉿、氧化鋁、氧化鉭或矽酸鋁等形成絕緣膜403,可以被用作電荷俘獲層。
〈〈閘極電極〉〉
導電膜411至導電膜414較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、 金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是,較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外,較佳為使用鋁或銅等低電阻導電材料形成。並且,當使用Cu-Mn合金時,在與包含氧的絕緣體的介面形成氧化錳,該氧化錳能夠抑制Cu的擴散,所以是較佳的。
此外,作為導電膜411至導電膜414,也可以使用上述金屬氧化物431至金屬氧化物433中的任一個材料。但是,因為在上述條件下形成的金屬氧化物431至金屬氧化物433具有半導體的功能,所以需要進行其他製程以使金屬氧化物431至金屬氧化物433具有導電體的功能。具體地,作為導電膜411至導電膜414形成金屬氧化物431至金屬氧化物433中的任一個,並且,作為絕緣膜407利用CVD法等使用含有氫的電漿的方法形成氮化矽膜,由此能夠減少金屬氧化物431至金屬氧化物433的電阻。因此,可以將作為導電體的金屬氧化物431至金屬氧化物433用作導電膜411至導電膜414。
〈〈源極電極、汲極電極〉〉
導電膜421至導電膜424較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是,較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外,較佳為使用鋁或銅等低電阻導電材料形成。並且, 當使用Cu-Mn合金時,在與包含氧的絕緣體的介面形成氧化錳,該氧化錳能夠抑制Cu的擴散,所以是較佳的。
另外,導電膜421至導電膜424較佳為使用氧化銥、氧化釕、釕酸鍶(strontium ruthenate)等包含貴金屬的導電氧化物。上述導電氧化物即使與氧化物半導體接觸也很少從氧化物半導體奪取氧,而不容易在氧化物半導體中形成氧缺陷。
〈〈低電阻區域〉〉
例如,區域441及區域442是由於金屬氧化物431及金屬氧化物432中的氧被導電膜421及導電膜423抽出而形成的。加熱溫度越高氧越容易被抽出。因為在電晶體的製程中有多個加熱製程,所以區域441及區域442中形成有氧缺陷。此外,因加熱氫侵入該氧缺陷位點而使區域441及區域442所包含的載子濃度增加。其結果,區域441及區域442被低電阻化。
〈〈閘極絕緣膜〉〉
絕緣膜406較佳為包括相對介電常數高的絕緣體。例如,絕緣膜406較佳為包括氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。
另外,絕緣膜406較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽對熱穩定,所以藉由與相對介電常數高的絕緣體組合,可以實現熱穩定且相對介電常數高的疊層結構。例如,藉由在金屬氧化物433一側包含氧化鋁、氧化鎵或氧化鉿,能夠抑 制氧化矽或氧氮化矽所含有的矽混入金屬氧化物432。
另外,例如在金屬氧化物433一側包含氧化矽或氧氮化矽時,有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
〈〈層間絕緣膜、保護絕緣膜〉〉
絕緣膜405較佳為包括相對介電常數低的絕緣體。例如,絕緣膜405較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽或樹脂等。或者,絕緣膜405較佳為具有氧化矽或氧氮化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽對熱穩定,所以藉由與樹脂組合,可以實現熱穩定且相對介電常數低的疊層結構。作為樹脂,例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸等。
絕緣膜407具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜407,能夠防止氧從金屬氧化物430擴散到外部,並且能夠防止氫、水等從外部侵入金屬氧化物430中。
作為絕緣膜407,例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜,有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外,也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜。作為氧化物絕緣膜,有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
因為氧化鋁膜的不使氫、水分等雜質及氧透過的阻擋效果高,所以較佳為用於絕緣膜407。
藉由利用濺射法、CVD法等使用含有氧的電漿的方法形成絕緣膜407,能夠對絕緣膜405、絕緣膜406的側面及表面添加氧。此外,較佳為在形成絕緣膜407之後的任意時序進行第二加熱處理。藉由第二加熱處理,對絕緣膜405、絕緣膜406添加的氧擴散到絕緣膜中並到達金屬氧化物430,由此可以減少金屬氧化物430的氧缺陷。
圖11A及圖11B是示意圖,示出:在形成絕緣膜407時,對絕緣膜405、絕緣膜406添加的氧藉由第二加熱處理擴散到絕緣膜中並到達金屬氧化物430的狀態。在圖11A中,以箭頭表示圖9B的剖面圖中的氧擴散的狀態。同樣地,在圖11B中,以箭頭表示圖9C的剖面圖中的氧擴散的狀態。
如圖11A及圖11B所示,對絕緣膜406的側面添加的氧擴散到絕緣膜406的內部並到達金屬氧化物430。另外,包含過量氧的區域461、區域462及區域463有時形成在絕緣膜407與絕緣膜405的介面附近。區域461至區域463所含的氧經由絕緣膜405、絕緣膜404到達金屬氧化物430。在絕緣膜405包含氧化矽且絕緣膜407包含氧化鋁的情況下,矽、鋁及氧的混合層有時形成在區域461至區域463中。
絕緣膜407具有阻擋氧的功能,防止氧擴散到絕緣膜407的上方。同樣地,絕緣膜403具有阻擋氧的功能,防止氧擴散到絕緣膜403的下方。
另外,在添加到絕緣膜405、絕緣膜406的氧可以擴散到金屬氧化物430的溫度下進行第二加熱處理即可。例如,也可以參照關於第一加熱處理的記載。此外,第二加熱處理的溫度較佳低於第一加熱處理。第一加熱處理和第二加熱處理的溫度差為20℃以上且150℃以下,較佳為40℃以上且100℃以下。由此,可以抑制過多的氧從絕緣膜404被釋放。注意,若各層的成膜時的加熱能夠兼作與第二加熱處理同等的加熱處理,則有時無需進行第二加熱處理。
如此,藉由絕緣膜407的成膜及第二加熱處理,可以從上方和下方對金屬氧化物430供應氧。
此外,也可以藉由作為絕緣膜407形成In-M-Zn氧化物等包含氧化銦的膜來對絕緣膜405、絕緣膜406添加氧。
作為絕緣膜408,可以使用包含一種以上選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等的絕緣體。另外,絕緣膜408也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等樹脂。另外,絕緣膜408也可以是上述材料的疊層。
〈電晶體的結構實例2〉
圖9A至圖9C所示的電晶體400a也可以省略導電膜414、絕緣膜402及絕緣膜403。圖12A至圖12C示出該情況的例子。
圖12A至圖12C是電晶體400b的俯視圖及剖面圖。圖12A是俯視圖。圖12B是沿圖12A所示的點劃線A1-A2的剖面圖,圖12C是沿圖12A所示的點劃線A3-A4的剖面圖。注意,在圖12A的俯視圖中,為了明確起見,省略組件的一部分。注意,有時將點劃線A1-A2稱為電晶體400b的通道長度方向,將點劃線A3-A4稱為電晶體400b的通道寬度方向。
〈電晶體的結構實例3〉
在圖9A至圖9C所示的電晶體400a中,也可以減薄導電膜421、423與閘極電極(導電膜411至導電膜413)重疊的部分的厚度。圖13A至圖13C示出該情況的例子。
圖13A至圖13C是電晶體400c的俯視圖及剖面圖。圖13A是俯視圖。圖13B是沿圖13A所示的點劃線A1-A2的剖面圖,圖13C是沿圖13A所示的點劃線A3-A4的剖面圖。注意,在圖13A的俯視圖中,為了明確起見,省略組件的一部分。注意,有時將點劃線A1-A2稱為電晶體400c的通道長度方向,將點劃線A3-A4稱為電晶體400c的通道寬度方向。
在圖13B的電晶體400c中,與閘極電極重疊的部分的導電膜421被薄膜化,導電膜422覆蓋導電膜421。同樣地,與閘極電極重疊的部分的導電膜423被薄膜化,導電膜424覆蓋導電膜423。
藉由使電晶體400c具有如圖13B所示的結構,可以增長閘極電極與源極電極之間的距離或者閘極電極與汲極電極之間的距離,由此能夠減少形 成在閘極電極與源極電極及汲極電極之間的寄生電容。其結果,可以得到能夠進行高速工作的電晶體。
〈電晶體的結構實例4〉
在圖13A至圖13C所示的電晶體400c中,也可以在A3-A4方向上擴大金屬氧化物431、432的寬度。圖14A至圖14C示出該情況的例子。
圖14A至圖14C是電晶體400d的俯視圖及剖面圖。圖14A是俯視圖。圖14B是沿圖14A所示的點劃線A1-A2的剖面圖,圖14C是沿圖14A所示的點劃線A3-A4的剖面圖。注意,在圖14A的俯視圖中,為了明確起見,省略組件的一部分。注意,有時將點劃線A1-A2稱為電晶體400d的通道長度方向,將點劃線A3-A4稱為電晶體400d的通道寬度方向。
藉由使電晶體400d具有圖14A至圖14C所示的結構,可以使通態電流增大。
〈電晶體的結構實例5〉
在圖13A至圖13C所示的電晶體400c中,也可以在A3-A4方向上設置由金屬氧化物431、432構成的多個區域(以下,稱為鰭(fin))。圖15A至圖15C示出該情況的例子。
圖15A至圖15C是電晶體400e的俯視圖及剖面圖。圖15A是俯視圖。圖15B是沿圖15A所示的點劃線A1-A2的剖面圖,圖15C是沿圖15A所示的點劃線A3-A4的剖面圖。注意,在圖15A的俯視圖中,為了明確起見, 省略組件的一部分。注意,有時將點劃線A1-A2稱為電晶體400e的通道長度方向,將點劃線A3-A4稱為電晶體400e的通道寬度方向。
電晶體400e包括:由金屬氧化物431a及金屬氧化物432a構成的第一鰭;由金屬氧化物431b及金屬氧化物432b構成的第二鰭;以及由金屬氧化物431c及金屬氧化物432c構成的第三鰭。
在電晶體400e中,藉由由閘極電極圍繞形成有通道的金屬氧化物432a、金屬氧化物432b及金屬氧化物432c,可以對通道整體施加閘極電場,由此可以獲得通態電流高的電晶體。
〈電晶體的結構實例6〉
圖16A至圖16D是電晶體400f的俯視圖及剖面圖。圖16A是電晶體400f的俯視圖,圖16B是沿圖16A所示的點劃線A1-A2的剖面圖,圖16C是沿點劃線A3-A4的剖面圖。注意,有時將點劃線A1-A2稱為通道長度方向,將點劃線A3-A4稱為通道寬度方向。與電晶體400a等同樣,電晶體400f也是具有s-channel結構的電晶體。在電晶體400f中,以接觸於構成閘極電極的導電膜412的側面的方式設置有絕緣膜409。絕緣膜409及導電膜412由絕緣膜407覆蓋。絕緣膜407由絕緣膜408覆蓋。絕緣膜409被用作電晶體400f的側壁絕緣體。與電晶體400a同樣,閘極電極也可以為導電膜411至導電膜413的疊層。此外,如電晶體的結構實例1所述,作為閘極電極的導電膜411至導電膜413也可以使用金屬氧化物431至金屬氧化物433中的任一個。在此情況下,為了將金屬氧化物431至金屬氧化物433用作導電體,需要進行在電晶體的結構實例1的閘極電極的說明中進行了詳細說明的處 理。
絕緣膜406及導電膜412的至少一部分與導電膜414及金屬氧化物432重疊。導電膜412的通道長度方向的側面端部較佳大致與絕緣膜406的通道長度方向的側面端部一致。在此,絕緣膜406被用作電晶體400f的閘極絕緣體,導電膜412被用作電晶體400f的閘極電極,絕緣膜409被用作電晶體400f的側壁絕緣體。
金屬氧化物432包括隔著金屬氧化物433及絕緣膜406重疊於導電膜412的區域。金屬氧化物431的外緣較佳大致與金屬氧化物432的外緣一致,金屬氧化物433的外緣較佳為位於金屬氧化物431及金屬氧化物432的外緣的外側。在此,雖然金屬氧化物433的外緣位於金屬氧化物431的外緣的外側,但是本實施方式所示的電晶體不侷限於此。例如,金屬氧化物431的外緣也可以位於金屬氧化物433的外緣的外側,金屬氧化物431的側面端部也可以大致與金屬氧化物433的側面端部一致。
圖16D示出圖16B的局部放大圖。如圖16D所示,在金屬氧化物430中形成有區域461a、461b、461c、461d及461e。區域461b至區域461e的摻雜物濃度比區域461a高,因此區域461b至區域461e的電阻比區域461a低。再者,區域461b及區域461c的氫濃度比區域461d及區域461e高,因此區域461b及區域461c的電阻比區域461d及區域461e低。例如,區域461a的摻雜物濃度可以為區域461b或區域461c的最大摻雜物濃度的5%以下、2%以下或1%以下。注意,也可以將摻雜物稱為施體、受體、雜質或元素。
如圖16D所示,在金屬氧化物430中,區域461a是大致與導電膜412重疊的區域,區域461b、區域461c、區域461d及區域461e是除了區域461a之外的區域。在區域461b及區域461c中,金屬氧化物433的頂面與絕緣膜407接觸。在區域461d及區域461e中,金屬氧化物433的頂面與絕緣膜409或絕緣膜406接觸。也就是說,如圖16D所示,區域461b與區域461d的邊界重疊於絕緣膜407與絕緣膜409的側面端部的邊界。區域461c與區域461e的邊界也是同樣的。在此,區域461d及區域461e的一部分較佳為重疊於金屬氧化物432的與導電膜412重疊的區域(通道形成區域)的一部分。例如,較佳為區域461d及區域461e的通道長度方向的側面端部位於導電膜412的內側並且導電膜412的內側與區域461d及區域461e的側面端部之間的距離為d。此時,絕緣膜406的厚度t406及距離d較佳為滿足0.25t406<d<t406
如此,在金屬氧化物430的與導電膜412重疊的區域的一部分中形成有區域461d及區域461e。由此,電晶體400f的通道形成區域與被低電阻化的區域461d及區域461e接觸,在區域461d及區域461e與區域461a之間沒有形成高電阻的偏置(offset)區域,因此可以使電晶體400f的通態電流增大。再者,藉由以滿足上述範圍的方式形成區域461d及區域461e的通道長度方向的側面端部,也可以防止區域461d及區域461e過深地形成於通道形成區域中而總處於導通狀態。
區域461b、區域461c、區域461d及區域461e藉由離子植入法等離子摻雜處理形成。因此,如圖16D所示,區域461d與區域461a的邊界有時在從金屬氧化物433的頂面到金屬氧化物431的底面的深度方向上接近區域461d與區域461b的邊界。此時,距離d為在點劃線A1-A2方向上最接近於 導電膜412的內側的區域461d與區域461a的邊界和導電膜412的點劃線A1-A2方向上的A1一側的側面端部之間的距離。與此同樣,區域461e與區域461a的邊界有時在從金屬氧化物433的頂面到金屬氧化物431的底面的深度方向上接近區域461e與區域461c的邊界。此時,距離d為在點劃線A1-A2方向上最接近於導電膜412的內側的區域461e與區域461a的邊界和導電膜412的點劃線A1-A2方向上的A2一側的側面端部之間的距離。
在此情況下,例如有時形成在金屬氧化物431中的區域461d及區域461e沒有形成在與導電膜412重疊的區域中。此時,形成在金屬氧化物431或金屬氧化物432中的區域461d及區域461e中的至少一部分較佳為形成在與導電膜412重疊的區域中。
另外,在金屬氧化物431、金屬氧化物432及金屬氧化物433與絕緣膜407之間的介面附近較佳為形成低電阻區域451及低電阻區域452。低電阻區域451及低電阻區域452包含絕緣膜407所含的元素中的至少一個。低電阻區域451及低電阻區域452的一部分較佳大致與金屬氧化物432的重疊於導電膜412的區域(通道形成區域)接觸或者與該區域的一部分重疊。
另外,由於金屬氧化物433與絕緣膜407接觸的區域很大,所以低電阻區域451及低電阻區域452容易形成在金屬氧化物433中。與金屬氧化物433中的除了低電阻區域451及低電阻區域452之外的區域(例如,金屬氧化物433的與導電膜412重疊的區域)相比,金屬氧化物433中的低電阻區域451和低電阻區域452含有更高濃度的包含於絕緣膜407中的元素。
在區域461b中形成有低電阻區域451,在區域461c中形成有低電阻區域452。例如,金屬氧化物430的理想結構為:添加元素濃度最高的區域是低電阻區域451、452,濃度其次高的區域是區域461b、區域461c中的除了低電阻區域451、452之外的區域,濃度最低的區域是區域461a。添加元素是指用來形成區域461b、461c的摻雜物以及從絕緣膜407添加到低電阻區域451、452的元素。
注意,雖然電晶體400f具有形成有低電阻區域451、452的結構,但是本實施方式所示的半導體裝置不侷限於此。例如,在區域461b及區域461c的電阻值充分低的情況下,不需要形成低電阻區域451及低電阻區域452。
〈電晶體的結構實例7〉
圖17A及圖17B是電晶體680的俯視圖及剖面圖。圖17A是俯視圖,圖17B相當於圖17A所示的點劃線A-B方向的剖面圖。注意,在圖17A及圖17B中,為了明確起見,放大、縮小或省略一部分的組件。另外,有時將點劃線A-B方向稱為通道長度方向。
圖17B所示的電晶體680包括:用作第一閘極的導電膜689;用作第二閘極的導電膜688;半導體682;用作源極和汲極的導電膜683及導電膜684;絕緣膜681;絕緣膜685;絕緣膜686;以及絕緣膜687。
導電膜689設置在絕緣表面上。導電膜689與半導體682隔著絕緣膜681彼此重疊。此外,導電膜688與半導體682隔著絕緣膜685、絕緣膜686及絕緣膜687彼此重疊。另外,導電膜683及導電膜684連接於半導體682。
關於導電膜689及導電膜688的詳細內容,可以參照圖9A至圖9C所示的導電膜411至導電膜414的記載。
既可以對導電膜689和導電膜688施加不同的電位,又可以同時施加相同的電位。藉由在電晶體680中設置用作第二閘極電極的導電膜688,能夠使臨界電壓穩定。注意,導電膜688根據情況也可以省略。
關於半導體682的詳細內容,可以參照圖9A至圖9C所示的金屬氧化物432的記載。另外,半導體682可以為單層或多個半導體層的疊層。
關於導電膜683及導電膜684的詳細內容,可以參照圖9A至圖9C所示的導電膜421至424的記載。
關於絕緣膜681的詳細內容,可以參照圖9A至圖9C所示的絕緣膜406的記載。
注意,雖然在圖17B中示出在半導體682、導電膜683及導電膜684上設置有依次層疊的絕緣膜685至絕緣膜687的情況,但是設置在半導體682、導電膜683及導電膜684上的絕緣膜可以為單層或多個絕緣膜的疊層。
在作為半導體682使用氧化物半導體的情況下,絕緣膜686較佳為具有如下特徵,亦即包含超過化學計量組成的氧,且具有被加熱時將上述氧的一部分供應到半導體682的功能。注意,如果在將絕緣膜686直接設置在半 導體682上時半導體682受到損傷,則如圖17B所示,將絕緣膜685設置在半導體682與絕緣膜686之間是較佳的。絕緣膜685較佳為與絕緣膜686相比在形成時半導體682受到的損傷小,且具有使氧透過的功能的絕緣膜。注意,如果能夠在抑制半導體682受到的損傷的同時將絕緣膜686直接形成在半導體682上,則不一定需要設置絕緣膜685。
例如,作為絕緣膜685及絕緣膜686,較佳為使用包含氧化矽或氧氮化矽的材料。或者,也可以使用金屬氧化物,如氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
絕緣膜687較佳為具有防止氧、氫、水擴散的阻擋效果。或者,絕緣膜687較佳為具有防止氫、水擴散的阻擋效果。
絕緣膜的密度越高越緻密或者懸空鍵越少在化學上越穩定,阻擋效果則越高。作為具有防止氧、氫、水擴散的阻擋效果的絕緣膜,例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等形成。另外,作為具有防止氫、水擴散的阻擋效果的絕緣膜,例如還可以採用氮化矽、氮氧化矽等。
當絕緣膜687具有防止水、氫等擴散的阻擋效果時,可以防止存在於面板內的樹脂中或面板外部的水、氫等雜質侵入半導體682。當作為半導體682使用氧化物半導體時,侵入氧化物半導體的水或氫的一部分成為電子施體(施體),因此藉由使用上述具有阻擋效果的絕緣膜687,可以防止電晶體680的臨界電壓因施體的生成而漂移。
另外,當作為半導體682使用氧化物半導體時,如果絕緣膜687具有防止氧擴散的阻擋效果,則可以防止氧化物半導體中的氧擴散到外部。因此,可以降低在氧化物半導體中成為施體的氧缺陷,由此可以防止電晶體680的臨界電壓因施體的生成而漂移。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中,參照圖18A至圖21B說明能夠用於上述實施方式所示的記憶單元210、記憶單元220、記憶單元230及記憶單元240(以下,總稱為記憶單元200[i,j])的裝置的結構實例。
〈〈晶片結構實例1〉〉
圖18A及圖18B所示的剖面圖示出記憶單元200[i,j]形成在一個晶片中的例子。圖18A示出構成記憶單元200[i,j]的電晶體的通道長度方向的剖面圖。另外,圖18B示出構成記憶單元200[i,j]的電晶體的通道寬度方向的剖面圖。
圖18A及圖18B所示的記憶單元200[i,j]從底部開始依次包括層L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11及L12。
層L1包括:基板700;形成在基板700上的電晶體Tr0;元件分離層 701;以及導電體710、導電體711等多個導電體。
層L2包括佈線730、佈線731等多個佈線。
層L3包括:導電體712、導電體713等多個導電體;以及多個佈線(未圖示)。
層L4包括:絕緣體706;電晶體Tr1;絕緣體702;絕緣體703;以及導電體714、715等多個導電體。
層L5包括佈線732、佈線733等多個佈線。
層L6包括導電體716等多個導電體。
層L7包括:電晶體Tr2;絕緣體704;絕緣體705;以及導電體717等多個導電體。
層L8包括佈線734、佈線735等多個佈線。
層L9包括:導電體718等多個導電體;以及多個佈線(未圖示)。
層L10包括佈線736等多個佈線。
層L11包括:電容器C1;以及導電體719等多個導電體。另外,電容 器C1包括:第一電極751;第二電極752;以及絕緣膜753。
層L12包括佈線737等多個佈線。
電晶體Tr1、Tr2較佳為使用實施方式3所示的OS電晶體。圖18A及圖18B示出將圖13A至圖13C所示的電晶體400c用於電晶體Tr1、Tr2的例子。
電晶體Tr0較佳為使用與電晶體Tr1、Tr2不同的半導體材料形成。圖18A及圖18B示出將Si電晶體用於電晶體Tr0的例子。
作為基板700,可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺為材料的化合物半導體基板、SOI(Silicon on Insulator:絕緣層上覆矽)基板等。
另外,作為基板700,例如可以使用玻璃基板、石英基板、塑膠基板、金屬基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。另外,也可以使用某個基板形成半導體元件,然後將半導體元件轉置於其他基板。圖18A和圖18B作為一個例子示出將單晶矽晶圓用於基板700的例子。
參照圖20A及圖20B說明電晶體Tr0的詳細內容。圖20A示出電晶體Tr0的通道長度方向的剖面圖,圖20B示出電晶體Tr0的通道寬度方向的剖面圖。電晶體Tr0包括:設置在井792中的通道形成區域793;低濃度雜質 區域794及高濃度雜質區域795(也可以簡稱為雜質區域);以接觸於該雜質區域的方式設置的導電區域796;設置在通道形成區域793上的閘極絕緣膜797;設置在閘極絕緣膜797上的閘極電極790;設置在閘極電極790的側面的側壁絕緣層798、799。此外,導電區域796也可以使用金屬矽化物等。
在圖20B中,電晶體Tr0的通道形成區域793具有凸形形狀,沿其側面及頂面設置有閘極絕緣膜797及閘極電極790。將具有上述形狀的電晶體稱為FIN型電晶體。雖然在本實施方式中示出對半導體基板的一部分進行加工而形成凸部的情況,但是也可以對SOI基板進行加工而形成具有凸形形狀的半導體層。
注意,電晶體Tr0不侷限於FIN型電晶體,也可以使用圖21A及圖21B所示的平面型電晶體。圖21A示出電晶體Tr0的通道長度方向的剖面圖,圖21B示出電晶體Tr0的通道寬度方向的剖面圖。圖21A和圖21B所示的符號與圖20A和圖20B所示的符號相同。
在圖18A及圖18B中,絕緣體702至絕緣體706較佳為對氫、水等具有阻擋效果。水、氫等是使氧化物半導體中產生載子的因素之一,因此,藉由設置對氫、水等的障壁層,可以提高電晶體Tr1及電晶體Tr2的可靠性。作為對氫、水等具有阻擋效果的絕緣物,例如有氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
佈線730至佈線737以及導電體710至導電體719較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的導電膜的單層或疊層。尤其是,較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外,較佳為使用鋁或銅等低電阻導電材料形成。並且,當使用Cu-Mn合金時,在與包含氧的絕緣體的介面形成氧化錳,該氧化錳能夠抑制Cu的擴散,所以是較佳的。
在圖18A和圖18B中,沒有符號及陰影圖案的區域由絕緣體構成。作為上述絕緣體,可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的材料的絕緣體。另外,該區域也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。注意,在本說明書中,氧氮化物是指氧含量大於氮含量的化合物,氮氧化物是指氮含量大於氧含量的化合物。
在將OS電晶體用於實施方式2所示的電晶體OSTR2至電晶體OSTR4的情況下,電晶體OSTR2至電晶體OSTR4較佳為形成在層L4或層L7中。
在將Si電晶體用於實施方式2所示的電晶體SiTR1至電晶體SiTR5的情況下,電晶體SiTR1至電晶體SiTR5較佳為形成在層L1中。
在將OS電晶體用於實施方式2所示的電晶體SiTR1至電晶體SiTR5的 情況下,電晶體SiTR1至電晶體SiTR5較佳為形成在層L4或層L7中。
實施方式1或實施方式2所示的電容器MC1至電容器MC4較佳為形成在層L11中。
在使用OS電晶體構成形成在記憶單元200[i,j]的周邊的驅動電路的情況下,該OS電晶體也可以形成在層L4或層L7中。
在使用Si電晶體構成形成在記憶單元200[i,j]的周邊的驅動電路的情況下,該Si電晶體也可以形成在層L1中。
藉由使記憶單元200[i,j]具有圖18A和圖18B所示的結構,可以縮小其佔有面積而實現記憶單元的高集成化。
〈〈晶片結構實例2〉〉
在記憶單元200[i,j]中,也可以將記憶單元200[i,j]所包括的所有OS電晶體形成在同一層中。圖19A及圖19B示出該情況的例子。與圖18A和圖18B同樣,圖19A示出構成記憶單元200[i,j]的電晶體的通道長度方向的剖面圖,圖19B示出構成記憶單元200[i,j]的電晶體的通道寬度方向的剖面圖。
圖19A及圖19B與圖18A及圖18B所示的剖面圖的不同之處在於:在圖19A及圖19B中,省略層L6至L8,在層L5上形成有層L9。關於圖19A及圖19B的其他詳細內容,可以參照圖18A及圖18B的記載。
在將OS電晶體用於實施方式1或實施方式2所示的電晶體OSTR1至電晶體OSTR4的情況下,電晶體OSTR1至電晶體OSTR4較佳為形成在層L4中。
在將Si電晶體用於實施方式1或實施方式2所示的電晶體SiTR1至電晶體SiTR5的情況下,電晶體SiTR1至電晶體SiTR5較佳為形成在層L1中。
在將OS電晶體用於實施方式1或實施方式2所示的電晶體SiTR1至電晶體SiTR5的情況下,電晶體SiTR1至電晶體SiTR5較佳為形成在層L4中。
實施方式1或實施方式2所示的電容器MC1至電容器MC4較佳為形成在層L11中。
在使用OS電晶體構成形成在記憶單元200[i,j]的周邊的驅動電路的情況下,該OS電晶體也可以形成在層L4中。
在使用Si電晶體構成形成在記憶單元200[i,j]的周邊的驅動電路的情況下,該Si電晶體也可以形成在層L1中。
藉由使記憶單元200[i,j]具有圖19A及圖19B所示的結構,可以實現製程的簡化。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中,對能夠使用上述實施方式所示的記憶單元及記憶體裝置的CPU進行說明。
圖22是示出CPU的一個例子的結構的方塊圖。
圖22所示的CPU在基板1190上具有:ALU1191(ALU:Arithmetic logic unit:算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。此外,在基板1190上的周緣部包括多個外部連接用焊盤1188。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然,圖22所示的CPU只不過是簡化其結構而所示的一個例子,所以實際上的CPU根據其用途具有各種各樣的結構。例如,也可以以包括圖22所示的CPU或算術電路的結構為核心,設置多個該核心並使其同時工作。另外,在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後,輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言,ALU控制器1192生成用來控制ALU1191的工作的信號。另外,中斷控制器1194在執行CPU的程式時,根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的地址,並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外,時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如,時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器,並將內部時脈信號供應到上述各種電路。
在圖22所示的CPU中,能夠在暫存器1196中使用上述實施方式所示的記憶單元。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6
根據本發明的一個實施方式的記憶體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是,能夠播放再現儲存媒體如數位影音光碟(DVD:Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外,作為可以使用根據本發明的一個實施方式的記憶體裝置的電子裝置,可以舉出行動電話、包括可攜式的遊戲機、可攜式資 料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖23A至圖23F示出這種電子裝置的具體例子。
圖23A是可攜式遊戲機,該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意,雖然圖23A所示的可攜式遊戲機包括兩個顯示部903和顯示部904,但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖23B是行動電話機,該行動電話機包括外殼911、顯示部916、操作按鈕914、外部連接埠913、揚聲器917、麥克風912等。在圖23B所示的行動電話機中,藉由用手指等觸摸顯示部916可以輸入資訊。另外,藉由用手指等觸摸顯示部916可以進行打電話或輸入文字等所有操作。另外,藉由操作按鈕914的操作,可以進行電源的ON、OFF工作或切換顯示在顯示部916的影像的種類。例如,可以將電子郵件的編寫畫面切換為主功能表畫面。
圖23C是膝上型個人電腦,該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖23D是電冷藏冷凍箱,該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖23E是視頻攝影機,包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中,顯示部943設置在第二外殼942中。而且,第一外殼941和第二外殼942由連接部946連接,由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖23F是汽車,該汽車包括車體951、車輪952、儀表板953及燈954等。
接著,說明可以具備本發明的一個實施方式的半導體裝置或記憶體裝置的顯示裝置的使用例子。作為一個例子,顯示裝置具有像素。例如,像素具有電晶體或顯示元件。或者,顯示裝置具有驅動像素的驅動電路。例如,驅動電路具有電晶體。例如,這些電晶體可以使用其他實施方式所示的電晶體。
例如,在本說明書等中,顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或具有各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL(電致發光)元件(包含有機和無機材料的EL元件、有機EL元件或無機EL元件)、LED晶片(白色LED晶片、紅色LED晶片、綠色LED晶片、藍色LED晶片等)、電晶體(根據電流而發光的電晶體)、電漿顯示器(PDP)、電子發射元件、使用碳奈米管的顯示元件、液晶元件、電子墨水、電潤濕 (electrowetting)元件、電泳元件、使用微機電系統(MEMS)的顯示元件(例如,柵光閥(GLV)、數位微鏡裝置(DMD)、數位微快門(DMS)、MIRASOL(日本的註冊商標)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、壓電陶瓷顯示器等)和量子點等中的至少一個。除了上述以外,顯示元件、顯示裝置、發光元件或發光裝置也可以還具有對比度、亮度、反射率、透射率等因電作用或者磁作用而產生變化的顯示媒體。作為使用EL元件的顯示裝置的例子,有EL顯示器等。作為使用電子發射元件的顯示裝置的例子,有場致發射顯示器(FED)或SED方式平面型顯示器(SED:Surface-conduction Electron-emitter Display:表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子,有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水、電子粉流體(日本的註冊商標)或電泳元件的顯示裝置的一個例子,可以舉出電子紙等。作為將量子點用於各像素的顯示裝置的一個例子,有量子點顯示器等。量子點也可以不是顯示元件而是背光源的一部分。藉由使用量子點,可以進行色純度高的顯示。注意,當實現半透射型液晶顯示器或反射式液晶顯示器時,使像素電極的一部分或全部具有作為反射電極的功能即可。例如,使像素電極的一部分或全部包含鋁、銀等即可。並且,此時也可以將SRAM等記憶體電路設置在反射電極下。由此,可以進一步降低功耗。注意,當使用LED晶片時,也可以在LED晶片的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此藉由設置石墨烯或石墨,可以在其上使氮化物半導體、例如具有結晶的n型GaN半導體層等容易地成膜。並且,在其上設置具有結晶的p型GaN半導體層等,能夠構成LED晶片。此外,也可以在石墨烯或石墨與 具有結晶的n型GaN半導體層之間設置AlN層。可以利用MOCVD形成LED晶片所包括的GaN半導體層。注意,當設置石墨烯時,可以以濺射法形成LED晶片所包括的GaN半導體層。另外,在使用MEMS的顯示元件中,可以在顯示元件被密封的空間(例如,配置有顯示元件的元件基板與與元件基板對置的相對基板之間)中配置乾燥劑。藉由配置乾燥劑,可以防止MEMS等因水分而發生故障或容易劣化。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式7
在本實施方式中,參照圖24A至圖24F說明能夠包括本發明的一個實施方式的記憶體裝置的RF標籤的使用例子。RF標籤的用途廣泛,例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等,參照圖24A)、儲存媒體(DVD、錄影帶等,參照圖24B)、包裝用容器類(包裝紙、瓶子等,參照圖24C)、車輛類(自行車等,參照圖24D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖24E和圖24F)等。
根據本發明的一個實施方式的RF標籤4000以附著到物品表面上或者嵌入物品的方式固定。例如,當物品為書本時,RF標籤4000以嵌入在書本的紙張裡的方式被固定到書本中,而當物品為有機樹脂的包裝時,RF標籤 4000以嵌入在有機樹脂中的方式被固定到有機樹脂的包裝中。根據本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量,所以即使被固定到物品中也不會影響到該物品的設計性。另外,藉由將根據本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等,可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外,可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置根據本發明的一個實施方式的RF標籤,可以提高檢品系統等系統的運行效率。另外,藉由在車輛類中安裝根據本發明的一個實施方式的RF標籤,可以防止盜竊等而提高安全性。
如上所述,藉由將根據本發明的一個實施方式的RF標籤應用於在本實施方式中列舉的各用途,可以降低包括資料的寫入或讀出等工作的功耗,因此能夠使最大通信距離長。另外,即使在不供應電力的狀態下,也可以在極長的期間保持資料,所以上述RF標籤適用於寫入或讀出的頻率低的用途。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8
在本實施方式中,對能夠適用於上述實施方式中說明的OS電晶體的氧化物半導體膜的結構進行說明。
〈〈氧化物半導體的結構〉〉
下面,說明氧化物半導體的結構。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來,氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體,有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言,非晶結構具有如下特徵:具有各向同性而不具有不均勻結構;處於亞穩態且原子的配置沒有被固定化;鍵角不固定;具有短程有序而不具有長程有序;等。
亦即,不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外,不能將不具有各向同性(例如,在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面,a-like OS不具有各向同性但卻是具有空洞(void)的不穩定結構。在不穩定這一點上,a-like OS在物性上接近於非晶氧化物半導體。
〈CAAC-OS〉
首先,說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用X射線繞射(XRD:X-Ray Diffraction)裝置對CAAC-OS進行分析時的情況。例如,當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時,如圖25A所示,在繞射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面,由此可確認到在CAAC-OS中結晶具有c軸配向性,並且c軸朝向大致垂直於形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。注意,除了2θ為31°附近的峰值以外,有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此,較佳的是,在CAAC-OS中不出現該峰值。
另一方面,當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時,在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且,即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描),也如圖25B所示的那樣觀察不到明確的峰值。另一方面,當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時,如圖25C所示,觀察到來源於相等於(110)面的結晶面的六個峰值。因此,由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著,說明利用電子繞射分析的CAAC-OS。例如,當對包含InGaZnO4 結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子線時,有可能出現圖25D所示的繞射圖案(也稱為選區電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此,電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性,並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面,圖25E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。從圖25E觀察到環狀的繞射圖案。因此,使用束徑為300nm的電子線的電子繞射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖25E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外,可以認為圖25E中的第二環起因於(110)面等。
另外,在利用穿透式電子顯微鏡(TEM:Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中,可以觀察到多個顆粒。然而,即使在高解析度TEM影像中,有時也觀察不到顆粒與顆粒之間的明確的邊界,亦即晶界(grain boundary)。因此,可以說在CAAC-OS中,不容易發生起因於晶界的電子移動率的降低。
圖26A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖26A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此,也可以將顆粒稱為奈米晶(nc:nanocrystal)。另外,也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals:c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外,圖26B及圖26C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖26D及圖26E是藉由對圖26B及圖26C進行影像處理得到的影像。下面說明影像處理的方法。首先,藉由對圖26B進行快速傳立葉變換(FFT:Fast Fourier Transform)處理,獲取FFT影像。接著,以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著,對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT:Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像,其示出晶格排列。
在圖26D中,以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且,以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形,由此可知顆粒為六角形。注意,顆粒的形狀並不侷限於正六角形,不是正六角形的情況較多。
在圖26E中,以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的部分,以虛線示出晶格排列的方向。在點線附近也無法確認到 明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時,可以形成畸變的六角形、五角形或/及七角形等。亦即,可知藉由使晶格排列畸變,可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變:在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示,CAAC-OS具有c軸配向性,其多個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸變。因此,也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低,因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外,雜質是指氧化物半導體的主要成分以外的元素,諸如氫、碳、矽和過渡金屬元素等。例如,與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧,由此打亂氧化物半導體的原子排列,導致結晶性下降。另外,由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大,所以會打亂氧化物半導體的原子排列,導致結晶性下降。
〈nc-OS〉
接著,對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如,當利用out-of-plane法分析nc-OS的結構時,不出現表示配向性的峰值。換言之,nc-OS的結晶不具有配向性。
另外,例如,當使包含InGaZnO4結晶的nc-OS薄片化,並在平行於被形成面的方向上使束徑為50nm的電子線入射到厚度為34nm的區域時,觀察到如圖27A所示的環狀繞射圖案(奈米束電子繞射圖案)。另外,圖27B示出將束徑為1nm的電子線入射到相同的樣本時的繞射圖案(奈米束電子繞射圖案)。從圖27B觀察到環狀區域內的多個斑點。因此,nc-OS在入射束徑為50nm的電子線時觀察不到秩序性,但是在入射束徑為1nm的電子線時確認到秩序性。
另外,當使束徑為1nm的電子線入射到厚度小於10nm的區域時,如圖27C所示,有時觀察到斑點被配置為准正六角形的電子繞射圖案。由此可知,nc-OS在厚度小於10nm的範圍內包含秩序性高的區域,亦即結晶。注意,因為結晶朝向各種各樣的方向,所以也有觀察不到有規律性的電子繞射圖案的區域。
圖27D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下,尤其大多為1nm以上且3nm以下。注意,有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(microcrystalline oxide semiconductor)。 例如,在nc-OS的高解析度TEM影像中,有時無法明確地觀察到晶界。注意,奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此,下面有時將nc-OS的結晶部稱為顆粒。
如此,在nc-OS中,微小的區域(例如1nm以上且10nm以下的區域,特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外,nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此,在膜整體中觀察不到配向性。所以,有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外,由於在顆粒(奈米晶)之間結晶定向沒有規律性,所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals:無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals:無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此,nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是,在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以,nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖28A和圖28B示出a-like OS的高解析度剖面TEM影像。圖28A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖28B示出照射4.3×108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖28A和圖28B可知,a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外,可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞,所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構,下面示出電子照射所導致的結構變化。
作為樣本,準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先,取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知,每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等,由結晶結構分析求出其值為0.29nm。由此,可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條紋對應於InGaZnO4結晶的a-b面。
圖29示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意,結晶部尺寸對應於上述晶格條紋的長度。由圖29可知,在a-like OS中,結晶部根據電子的累積照射量逐漸變大。由圖29可知,在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面,可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內,結晶部的尺寸都沒有變化。由圖29可知,無論電子的累積照射量如何,nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外,使用日立穿透式電子顯微鏡H-9000NAR進行電子線照射及TEM的觀察。作為電子線照射條件,加速電壓為300kV;電流密度為6.7×105e-/(nm2.s);照射區域的直徑為230nm。
如此,有時電子照射引起a-like OS中的結晶部的生長。另一方面,在nc-OS和CAAC-OS中,幾乎沒有電子照射所引起的結晶部的生長。也就是說,a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外,由於a-like OS包含空洞,所以其密度比nc-OS及CAAC-OS低。具體地,a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意,難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如,在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中,具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此,例如,在原子數比 滿足In:Ga:Zn=1:1:1的氧化物半導體中,a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外,例如,在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中,nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3
注意,當不存在相同組成的單晶氧化物半導體時,藉由以任意比例組合組成不同的單晶氧化物半導體,可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意,儘可能減少所組合的單晶氧化物半導體的種類來估計密度是較佳的。
如上所述,氧化物半導體具有各種結構及各種特性。注意,氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
〈氧化物半導體的載子密度〉
接著,對氧化物半導體的載子密度進行說明。
作為影響氧化物半導體的載子密度的因素,可以舉出氧化物半導體中的氧缺陷(Vo)或氧化物半導體中的雜質等。
當氧化物半導體中的氧缺陷增多時,氫與該氧缺陷鍵合(也可以將該狀態稱為VoH)而使缺陷能階密度增高。另外,當氧化物半導體中的雜質增多時,缺陷能階密度也增高。由此,可以藉由控制氧化物半導體中的缺 陷能階密度來控制氧化物半導體的載子密度。
下面,對將氧化物半導體用於通道區域的電晶體進行說明。
在以抑制電晶體的臨界電壓的負向漂移或降低電晶體的關態電流為目的的情況下,較佳為減少氧化物半導體的載子密度。在以降低氧化物半導體的載子密度為目的的情況下,可以降低氧化物半導體中的雜質濃度以降低缺陷能階密度。在本說明書等中,將雜質濃度低且缺陷能階密度低的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質的氧化物半導體的載子密度小於8×1015cm-3,較佳小於1×1011cm-3,更佳小於1×1010cm-3,且為1×10-9cm-3以上,即可。
另一方面,在以增加電晶體的通態電流或提高電晶體的場效移動率為目的的情況下,較佳為提高氧化物半導體的載子密度。在以增加氧化物半導體的載子密度為目的的情況下,稍微提高氧化物半導體的雜質濃度,或者稍微提高氧化物半導體的缺陷能階密度即可。或者,較佳為縮小氧化物半導體的能帶間隙。例如,在得到電晶體的Id-Vg特性的導通/截止比的範圍中,雜質濃度稍高或缺陷能階密度稍高的氧化物半導體可以被看作實質上本質。此外,因電子親和力大而能帶間隙小的熱激發電子(載子)密度增加的氧化物半導體可以被看作實質上本質。另外,在使用電子親和力更大的氧化物半導體的情況下,電晶體的臨界電壓更低。
上述載子密度得到提高的氧化物半導體稍微被n型化。因此,也可以將載子密度得到提高的氧化物半導體稱為“Slightly-n”。
實質上本質的氧化物半導體的載子密度較佳為1×105cm-3以上且小於1×1018cm-3,進一步較佳為1×107cm-3以上且1×1017cm-3以下,進一步較佳為1×109cm-3以上且5×1016cm-3以下,進一步較佳為1×1010cm-3以上且1×1016cm-3以下,進一步較佳為1×1011cm-3以上且1×1015cm-3以下。
注意,本實施方式可以與本說明書所示的其他實施方式適當地組合。
[實施例1]
在本實施例中,使用包括電容器和寫入電晶體的記憶單元,計算在該電容器的存儲電容發生變動時的該電晶體的臨界電壓。下面,示出其計算結果。
作為記憶單元的結構,採用圖7的記憶單元210。電容器MC1的存儲電容為20fF,佈線BL(也稱為位元線)的寄生電容CB為140fF,佈線BL的預充電電壓為0V,緩衝器電路104的放大度為1倍,電晶體OSTR1(也稱為寫入電晶體)的寫入電壓VWB為2V。
在電容器MC1的存儲電容的變動範圍為其存儲電容的80%以上且120%以下的條件下進行計算。明確而言,將存儲電容為16fF(80%)的電容器稱為CND1,將存儲電容為18fF(90%)的電容器稱為CND2,將存儲電容為20fF(100%)的電容器稱為CND3,將存儲電容為22fF(110%)的電容器稱為CND4,將存儲電容為24fF(120%)的電容器稱為CND5。分別 對寫入電晶體的臨界電壓Vth為0.3V、0.4V、0.5V、0.6V、0.7V、0.8V、0.9V、1.0V時的CND1至CND5進行後述的計算1至計算3。
〈〈計算1〉〉
除了上述條件之外,將對寫入電晶體的閘極施加的電位VGM1設定為3.3V。圖30A示出進行實施方式1的工作實例所示的步驟S1的寫入及讀出時的緩衝器電路的輸出SOUT1的電位。由圖30A的結果可知,電容器MC1的存儲電容中的偏差被作為緩衝器電路的輸出SOUT1之差而輸出,而不受寫入電晶體的臨界電壓Vth影響。
〈〈計算2〉〉
除了上述條件之外,對寫入電晶體的閘極施加的電位VGM1設定為2.0V。圖30B示出進行實施方式1的工作實例所示的步驟S2的寫入及讀出時的緩衝器電路的輸出SOUT2的電位。由圖30B的結果可知,電容器MC1的存儲電容的偏差和寫入電晶體的臨界電壓Vth之差被作為緩衝器電路的輸出SOUT2之差而輸出。
〈〈計算3〉〉
圖31示出:使用根據計算1及計算2而算出的SOUT1、SOUT2及寫入電壓VWB進行藉由實施方式1的工作實例所示的步驟S3得到的寫入電晶體的臨界電壓Vth的計算的結果(本計算結果為Vth_OUT)。由圖31的結果可知,預定的臨界電壓Vth與計算的臨界電壓Vth_OUT基本一致而不受電容器MC1的存儲電容的偏差及寄生電容CB影響。
藉由計算1至計算3可以在不受電容器MC1的存儲電容的偏差及位元線的寄生電容CB影響的情況下抽出寫入電晶體的正確的臨界電壓Vth。也就是說,藉由利用步驟S1至步驟S3的方法,可以從所有記憶單元抽出寫入電晶體的正確的臨界電壓Vth,由此可以進行半導體裝置或記憶體裝置的評價。
在本實施例中使用的記憶單元不侷限於記憶單元210,只要是利用寫入電晶體控制保持節點的充電及放電的記憶單元,就可以進行同樣的計算。例如,也可以對圖8A至圖8C所示的記憶單元220、記憶單元230及記憶單元240進行同樣的計算。
注意,本實施例可以與本說明書所示的其他實施方式適當地組合。
(關於本說明書等的記載的附記)
下面,對上述實施方式、實施方式中的各結構及實施例的說明附加注釋。
〈關於實施方式及實施例中所示的本發明的一個實施方式的附記〉
各實施方式所示的結構可以與其他實施方式所示的結構及實施例適當地組合而構成本發明的一個實施方式。另外,當在一個實施方式或實施例中示出多個結構實例時,可以適當地組合結構實例。
另外,可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)和另一個或多個其他 實施方式中說明的內容(或其一部分)中的至少一個內容。
注意,實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外,藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和另一個或多個其他實施方式中示出的圖式(或其一部分)中的至少一個圖式組合,可以構成更多圖。
〈關於序數詞的附記〉
在本說明書等中,“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此,其不是為了限定組件的個數而附加上的。此外,其不是為了限定組件的順序而附加上的。另外,例如,本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的序數詞。另外,例如,本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中被省略“第一”。
〈關於說明圖式的記載的附記〉
參照圖式對實施方式進行說明。但是,所屬技術領域的通常知識者可以很容易地理解一個事實,就是實施方式可以以多個不同形式來實施,其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此,本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意,在上面說明的發明的結構中,在不同的圖式中共同使用相 同的元件符號來表示相同的部分或具有相同功能的部分,而省略反復說明。
在本說明書等中,為方便起見,使用了“上”、“下”等表示配置的詞句,以參照圖式說明組件的位置關係。組件的位置關係根據描述各組件的方向適當地改變。因此,表示配置的詞句不侷限於本說明書中所示的記載,根據情況可以適當地更換表達方式。
此外,“上”或“下”這樣的用語不限定組件的位置關係為“正上”或“正下”且直接接觸的情況。例如,當記載為“絕緣層A上的電極B”時,不一定必須在絕緣層A上直接接觸地形成有電極B,也可以包括絕緣層A與電極B之間包括其他組件的情況。
在本說明書等中,根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而,在實際的電路等中難以根據功能分類組件,有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此,方塊圖中的方塊的分割不侷限於說明書中說明的組件,而可以根據情況適當地不同。
在圖式中,為便於清楚地說明,有時誇大表示大小、層的厚度或區域。因此,本發明並不一定限定於上述尺寸。圖式是為了明確起見而示意性地示出的,而不侷限於圖式所示的形狀或數值等。例如,可以包括雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在俯視圖(也稱為平面圖、佈局圖)或透視圖等的圖式中,為了明確 起見,有時省略部分組件的圖示。
在圖式中,有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等,並且有時省略重複說明。
〈關於可以改稱的記載的附記〉
在本說明書等中,在說明電晶體的連接關係時,將源極和汲極中的一方記為“源極和汲極中的一個”(第一電極或第一端子),將源極和汲極中的另一方記為“源極和汲極中的另一個”(第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而互換的緣故。可以將電晶體的源極和汲極根據情況適當地改稱為源極(汲極)端子、源極(汲極)電極等。
注意,在本說明書等中,“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如,有時將“電極”用作“佈線”的一部分,反之亦然。再者,“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外,在本說明書等中,可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差,例如在參考電位為接地電位時,可以將電壓換稱為電位。接地電位不一定意味著0V。注意,電位是相對的,對佈線等供應的電位有時根據基準電壓而變化。
在本說明書等中,根據情況或狀態,可以互相調換“膜”和“層”等詞句。 例如,有時可以將“導電層”變換為“導電膜”。此外,有時可以將“絕緣膜”變換為“絕緣層”。另外,根據情況或狀態,可以使用其他詞句代替“膜”和“層”等詞句。例如,有時可以將“導電層”或“導電膜”變換為“導電體”。此外,例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
在本說明書等中,根據情況或狀態,可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如,有時可以將“佈線”變換為“信號線”。此外,例如有時可以將“佈線”變換為“電源線”。反之亦然,有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然,有時可以將“信號線”變換為“電源線”。
〈關於詞句的定義的附記〉
下面,對上述實施方式中涉及到的詞句的定義進行說明。
〈〈半導體〉〉
在本說明書中,例如當導電性充分低時,有時即使表示為“半導體”也具有“絕緣體”的特性。此外,“半導體”和“絕緣體”的邊境不太清楚,因此有時不能精確地區別。由此,有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地,有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外,例如當導電性充分高時,有時即使表示為“半導體”也具有“導電體”的特性。此外,“半導體”和“導電體”的邊界不太清楚,因此有時不能精確地區別。由此,有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地,有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意,半導體的雜質例如是構成半導體層的主要成分之外的物質。例如,濃度低於0.1atomic%的元素是雜質。有時由於包含雜質而例如發生在半導體中形成DOS(Density of State:態密度)、載子移動率降低或結晶性降低等情況。在半導體是氧化物半導體時,作為改變半導體的特性的雜質,例如有第一族元素、第二族元素、第十三族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等,特別是,例如有氫(也包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在半導體是氧化物半導體時,例如有時氫等雜質的混入導致氧缺陷的產生。此外,在半導體是矽層時,作為改變半導體的特性的雜質,例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
〈〈電晶體〉〉
在本說明書中,電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道形成區域,並電流能夠流過汲極、通道形成區域以及源極。注意,在本說明書等中,通道形成區域是指電流主要流過的區域。
另外,在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下,源極及汲極的功能有時相互調換。因此,在本說明書等中,“源極”和“汲極”可以互相調換。
注意,在沒有特別的說明的情況下,通態電流是指電晶體處於導通狀 態的汲極電流。在沒有特別的說明的情況下,在n通道電晶體中,導通狀態是指閘極與源極間的電壓差(Vgs)為臨界電壓(Vth)以上的狀態,在p通道電晶體中,導通狀態是指Vgs為Vth以下的狀態。例如,n通道電晶體的通態電流有時指Vgs為Vth以上時的汲極電流。電晶體的通態電流有時取決於汲極與源極間的電壓(Vds)。
在沒有特別的說明的情況下,關態電流是指電晶體處於關閉狀態的汲極電流。在沒有特別的說明的情況下,在n通道電晶體中,關閉狀態是指Vgs低於Vth的狀態,在p通道電晶體中,關閉狀態是指Vgs高於Vth的狀態。例如,n通道電晶體的關態電流有時指Vgs低於Vth時的汲極電流。電晶體的關態電流有時取決於Vgs。因此,“電晶體的關態電流低於10-21A”有時是指存在使電晶體的關態電流成為低於10-21A的Vgs的值。
此外,電晶體的關態電流有時取決於Vds。在沒有特別的說明的情況下,在本說明書中,關態電流可能是指Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者,電晶體的關態電流有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds時或者在包括該電晶體的半導體裝置等中所使用的Vds時的關態電流。
在本說明書中,有時將高電源電壓稱為H位準(或VDD),將低電源電壓稱為L位準(或GND電位)。
〈〈開關〉〉
在本說明書等中,開關是指具有藉由變為導通狀態(開啟狀態)或非 導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者,開關是指具有選擇並切換電流路徑的功能的元件。
例如,可以使用電開關或機械開關等。換言之,開關只要可以控制電流就不侷限於特定的開關。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。
當作為開關使用電晶體時,電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外,電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時,對電晶體的極性(導電型)沒有特別的限制。
作為機械開關的一個例子,可以舉出像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極,並且藉由移動該電極來控制導通和非導通而進行工作。
〈〈通道長度〉〉
在本說明書等中,例如,通道長度是指在電晶體的俯視圖中,半導體(或在電晶體處於導通狀態時,在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極 (汲極區域或汲極電極)之間的距離。
另外,在一個電晶體中,通道長度不一定在所有的區域中為相同的值。換言之,一個電晶體的通道長度有時不侷限於一個值。因此,在本說明書中,通道長度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
〈〈通道寬度〉〉
在本說明書等中,例如,通道寬度是指在俯視圖中半導體(或在電晶體處於導通狀態時,在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成有通道的區域中的源極和汲極相對的部分的長度。
另外,在一個電晶體中,通道寬度不一定在所有區域中都是相同的值。換言之,一個電晶體的通道寬度有時不侷限於一個值。因此,在本說明書中,通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外,根據電晶體的結構,有時實際上形成有通道的區域中的通道寬度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如,在具有立體結構的電晶體中,有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度,所以不能忽略其影響。例如,在具有微型且立體結構的電晶體中,有時形成在半導體側面的通道區域的比例大。在此情況下,實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
然而,在具有立體結構的電晶體中,有時難以藉由實測來估計實效的通道寬度。例如,為了根據設計值估計實效的通道寬度,需要假設半導體的形狀是已知的。因此,當不確定半導體的形狀時,難以正確地測定實效的通道寬度。
因此,在本說明書中,有時將在電晶體的俯視圖中半導體與閘極電極重疊的區域中的源極與汲極相對的部分的長度,亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW:Surrounded Channel Width)”。此外,在本說明書中,在簡單地表示“通道寬度”時,有時是指圍繞通道寬度或外觀上的通道寬度。或者,在本說明書中,在簡單地表示“通道寬度”時,有時表示實效的通道寬度。注意,藉由取得剖面TEM影像等並對該影像進行分析等,可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外,在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時,有時使用圍繞通道寬度進行計算。在此情況下,該求得的值有時不同於使用實效的通道寬度計算求得的值。
〈〈連接〉〉
注意,在本說明書等中,當記載為“X與Y連接”時,包括如下情況:X與Y電連接的情況;X與Y在功能上連接的情況;以及X與Y直接連接的情況。因此,不侷限於圖式或文中所示的連接關係等規定的連接關係,還包括圖式或文中所示的連接關係以外的連接關係。
這裡使用的X和Y為物件(例如,裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X和Y電連接的情況的一個例子,可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)。另外,開關具有控制開啟和關閉的功能。換言之,藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者,開關具有選擇並切換電流路徑的功能。
作為X和Y在功能上連接的情況的一個例子,可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如,邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽瑪)校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等)、信號產生電路、記憶體電路、控制電路等)。注意,例如,即使在X與Y之間夾有其他電路,當從X輸出的信號傳送到Y時,也可以說X與Y在功能上是連接著的。
此外,當明確地記載為“X與Y電連接”時,包括如下情況:X與Y電連接的情況(換言之,以中間夾有其他元件或其他電路的方式連接X與Y的情況);X與Y在功能上連接的情況(換言之,以中間夾有其他電路的方 式在功能上連接X與Y的情況);以及X與Y直接連接的情況(換言之,以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之,當明確記載有“電連接”時,與只明確記載有“連接”的情況相同。
注意,例如,在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接,電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接,Z1的另一部分與X直接連接,電晶體的汲極(或第二端子等)與Z2的一部分直接連接,Z2的另一部分與Y直接連接的情況下,可以表示為如下。
例如,可以表達為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接,並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者,可以表達為“電晶體的源極(或第一端子等)與X電連接,電晶體的汲極(或第二端子等)與Y電連接,並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者,可以表達為“X藉由電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)與Y電連接,X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表達方法規定電路結構中的連接順序,可以區別電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)而決定技術範圍。注意,這些表達方法只是一個例子而已,不侷限於上述表達方法。在此,X、Y、Z1及Z2為物件(例如,裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外,即使在電路圖上獨立的組件彼此電連接,也有時一個組件兼有多個組件的功能。例如,在佈線的一部分用作電極時,一個導電膜兼有佈線和電極的兩個組件的功能。因此,本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
〈〈平行、垂直〉〉
在本說明書中,“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外,“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外,“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
〈〈三方晶系、菱方晶系〉〉
在本說明書中,六方晶系包括三方晶系和菱方晶系。
S1~S3‧‧‧步驟

Claims (16)

  1. 一種包括電路的半導體裝置的檢測方法,其中,該電路包括第一電晶體、電容器、保持節點及第一佈線,該第一電晶體的源極和汲極中的一個電連接於該第一佈線,該第一電晶體的該源極和該汲極中的另一個電連接於該保持節點,並且,該電容器的第一電極電連接於該保持節點,該檢測方法包括:藉由第一寫入工作向該電路寫入第一電位的第一步驟;藉由對執行了該第一步驟的該電路進行第一讀出工作而取得該第一佈線的第一電位(VWBL1)的第二步驟;藉由第二寫入工作對該電路寫入第二電位的第三步驟;藉由對執行了該第三步驟的該電路進行第二讀出工作而取得該第一佈線的第二電位(VWBL2)的第四步驟;以及算出該第一電晶體的臨界電壓(Vth)的第五步驟,其中,該第一寫入工作包括:對該第一佈線施加電位(VWB)的第六步驟;在該第六步驟之後,對該第一電晶體的閘極施加第一電位(VGM1),以使該第一佈線與該保持節點之間成為導通狀態的第七步驟;以及在該第七步驟之後,使該第一電晶體成為非導通狀態,以使該保持節點成為電浮動狀態的第八步驟,該第二寫入工作包括:對該第一佈線施加該電位(VWB)的第九步驟;在該第九步驟之後,對該第一電晶體的該閘極施加第二電位(VGM2),以使該第一佈線與該保持節點之間成為導通狀態的第十步驟;以及 在該第十步驟之後,使該第一電晶體成為非導通狀態,以使該保持節點成為電浮動狀態的第十一步驟,該第一讀出工作及該第二讀出工作都包括:將該第一佈線預充電到第三電位的第十二步驟;使該第一佈線成為電浮動狀態的第十三步驟;以及使該第一電晶體導通,以使該第一佈線與該保持節點之間成為導通狀態的第十四步驟,對該第一電晶體的該閘極施加之該第一電位(VGM1)及該第二電位(VGM2)滿足公式(a1)VGM1>VWB+Vth>VGM2,並且,該第五步驟包括根據公式(a2)VWBL2/VWBL1=(VWB-Vth)/VWB算出該臨界電壓(Vth)的步驟。
  2. 根據申請專利範圍第1項之檢測方法,其中該第一電晶體在通道形成區域中包含氧化物半導體。
  3. 根據申請專利範圍第1項之檢測方法,其中該電路包括第二電晶體,該第二電晶體的閘極電連接於該保持節點,並且該第二電晶體的源極和汲極中的一個電連接於該第一佈線。
  4. 根據申請專利範圍第1項之檢測方法,其中該電路包括第二電晶體和第二佈線,該第二電晶體的閘極電連接於該保持節點,並且該第二電晶體的源極和汲極中的一個電連接於該第二佈線。
  5. 根據申請專利範圍第1項之檢測方法,其中該電路包括第二電晶體和第三電晶體,該第二電晶體的閘極電連接於該保持節點, 該第三電晶體的源極和汲極中的一個電連接於該第二電晶體的源極和汲極中的一個,並且該第三電晶體的該源極和該汲極中的另一個電連接於該第一佈線。
  6. 根據申請專利範圍第1項之檢測方法,其中該電路包括第二電晶體、第三電晶體及第二佈線,該第二電晶體的閘極電連接於該保持節點,該第三電晶體的源極和汲極中的一個電連接於該第二電晶體的源極和汲極中的一個,並且該第三電晶體的該源極和該汲極中的另一個電連接於該第二佈線。
  7. 根據申請專利範圍第4項之檢測方法,其中該第二電晶體在通道形成區域中包含單晶矽。
  8. 根據申請專利範圍第6項之檢測方法,其中該第二電晶體及該第三電晶體都在通道形成區域中包含單晶矽。
  9. 一種半導體裝置的製造方法,該製造方法包括以下步驟:形成記憶單元,該記憶單元包括第一電晶體、電連接於該第一電晶體的閘極的第一佈線、以及電連接於該第一電晶體的源極和汲極中的一個的第二佈線;藉由將第一電位施加到該第一佈線並且將第二電位施加到該第二佈線,將第一資料寫入到該記憶單元;從該記憶單元讀出該第一資料;藉由將第三電位施加到該第一佈線並且將該第二電位施加到該第二佈線,將第二資料寫入到該記憶單元;以及 從該記憶單元讀出該第二資料;其中該第一電位大於該第三電位。
  10. 根據申請專利範圍第9項之製造方法,其中該第一電位大於該第二電位與該第一電晶體的臨界電壓之和。
  11. 一種半導體裝置的製造方法,該製造方法包括以下步驟:形成記憶單元,該記憶單元包括第一電晶體、電連接於該第一電晶體的閘極的第一佈線、以及電連接於該第一電晶體的源極和汲極中的一個的第二佈線;藉由將第一電位施加到該第一佈線並且將第二電位施加到該第二佈線,將第一資料寫入到該記憶單元;從該記憶單元讀出該第一資料;藉由將第三電位施加到該第一佈線並且將該第二電位施加到該第二佈線,將第二資料寫入到該記憶單元;從該記憶單元讀出該第二資料;以及利用從該記憶單元讀出的該第一資料及從該記憶單元讀出的該第二資料算出該第一電晶體的臨界電壓;其中該第一電位大於該第三電位。
  12. 根據申請專利範圍第9或11項之製造方法,其中該第一電晶體包括包含氧化物半導體的通道形成區域。
  13. 根據申請專利範圍第12項之製造方法,其中該記憶單元進一步包括電容器,並且該第一電晶體的該源極和該汲極中的另一個電連接於該電容器的電極。
  14. 根據申請專利範圍第13項之製造方法, 其中該記憶單元進一步包括第二電晶體,該第二電晶體包括包含矽的通道形成區域,並且該第二電晶體的閘極電連接於該電容器的該電極。
  15. 根據申請專利範圍第11項之製造方法,其中該第一電位大於該第二電位與該第一電晶體的該臨界電壓之和。
  16. 根據申請專利範圍第9或11項之製造方法,其中寫入到該記憶單元的該第一資料的電位與該第二電位相同,並且寫入到該記億單元的該第二資料的電位小於該第二電位。
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