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TWI714475B - 控制裝置以及記憶體系統 - Google Patents

控制裝置以及記憶體系統 Download PDF

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TWI714475B
TWI714475B TW109108754A TW109108754A TWI714475B TW I714475 B TWI714475 B TW I714475B TW 109108754 A TW109108754 A TW 109108754A TW 109108754 A TW109108754 A TW 109108754A TW I714475 B TWI714475 B TW I714475B
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邱良祥
陳育傑
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華邦電子股份有限公司
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Abstract

本發明提供一種控制裝置以及記憶體系統。控制裝置包括第一周邊電路群以及第二周邊電路群。第一周邊電路群與記憶體陣列在待機模式下藉由第一電壓被驅動。第一周邊電路群在識別出命令串列是深度省電執行命令串列時提供控制命令。當第二周邊電路群接收到控制命令時提供具有第一邏輯值的深度省電訊號以停止提供第一電壓，藉以使記憶體系統進入深度省電模式。在深度省電模式，當第二周邊電路群識別出命令串列是深度省電解除命令串列時提供具有第二邏輯值的深度省電訊號以提供第一電壓，藉以使記憶體系統進入待機模式。

Description

控制裝置以及記憶體系統
本發明是有關於一種控制記憶體陣列的控制裝置以及記憶體系統。
一般來說，為了使記憶體系統更為省電，現行的記憶體系統會加入深度省電（deep power-down）模式。深度省電模式的功率消耗可藉由斷開控制裝置的部分元件的電源來實現。
在製程微縮時，製程線寬的縮小以及用於控制記憶體陣列的控制裝置的元件越多，都會提高深度省電模式的電流值。也就是說，在製程微縮時，深度省電模式的功率消耗會越大。因此，在深度省電模式中，越多控制裝置的部分元件被禁能，深度省電模式的功率消耗會降低。然而，在考量到深度省電模式的功率消耗的同時，仍要確定控制裝置能夠在深度省電模式中有效且正確地解除深度省電模式以進入待機模式。
本發明提供一種控制裝置以及記憶體系統，能夠進一步降低深度省電（deep power-down）模式的功率消耗，並且能夠有效且正確地解除深度省電模式。
本發明的控制裝置適用於控制記憶體陣列。控制裝置包括第一周邊電路群以及第二周邊電路群。第一周邊電路群耦接於記憶體陣列。第一周邊電路群經配置以與記憶體陣列在待機模式下藉由第一電壓共同被驅動。第二周邊電路群耦接於記憶體陣列以及第一周邊電路群。第二周邊電路群經配置以藉由第二電壓被驅動。第二周邊電路群包括輸入輸出緩充器以及解除命令串列解碼器。輸入輸出緩充器耦接於第一周邊電路群。輸入輸出緩充器經配置以接收命令串列。第一周邊電路群在識別出命令串列是深度省電執行命令串列時，提供控制命令。解除命令串列解碼器耦接於輸入輸出緩充器。解除命令串列解碼器經配置以當接收到控制命令時，提供具有第一邏輯值的深度省電訊號。第二周邊電路群依據具有第一邏輯值的深度省電訊號停止提供第一電壓，並使控制裝置以及記憶體陣列進入深度省電模式。除此之外，在深度省電模式，解除命令串列解碼器還經配置以當識別出命令串列是深度省電解除命令串列時，將深度省電訊號的第一邏輯值轉態為第二邏輯值。第二周邊電路群依據具有第二邏輯值的深度省電訊號提供第一電壓，並使控制裝置以及記憶體陣列進入待機模式。
本發明的記憶體系統包括記憶體陣列以及上述的控制裝置。控制裝置經配置以對記憶體陣列進行控制。
基於上述，在待機模式中，第一周邊電路群在識別出命令串列是深度省電執行命令串列時，提供控制命令。第二周邊電路群的解除命令串列解碼器依據控制命令提供具有第一邏輯值的深度省電訊號，使得記憶體系統進入深度省電模式。此外，在深度省電模式中，解除命令串列解碼器識別出命令串列是深度省電解除命令串列時，將深度省電訊號的第一邏輯值轉態為第二邏輯值，使得記憶體系統進入待機模式。在深度省電模式中，第一周邊電路以及記憶體陣列都因為無法接收到第一電壓而無法運作。因此，本發明能夠進一步降低深度省電模式的功率消耗。除此之外，解除命令串列解碼器是被配置於第二周邊電路。本發明能夠有效且正確地解除深度省電模式。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖1，圖1是依據本發明一實施例所繪示的記憶體系統的配置示意圖。在本實施例中，記憶體系統10包括記憶體陣列100以及對記憶體陣列100進行控制的控制裝置110。在待機模式，記憶體陣列100藉由第一電壓V1被驅動。控制裝置110包括第一周邊電路群120以及第二周邊電路群130。第一周邊電路群120耦接於記憶體陣列100。在待機模式，第一周邊電路群120藉由第一電壓V1被驅動。也就是說，在待機模式，第一周邊電路群120與記憶體陣列100藉由第一電壓V1共同被驅動。第一周邊電路群120可被視為VCC電源域區塊。第二周邊電路群130可被視為VDD電源域區塊。
在本實施例中，第二周邊電路群130耦接於記憶體陣列100以及第一周邊電路群120。第二周邊電路群130藉由第二電壓V2被驅動。在本實施例中，第一周邊電路群120、第二周邊電路群130分別可以被規劃為不同的製程元件。舉例來說，第一周邊電路群120可藉由0.3微米製程來實現，而第二周邊電路群130可藉由0.5微米製程來實現。
第二周邊電路群130包括輸入輸出緩充器131以及解除命令串列解碼器132。輸入輸出緩充器131耦接於第一周邊電路群120。輸入輸出緩充器131接收命令串列CMDS。命令串列CMDS具有多個位元。本實施例的命令串列CMDS例如是8位元的命令串列，本發明並不以此本實施例的命令串列CMDS的位元數為限。
當輸入輸出緩充器131接收到命令串列CMDS時，會將所接收到的命令串列CMDS提供至第一周邊電路群120以及解除命令串列解碼器132。第一周邊電路群120以及解除命令串列解碼器132會分別對命令串列CMDS進行識別。當第一周邊電路群120在識別出命令串列CMDS是深度省電（deep power-down）執行命令串列時，第一周邊電路群120會提供控制命令CCMD。在另一方面，當第一周邊電路群120識別出命令串列CMDS是其他串列時，第一周邊電路群120則至少不會提供控制命令CCMD。
在本實施例中，解除命令串列解碼器132耦接於輸入輸出緩充器131。解除命令串列解碼器132在接收到控制命令CCMD時，會提供具有第一邏輯值的深度省電訊號DPDMD。第二周邊電路群130會依據具有第一邏輯值的深度省電訊號DPDMD停止提供第一電壓V1。如此一來，控制裝置110以及記憶體陣列100進入深度省電模式。在本實施例中，第一邏輯值是高邏輯值。
在本實施例中，解除命令串列解碼器132會對命令串列CMDS進行解碼，藉以識別命令串列CMDS是否是深度省電解除命令串列。在深度省電模式，當解除命令串列解碼器132識別出命令串列CMDS是深度省電解除命令串列時，解除命令串列解碼器132會將深度省電訊號DPDMD的第一邏輯值轉態為第二邏輯值。第二周邊電路群130依據具有第二邏輯值的深度省電訊號DPDMD提供第一電壓V1。如此一來，控制裝置110以及記憶體陣列100進入待機模式。在另一方面，當解除命令串列解碼器132識別出命令串列CMDS是其他串列時，則至少不會將深度省電訊號DPDMD的第一邏輯值轉態為第二邏輯值。在本實施例中，第二邏輯值是低邏輯值。
在此值得一提的是，在待機模式中，第一周邊電路群120在識別出命令串列CMDS是深度省電執行命令串列時，解除命令串列解碼器132依據控制命令CCMD提供具有第一邏輯值的深度省電訊號DPDMD，並停止提供第一電壓V1。因此，記憶體系統10進入深度省電模式。此外，在深度省電模式中，解除命令串列解碼器132識別出命令串列CMDS是深度省電解除命令串列時，將深度省電訊號DPDMD的第一邏輯值轉態為第二邏輯值。因此，記憶體系統10進入待機模式。在深度省電模式中，由於第一周邊電路120以及記憶體陣列100都因為無法接收到第一電壓V1而無法運作。如此一來，記憶體系統10能夠進一步降低深度省電模式的功率消耗。除此之外，解除命令串列解碼器132是被配置於第二周邊電路130。因此，解除命令串列解碼器132在深度省電模式中不會被禁能。解除命令串列解碼器132是對多位元的命令串列CMDS進行識別。如此一來，記憶體系統10能夠有效且正確地解除深度省電模式。
在本實施例中，第二周邊電路群130還包括準位移位器133、鎖存器134、電壓調節電路135、電源開關136以及第三周邊電路群140。準位移位器133耦接於第一周邊電路群120。準位移位器133對控制命令CCMD的電壓準位進行移位。鎖存器134耦接於準位移位器133以及解除命令串列解碼器132。鎖存器134對控制命令CCMD進行鎖存，並將控制命令CCMD提供至解除命令串列解碼器132。解除命令串列解碼器132會依據鎖存的控制命令CCMD提供具有第一邏輯值的深度省電訊號DPDMD。除此之外，準位移位器133還對深度省電訊號DPDMD的第一邏輯值進行移位。鎖存器134則會依據深度省電訊號DPDMD的第一邏輯值儲存其他資訊，例如是由深度省電模式進入待機模式的相關資訊。
在本實施例中，電壓調節電路135耦接於記憶體陣列100、第一周邊電路群120以及解除命令串列解碼器132。電壓調節電路135依據具有第二邏輯值的深度省電訊號DPDMD將第二電壓V2調節為第一電壓V1，並將第一電壓V1提供至記憶體陣列100以及第一周邊電路群120。電壓調節電路135依據具有第一邏輯值的深度省電訊號DPDMD停止將第一電壓V1提供至記憶體陣列100以及第一周邊電路群120。
電源開關136耦接於第三周邊電路群140以及解除命令串列解碼器132。電源開關136依據具有第一邏輯值的深度省電訊號DPDMD將第二電壓V2提供至第三周邊電路群140，並且依據具有第一邏輯值的深度省電訊號DPDMD停止將第二電壓V2提供至第三周邊電路群140。在本實施例中，電源開關136可以是由P型金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）或傳輸閘來實現。因此，第三周邊電路群140在待機模式藉由第二電壓V2被驅動，並且在深度省電模式停止被驅動。也就是說，在深度省電模式，僅有輸入輸出緩充器131、解除命令串列解碼器132、準位移位器133、鎖存器134維持運作。
舉例來說，第三周邊電路群140例如是包括上電（power-on）電路141、能隙電路142以及類比電路143等適用於進入待機模式所需的電路。應能理解的是，在本實施例中，第三周邊電路群140以及第二周邊電路群130可以被規劃為相同的製程元件。舉例來說，第三周邊電路群140以及第二周邊電路群130可藉由0.5微米製程來實現。
在本實施例中，第一周邊電路群120包括介面邏輯電路121以及初始化暫存器122。介面邏輯電路121耦接於輸入輸出緩充器131。介面邏輯電路121會經由輸入輸出緩充器131接收命令串列CMDS。在待機模式，介面邏輯電路121會對命令串列CMDS進行識別。在識別出命令串列CMDS是深度省電執行命令串列時，介面邏輯電路121會對深度省電執行命令串列進行解碼以產生控制命令CCMD，並且將控制命令CCMD提供至第二周邊電路群130。初始化暫存器122耦接於介面邏輯電路121。當第一周邊電路群120接收到第一電壓V1時，初始化暫存器122會被致能，並初始化介面邏輯電路121。
在本實施例中，第一周邊電路群120至少還包括行/列控制器123、緊連電路124、周邊控制單元125以及外部記憶體126。
控制裝置110還進一步包括高電壓調節器150。高電壓調節器150耦接於電壓調節電路135。高電壓調節器150在待機模式將電壓調節電路135所提供的第一電壓V1調節為第三電壓V3，並將第三電壓V3提供至記憶體陣列100。第三電壓的電壓值高於第二電壓的電壓值。在深度省電模式，高電壓調節器150則無法接收到電壓調節電路135所提供的第一電壓V1。因此，高電壓調節器150在深度模式被禁能而不會提供第三電壓V3。
請同時參考圖1、圖2以及圖3。圖2是依據本發明一實施例所繪示的模式轉換流程圖。圖3是依據本發明一實施例所繪示的訊號時序圖。在本實施例中，記憶體系統10的控制裝置110以及記憶體陣列100在步驟S110進入待機模式。在步驟S110中，第二周邊電路群130會提供第一電壓V1。深度省電訊號DPDMD處於第二邏輯值（低邏輯準位）。上電重置訊號POR則處於高邏輯準位。上電重置訊號POR處於高邏輯準位意謂著控制裝置110正在進行上電程序。
在步驟S120中，介面邏輯電路121會識別所接收到的命令串列CMDS是否是深度省電執行命令串列。如果命令串列CMDS被識別出是深度省電執行命令串列，介面邏輯電路121提供控制命令CCMD。控制命令CCMD的準位被移位並且被鎖存後，被提供至解除命令串列解碼器132。在步驟S130中，解除命令串列解碼器132在時間點T1接收到控制命令CCMD依據控制命令CCMD提供具有第一準位的深度省電訊號DPDMD。此時，鎖存器134依據具有第一準位的深度省電訊號DPDMD鎖存相關資訊。在本實施例中，上電重置訊號POR的高邏輯準位會被鎖存。在一些實施例中，上電重置訊號POR的邏輯準位在時間點T1會被轉態為低邏輯準位。在步驟S140中，電壓調節電路135依據具有第一準位的深度省電訊號DPDMD被禁能以停止提供第一電壓V1。電源開關136依據具有第一邏輯準位的深度省電訊號DPDMD被斷開以停止傳輸第二電壓V2。因此，控制裝置110以及記憶體陣列100會進入深度省電模式。在深度省電模式，記憶體陣列110、第一周邊電路群120、第三周邊電路群140以及高電壓調節器150會停止運作。
請回到步驟S120，在另一方面，如果命令串列CMDS被識別出並不是深度省電執行命令串列，模式轉換流程會回到步驟S120。
在步驟S150中，在深度省電模式，解除命令串列解碼器132會識別所接收到的命令串列CMDS是否是深度省電解除命令串列。如果命令串列CMDS被識別出是深度省電解除命令串列，模式轉換流程會進入步驟S160。
在步驟S160中，解除命令串列解碼器132會在時間點T2將深度省電訊號DPDMD的第一邏輯準位轉態為第二邏輯準位。在時間點T2，電壓調節電路135依據具有第二邏輯準位的深度省電訊號DPDMD被致能以將第一電壓V1調節為第一電壓V1，並提供第一電壓V1。電源開關136依據具有第二邏輯準位的深度省電訊號DPDMD被導通以傳輸第二電壓V2。在時間點T2，第三周邊電路群140開始運作。上電電路141提供具有低邏輯準位的上電重置訊號POR，並且在時間點T3提供具有高邏輯準位的上電重置訊號POR。應注意的是，時間點T3與時間點T2之間的上電延遲時間長度是被預設的，藉以確保第一電壓V1的電壓值能夠上升到預期的電壓準位。
在時間點T3，上電程序才會被開始。接下來，初始化暫存器122在時間點T3開始初始化介面邏輯電路121。在時間點T4，初始化結束。在時間點T4後，第一周邊電路群120的介面邏輯電路121可開始正常運作。模式轉換流程會回到S110以使控制裝置110進入待機模式。也就是說，控制裝置110以及記憶體陣列100會在深度省電訊號DPDMD轉態為第二邏輯值（時間點T2）後經歷時間點T3與時間點T2之間的上電延遲時間長度以及時間點T4與時間點T3之間的初使化延遲時間長度才會進入待機模式。
在本實施例中，時間點T3與時間點T2之間的上電延遲時間長度以及時間點T4與時間點T3之間的初使化延遲時間長度可以藉由類比電路143被設定。類比電路143可以是藉由計時器或計數器來實現。
請回到步驟S150，在另一方面，如果命令串列CMDS被識別出並不是深度省電解除命令串列，模式轉換流程會回步驟S150。
進一步來說明電壓調節電路的實施細節。請參考圖4A，圖4A是依據本發明一實施例所繪示的電壓調節電路的電路示意圖。在本實施例中，電壓調節電路135A包括調節器1351以及控制開關1352。調節器1351會依據參考電壓VREF將第二電壓V2調節為第一電壓V1。控制開關1352耦接於調節器1351。控制開關1352依據具有第二邏輯準位的深度省電訊號DPDMD致能調節器1351，並依據具有第一邏輯準位的深度省電訊號DPDMD禁能調節器1351。
在本實施例中，調節器1351包括誤差放大器EA、第一電晶體P1、第一分壓電阻R1以及第二分壓電阻R2。誤差放大器EA的非反相輸入端用以接收參考電壓VREF。本實施例的參考電壓VREF可例如是由能隙電路142所提供。本實施例的第一電晶體P1例如是由P型MOSFET來實現。第一電晶體P1的源極端用以接收第二電壓V2。第一電晶體P1的閘極端耦接於誤差放大器EA的輸出端。第一電晶體P1的汲極端作為電壓調節電路135A的輸出端。第一分壓電阻R1耦接於第一電晶體P1的汲極端與誤差放大器EA的反相輸入端之間。第二分壓電阻R2耦接於誤差放大器EA的反相輸入端之間與參考低電壓（例如是接地）之間。調節器1351可以由低壓差穩壓器（Low-dropout regulator，LDO）來實現。
在本實施例中，控制開關1352包括反相器INT以及第二電晶體P2。反相器INT的輸入端用以接收深度省電訊號DPDMD。第二電晶體P2的源極端用以接收第二電壓V2。第二電晶體P2的閘極端耦接於反相器INT的輸出端。第二電晶體P2的汲極端耦接於誤差放大器EA的輸出端。本實施例的第二電晶體P2例如是由P型MOSFET來實現。
圖4A所示的電壓調節電路135A可適用於第二電壓V2的電壓值不同於第一電壓V1的電壓值的情況，也可適用於第二電壓V2的電壓值相同於第一電壓V1的電壓值的情況。在此舉例來說明，第二電壓V2的電壓值為3伏特。當控制開關1352接收到低邏輯準位的深度省電訊號DPDMD時，深度省電訊號DPDMD的邏輯準位被反相器INT反相，因此第二電晶體P2被斷開。調節器1351被致能以對第一電壓V1的電壓值進行調節。在此例中，參考電壓VREF的電壓值為1.2伏特。若要使第一電壓V1的電壓值為1.8伏特，可將第二分壓電阻R2的電阻值設定為第一分壓電阻R1的電阻值的兩倍。由此可知，基於設計上的需求，第一電壓V1的電壓值能夠藉由調整第一分壓電阻R1的電阻值、第二分壓電阻R2的電阻值以及參考電壓VREF的電壓值的至少一者被決定。本發明並不以此例為限。
在另一方面，當控制開關1352接收到高邏輯準位的深度省電訊號DPDMD時，深度省電訊號DPDMD的邏輯準位被反相器INT反相。第二電晶體P2被導通。第二電晶體P2的閘極端接收到第二電壓V2而被強制斷開。電壓調節電路135A被禁能而不提供第一電壓V1。
請參考圖4B，圖4B是依據本發明另一實施例所繪示的電壓調節電路的電路示意圖。在本實施例中，電壓調節電路135B包括電晶體P3。電晶體P3的源極端用以接收第二電壓V2。電晶體P3的閘極端用以接收深度省電訊號DPDMD。電晶體P3的汲極端用以作為電壓調節電路135B的輸出端。
圖4B所示的電壓調節電路135B適用於第二電壓V2的電壓值相同於第一電壓V1的電壓值的情況。當電晶體P3的閘極端接收到低邏輯準位的深度省電訊號DPDMD時，電晶體P3被導通。因此，電晶體P3可將第二電壓V2傳輸到電晶體P3的汲極端，藉以將第二電壓V2作為第一電壓V1。在另一方面，當電晶體P3的閘極端接收到高邏輯準位的深度省電訊號DPDMD時，電晶體P3被斷開。電晶體P3無法將第二電壓V2傳輸到電晶體P3的汲極端。因此，電壓調節電路135B無法提供第一電壓V1。本實施例的電晶體P3例如是由P型MOSFET來實現。
請參考圖5，圖5是依據本發明一實施例所繪示的深度省電模式的操作電流值對應於待機模式的操作電流值的關係圖。關係圖500示出了深度省電模式的操作電流值ICC2對應於待機模式的操作電流值ICC1的關係。待機模式的操作電流值ICC1例如是關連於製程線寬以及用於控制裝置的元件數量。應注意的是，無論待機模式的操作電流值ICC1的多寡（0~50微安培），深度省電模式的操作電流值ICC2都能夠被控制在低於0.405微安培。甚至在待機模式的操作電流值ICC1的10~50微安培區間，深度省電模式的操作電流值ICC2被控制在低於0.2微安培。由此可知，深度省電模式的操作電流值ICC2明顯低於一規格值（1微安培）。
綜上所述，在待機模式中，第一周邊電路群在識別出命令串列是深度省電執行命令串列時，提供控制命令。第二周邊電路群的解除命令串列解碼器依據控制命令提供具有第一邏輯值的深度省電訊號，使得記憶體系統進入深度省電模式。此外，在深度省電模式中，解除命令串列解碼器識別出命令串列是深度省電解除命令串列時，將深度省電訊號的第一邏輯值轉態為第二邏輯值，使得記憶體系統進入待機模式。在深度省電模式中，第一周邊電路以及記憶體陣列都因為無法接收到第一電壓而無法運作。因此，本發明能夠進一步降低深度省電模式的功率消耗。除此之外，解除命令串列解碼器是被配置於第二周邊電路。本發明能夠有效且正確地解除深度省電模式。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體系統 100:記憶體陣列 110:控制裝置 120:第一周邊電路群 121:介面邏輯電路 122:初始化暫存器 123:行/列控制器 124:緊連電路 125:周邊控制單元 126:外部記憶體 130:第二周邊電路群 131:輸入輸出緩充器 132:解除命令串列解碼器 133:準位移位器 134:鎖存器 135、135A、135B:電壓調節電路 1351:調節器 1352:控制開關 136:電源開關 140:第三周邊電路群 141:上電電路 142:能隙電路 143:類比電路 150:高電壓調節器 500:關係圖 V1:第一電壓 V2:第二電壓 V3:第三電壓 CMDS:命令串列 CCMD:控制命令 DPDMD:深度省電訊號 P1:第一電晶體 P2:第二電晶體 P3:電晶體 INT:反相器 VREF:參考電壓 S110~S160:步驟 POR:上電重置訊號 ICC1:待機模式的操作電流值ICC1 ICC2:深度省電模式的操作電流值 R1:第一分壓電阻 R2:第二分壓電阻 T1、T2、T3、T4:時間點
圖1是依據本發明一實施例所繪示的記憶體系統的配置示意圖。 圖2是依據本發明一實施例所繪示的模式轉換流程圖。 圖3是依據本發明一實施例所繪示的訊號時序圖。 圖4A是依據本發明一實施例所繪示的電壓調節電路的電路示意圖。 圖4B是依據本發明另一實施例所繪示的電壓調節電路的電路示意圖。 圖5是依據本發明一實施例所繪示的深度省電模式的操作電流值對應於待機模式的操作電流值的關係圖。
10:記憶體系統
100:記憶體陣列
110:控制裝置
120:第一周邊電路群
121:介面邏輯電路
122:初始化暫存器
123:行/列控制器
124:緊連電路
125:周邊控制單元
126:外部記憶體
130:第二周邊電路群
131:輸入輸出緩充器
132:解除命令串列解碼器
133:準位移位器
134:鎖存器
135:電壓調節電路
136:電源開關
140:第三周邊電路群
141:上電電路
142:能隙電路
143:類比電路
150:高電壓調節器
V1:第一電壓
V2:第二電壓
V3:第三電壓
CMDS:命令串列
CCMD:控制命令
DPDMD:深度省電訊號

Claims (12)

  1. 一種控制裝置，適用於控制一記憶體陣列，包括：一第一周邊電路群，耦接於該記憶體陣列，經配置以與該記憶體陣列在該待機模式下藉由一第一電壓共同被驅動；以及一第二周邊電路群，耦接於該記憶體陣列以及該第一周邊電路群，經配置以藉由一第二電壓被驅動，包括：一輸入輸出緩充器，耦接於該第一周邊電路群，經配置以接收一命令串列，其中該第一周邊電路群在識別出該命令串列是一深度省電執行命令串列時提供一控制命令；一解除命令串列解碼器，耦接於該輸入輸出緩充器，經配置以：當接收到該控制命令時，提供具有一第一邏輯值的一深度省電訊號，使該第二周邊電路群依據具有該第一邏輯值的該深度省電訊號停止提供該第一電壓，並使該控制裝置以及該記憶體陣列進入一深度省電模式，並且當在該深度省電模式識別出該命令串列是一深度省電解除命令串列時，將該深度省電訊號的具有該第一邏輯值的該深度省電訊號轉態為一第二邏輯值，使該第二周邊電路群依據具有該第二邏輯值的該深度省電訊號提供該第一電壓，並使該控制裝置以及該記憶體陣列進入該待機模式，其中在該待機模式中，該記憶體陣列與該第一周邊電路群被驅動，在該深度省電模式中，該記憶體陣列與該第一周邊電路群 停止被驅動。
  2. 如申請專利範圍第1項所述的控制裝置，其中該第二周邊電路群還包括：一準位移位器，耦接於該第一周邊電路群，經配置以對該控制命令的電壓準位進行移位；以及一鎖存器，耦接於該準位移位器以及該解除命令串列解碼器，經配置以對該控制命令進行鎖存，並將該控制命令提供至該解除命令串列解碼器。
  3. 如申請專利範圍第1項所述的控制裝置，其中該第二周邊電路群還包括：一電壓調節電路，耦接於該記憶體陣列、該第一周邊電路群以及該解除命令串列解碼器，經配置以依據具有該第二邏輯值的該深度省電訊號將該第二電壓調節為第一電壓並將該第一電壓提供至該記憶體陣列以及該第一周邊電路群，並且依據具有該第一邏輯值的該深度省電訊號停止提供該第一電壓。
  4. 如申請專利範圍第3項所述的控制裝置，其中該電壓調節電路包括：一調節器，經配置以依據一參考電壓將該第二電壓調節為該第一電壓；一控制開關，耦接於該調節器，經配置以依據該第二邏輯準位致能該調節器，並依據該第一準位禁能該調節器。
  5. 如申請專利範圍第4項所述的控制裝置，其中該調節器包括：一誤差放大器，該誤差放大器的非反相輸入端用以接收該參考電壓；一第一電晶體，該第一電晶體的源極端用以接收該第二電壓，該第一電晶體的閘極端耦接於該誤差放大器的輸出端，其中該第一電晶體的汲極端作為該電壓調節電路的輸出端；一第一分壓電阻，耦接於該第一電晶體的汲極端與該誤差放大器的反相輸入端之間；以及一第二分壓電阻，耦接於該誤差放大器的反相輸入端之間與一參考低電壓之間。
  6. 如申請專利範圍第5項所述的控制裝置，其中該控制開關包括：一反相器，該反相器的輸入端用以接收該深度省電訊號；以及一第二電晶體，該第二電晶體的源極端用以接收該第二電壓，該第二電晶體的閘極端耦接於該反相器的輸出端，該第二電晶體的汲極端耦接於該比較器的輸出端。
  7. 如申請專利範圍第3項所述的控制裝置，其中該第一電壓的電壓值等於該第二電壓的電壓值，其中該電壓調節電路包括：一電晶體，該電晶體的源極端用以接收該第二電壓，該電晶體的閘極端用以接收該深度省電訊號，該電晶體的汲極端用以作 為該電壓調節電路的輸出端。
  8. 如申請專利範圍第1項所述的控制裝置，其中該第二周邊電路群還包括：一第三周邊電路群，經配置以在該待機模式藉由該第二電壓被驅動，並且在該深度省電模式停止被驅動。
  9. 如申請專利範圍第8項所述的控制裝置，其中該第二周邊電路群還包括：一電源開關，耦接於該第三周邊電路群以及該解除命令串列解碼器，經配置以依據具有該第二邏輯值的該深度省電訊號將該第二電壓提供至該第三周邊電路群，並且依據具有該第一邏輯值的該深度省電訊號停止將該第二電壓提供至該第三周邊電路群。
  10. 如申請專利範圍第1項所述的控制裝置，其中該第一周邊電路群包括：一介面邏輯電路，耦接於該輸入輸出緩充器，經配置以經由該輸入輸出緩充器接收該命令串列，在識別出該命令串列是該深度省電執行命令串列時，對該深度省電執行命令串列進行解碼以產生該控制命令，並且將該控制命令提供至該第二周邊電路群。
  11. 如申請專利範圍第1項所述的控制裝置，其中該控制裝置在該深度省電訊號轉態為該第二邏輯值後經歷一上電延遲時間長度以及一初使化延遲時間長度以進入待機模式。
  12. 一種記憶體系統，包括：一記憶體陣列；以及 如申請專利範圍第1項至第11項中的任一項的控制裝置，經配置以對記憶體陣列進行控制。
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