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TWI779641B - 斷電檢測電路及半導體儲存裝置 - Google Patents

斷電檢測電路及半導體儲存裝置 Download PDF

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TWI779641B
TWI779641B TW110120092A TW110120092A TWI779641B TW I779641 B TWI779641 B TW I779641B TW 110120092 A TW110120092 A TW 110120092A TW 110120092 A TW110120092 A TW 110120092A TW I779641 B TWI779641 B TW I779641B
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須藤直昭
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華邦電子股份有限公司
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Abstract

本發明提供一種可更準確地檢測供給電壓的降低的斷電檢測電路。本發明的斷電檢測電路具有：BGR電路，生成基準電壓VREF；電阻分割電路，基於供給電壓VCC而生成第一內部電壓VCC_DIV1、第二內部電壓VCC_DIV2；第一比較器，於檢測到VCC_DIV1＜VREF時，輸出重置信號PDDRST；第二比較器，於檢測到VCC_DIV2＜VREF時，輸出切換信號SEL；充電幫浦電路，基於供給電壓VCC而生成經升壓的電壓VXX；以及切換電路，基於切換信號SEL而將對BGR電路供給的運作電壓切換為供給電壓VCC或經升壓的電壓VXX。

Description

斷電檢測電路及半導體儲存裝置
本發明是有關於一種快閃記憶體等半導體儲存裝置，尤其有關於供給電壓的下降的檢測（斷電檢測）。
快閃記憶體包括斷電檢測電路，以便對因雜訊或峰值消耗電流等而引起的供給電壓VCC的下降進行檢測。斷電檢測電路的目的為防止可因低供給電壓VCC位準而產生的未預測到的異常動作（例如，編程動作或擦除動作）。互補金氧半導體（complementary metal oxide semiconductor，CMOS）電路或其他內部電路具有用於準確地運作的供給電壓VCC的範圍。
另一方面，快閃記憶體亦需要進行通電的檢測。因此，斷電檢測位準必須滿足如下關係。 VLLOGIC＜VPDD＜VPOD＜準確地運作的VCC範圍 VLLOGIC：用於使內部邏輯電路準確地運作的供給電壓VCC的極限 VPDD：斷電檢測位準 VPOD：通電檢測位準 根據此種關係式的要求，快閃記憶體需要將斷電檢測位準的因製程/溫度引起的變動抑制為最小限度。
圖1是表示現有的斷電檢測電路的結構的圖。斷電檢測電路10包括：能隙參考（Band Gap Reference，BGR）電路20，基於供給電壓VCC而生成基準電壓VREF；電阻分割電路30，對供給電壓VCC進行電阻分割並於節點N生成內部電壓VCC_DIV；比較器（comparator）40，將基準電壓VREF與內部電壓VCC_DIV加以比較，並於檢測到VCC_DIV＜VREF時，輸出自H位準遷移至L位準的重置信號PDDRST。
BGR電路20生成並不依存於供給電壓VCC的變動或運作溫度的基準電壓VREF，藉此抑制斷電檢測位準的變動。於供給電壓VCC下降至斷電檢測位準時，比較器40檢測到VCC_DIV＜VREF，並輸出L位準的重置信號PDDRST。重置信號PDDRST被輸出至中央處理單元或邏輯電路等內部電路，內部電路響應於重置信號PDDRST而執行斷電動作，例如停止充電幫浦電路的動作、或者對CPU或邏輯電路等進行重置。
圖2是斷電檢測電路10的理想運作波形的例示。例如，將供給電壓VCC設為1.8 V，將BGR電路20的基準電壓VREF設為1.2 V，將斷電檢測位準設為1.3 V。於時刻t1，若供給電壓VCC下降，則內部電壓VCC_DIV與該下降相應地下降。在供給電壓VCC於時刻t2下降至1.3 V時，內部電壓VCC_DIV與基準電壓VREF交叉，即，比較器40檢測到VCC_DIV＜VREF，並輸出L位準的重置信號PDDRST。
若供給電壓VCC的降低加劇，則BGR電路20有可能生成較所期望般的基準電壓VREF更低的電壓。例如，於以生成1.2 V的基準電壓VREF的方式進行設計時，若供給電壓VCC下降至1.3 V左右，則基準電壓VREF有時低於1.2 V。若如此，則即便供給電壓VCC下降至斷電檢測位準，比較器40亦無法檢測到VCC_DIV＜VREF，從而會產生無法適當地進行重置等事態。
將該狀況示於圖3中。於時刻t1，供給電壓VCC下降，內部電壓VCC_DIV與該下降相應地下降。於時刻t2，供給電壓VCC下降至斷電檢測位準。於早於時刻t2的時刻t1A，若BGR電路20的動作變得不穩定，則基準電壓VREF降低，於時刻t2，基準電壓VREF與內部電壓VCC_DIV並未交叉，比較器40無法檢測到內部電壓VCC_DIV。結果，會無法準確地檢測到供給電壓VCC的斷電。
本發明為解決此種現有的課題的發明，目的在於提供一種可更準確地檢測供給電壓的降低的斷電檢測電路及半導體儲存裝置。
本發明的斷電檢測電路具有：基準電壓生成電路，生成基準電壓；內部電壓生成電路，基於供給電壓而生成第一內部電壓以及較該第一內部電壓更低的第二內部電壓；第一檢測電路，於檢測到所述第一內部電壓低於所述基準電壓時，輸出斷電重置信號；第二檢測電路，於檢測到所述第二內部電壓低於所述基準電壓時，輸出切換信號；升壓電路，基於所述供給電壓而生成經升壓的電壓；以及切換部件，基於所述切換信號而將所述供給電壓或所述升壓電路的電壓供給至所述基準電壓生成電路。
本發明的半導體儲存裝置包括：所述記載的斷電檢測電路；以及響應於所述斷電檢測電路的所述第一檢測電路的檢測結果而執行斷電動作的執行部件。
根據本發明，於供給電壓下降至斷電檢測位準之前，將對基準電壓生成電路供給的電壓自供給電壓切換為升壓電路的電壓，藉此使基準電壓生成電路的動作於一定期間內穩定化，並於該期間內抑制基準電壓降低，藉此可準確地檢測到供給電壓下降至斷電檢測位準。
其次，參照圖式對本發明的實施形態進行詳細說明。本發明的半導體儲存裝置於較佳態樣中為NAND型或反或（NOR）型的快閃記憶體、電阻變化型記憶體、磁變化型記憶體等非揮發性記憶體、或者埋入此種非揮發性記憶體的微處理器、微控制器、邏輯電路、專用積體電路（application-specific integrated circuit，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。於以下說明中，例示NAND型快閃記憶體。
將本發明的實施例的NAND型快閃記憶體的概略結構示於圖4中。本實施例的快閃記憶體100是包括如下部件而構成：記憶單元陣列110，將多個記憶單元排列為矩陣狀；輸入輸出緩衝器120，連接於外部輸入輸出端子I/O；位址暫存器130，自輸入輸出緩衝器120接收位址資料；控制器140，自輸入輸出緩衝器120接收指令資料等並對各部進行控制；字元線選擇電路150，基於來自位址暫存器130的列位址資訊Ax的解碼結果而進行區塊的選擇以及字元線的選擇等；頁面緩衝器/感測電路160，保持自藉由字元線選擇電路150而選擇的頁面讀出的資料、或者保持應編程至所選擇的頁面的資料；行選擇電路170，基於來自位址暫存器130的行位址資訊Ay的解碼結果而選擇行等；斷電檢測電路180，於檢測到對電源端子供給的供給電壓VCC下降至斷電檢測位準時，輸出重置信號PDDRST；以及內部電壓產生電路190，生成資料的讀出、編程及擦除等所需的各種電壓（編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、擦除電壓Vers等）。
記憶單元陣列110具有沿行方向配置的m個區塊BLK(0)、BLK(1)、…、BLK(m-1)。於一個區塊，形成多個NAND串，一個NAND串是將多個記憶單元（例如，64個）、位元線側選擇電晶體、源極線側選擇電晶體串聯連接而構成。位元線側選擇電晶體的汲極連接於對應的一個位元線，源極線側選擇電晶體的源極連接於共通的源極線。NAND串可二維地形成於基板表面上，亦可三維地形成於基板表面上。另外，記憶單元可為儲存1位元（二值資料）的單層單元（Single-Level Cell，SLC）型，亦可為儲存多位元的類型。
於讀出動作中，對位元線施加某正電壓，對選擇字元線施加某電壓（例如，0 V），對非選擇字元線施加通過電壓Vpass（例如，4.5 V），使位元線側選擇電晶體以及源極線側選擇電晶體導通，對共通源極線施加0 V。於編程（寫入）動作中，對選擇字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇字元線施加中間電位（例如，10 V），使位元線側選擇電晶體導通，使源極線側選擇電晶體關斷，對位元線供給與「0」或「1」的資料相應的電位。於擦除動作中，對區塊內的選擇字元線施加0 V，對P井施加高電壓（例如，20 V）。
斷電檢測電路180若檢測到供給電壓VCC下降至斷電檢測位準，則對控制器140或其他內部電路輸出自H位準遷移至L位準的重置信號PDDRST。控制器140響應於重置信號PDDRST而依照自唯讀記憶體（Read-Only Memory，ROM）/隨機存取記憶體（Random Access Memory，RAM）讀出的編碼來執行斷電動作。於斷電動作中，例如進行包括控制器140在內的內部電路的重置、或內部電壓產生電路190中所含的充電幫浦電路的停止等。
圖5表示斷電檢測電路180的內部結構。斷電檢測電路180包括：BGR電路200，生成供給電壓VCC的變動或溫度依存性少的基準電壓VREF；電阻分割電路210，基於供給電壓VCC而於節點N1生成第一內部電壓VCC_DIV1，且於節點N2生成較第一內部電壓VCC_DIV1更低的第二內部電壓VCC_DIV2；第一比較器220A，將基準電壓VREF與第一內部電壓VCC_DIV1加以比較，並於檢測到VREF＞VCC_DIV1時，輸出L位準的重置信號PDDRST；第二比較器220B，將基準電壓VREF與第二內部電壓VCC_DIV2加以比較，並於檢測到VREF＞VCC_DIV2時，輸出自H位準遷移至L位準的切換信號SEL；充電幫浦電路230，基於供給電壓VCC而生成於輸出節點N3進行升壓後的電壓VXX；以及切換電路240，基於切換信號SEL而將由充電幫浦電路230生成的電壓VXX或供給電壓VCC供給至BGR電路200。
電阻分割電路210生成第一內部電壓VCC_DIV1與第二內部電壓VCC_DIV2，第一內部電壓VCC_DIV1與圖1所示的內部電壓VCC_DIV相同，為設定斷電檢測位準的電壓。第二內部電壓VCC_DIV2為用於對如下情況、即、在供給電壓VCC下降至斷電檢測位準之前而供給電壓VCC已下降至一定位準的情況進行檢測的電壓，如後所述，為設定切換檢測位準的電壓，所述切換檢測位準用於切換向BGR電路200的電力供給。第一內部電壓以及第二內部電壓具有VCC_DIV2＜VCC_DIV1的關係。
在一實施方式中，充電幫浦電路230包含於內部電壓產生電路190，並於快閃記憶體100處於忙碌狀態（並非待命狀態時）時運作。充電幫浦電路230根據供給電壓VCC來生成各種經升壓的電壓VXX。例如，於供給電壓VCC為1.8 V時，生成讀出通過電壓（例如，6 V）、編程電壓（例如，16 V）、擦除電壓（例如，20 V）等。其他實施方式中，充電幫浦電路230亦可與內部電壓產生電路190分開而專門設置於斷電檢測電路180。該情況下，無論快閃記憶體100是否處於忙碌狀態，充電幫浦電路230均可一直運作。
切換電路240包括VCC_BGR調節器242以及VCC_BGR轉換電路244。VCC_BGR調節器242連接於充電幫浦電路230的節點N3，並根據經由節點N3而供給的電壓VXX來生成用於供給至BGR電路200的電壓VCC_BGR。電壓VCC_BGR為大致等於、或低於供給電壓VCC的電壓（其中，BGR電路可正常地生成基準電壓VREF的電壓）。VCC_BGR調節器242的電路結構並無特別限定，例如，可由電阻分割電路或比較器等構成。
VCC_BGR轉換電路244接收藉由VCC_BGR調節器242而生成的電壓VCC_BGR與供給電壓VCC，並響應於第二比較器220B的切換信號SEL而將電壓VCC_BGR或供給電壓VCC的任一者供給至BGR電路200。具體而言，於切換信號SEL為H位準時，VCC_BGR轉換電路244將供給電壓VCC供給至BGR電路200，於切換信號SEL為L位準時，VCC_BGR轉換電路244將電壓VCC_BGR供給至BGR電路200。
圖6表示本實施例的斷電檢測電路的運作波形。於供給電壓VCC為正常範圍時，切換信號SEL為H位準，VCC_BGR轉換電路244將供給電壓VCC供給至BGR電路200。於時刻t1，若供給電壓VCC下降，則第一內部電壓VCC_DIV1以及第二內部電壓VCC_DIV2亦與該下降相應地下降。
於時刻t2，若供給電壓VCC下降至切換檢測位準，則第二比較器220B檢測到VCC_DIV2＜VREF，並輸出自H位準遷移至L位準的切換信號SEL。VCC_BGR轉換電路244響應於切換信號SEL而將對BGR電路200供給的電壓自供給電壓VCC切換為由VCC_BGR調節器242生成的電壓VCC_BGR。
其後，即便供給電壓VCC進一步下降（由虛線表示），藉由經升壓的電壓VXX，由VCC_BGR調節器242生成的電壓VCC_BGR亦不會立即下降，而是於一定期間內保持某程度的電位。藉由電壓VCC_BGR保持某電位，而於該期間內，BGR電路200的動作穩定並生成所期望的基準電壓VREF。
於時刻t3，在供給電壓VCC下降至斷電檢測位準時，比較器220A檢測到VCC_DIV1＜VREF，並輸出自H位準遷移至L位準的重置信號PDDRST。快閃記憶體100響應於重置信號PDDRST而執行重置動作。
若供給電壓VCC為正常範圍，則BGR電路200生成所期望的基準電壓VREF，若供給電壓VCC的降低加劇，則存在基準電壓VREF降低的擔憂。例如，於BGR電路200的基準電壓VREF為1.2 V、斷電檢測位準被設定為1.3 V的情況下，若供給電壓VCC下降至1.3 V左右，則基準電壓VREF會變得低於1.2 V。若如此，則即便供給電壓VCC下降至斷電檢測位準，比較器220A亦無法檢測到VCC_DIV1＜VREF。
本實施例中，於供給電壓VCC下降至斷電檢測位準之前，將根據使供給電壓VCC升壓而成的電壓VXX來生成的電壓VCC_BGR供給至BGR電路200，藉此，可於一定期間內保證BGR電路200的穩定的動作，並於該期間內，抑制基準電壓VREF降低，從而確實地檢測到供給電壓VCC到達斷電檢測位準。再者，於忙碌期間中，快閃記憶體的消耗電力大，供給電壓VCC的下降亦加劇。即便將充電幫浦電路230的電力的一部分利用於斷電檢測電路180，其自整體的消耗電力來看亦是極微少的，並不特別存在問題。
所述實施例中，作為對供給電壓VCC進行升壓的電路，例示了充電幫浦電路，但升壓電路亦可為除此以外的電路（例如，升壓型的DC/DC轉換器）。
進而，所述實施例中示出的切換電路240的結構為一例，總之，只要為可基於切換信號SEL而將經升壓的電壓VCC_BGR或供給電壓VCC的任一者供給至BGR電路200般的電路即可。
對本發明的較佳的實施形態進行了詳細敘述，但本發明並不限定於特定的實施形態，可於申請專利範圍所記載的發明的主旨的範圍內施加各種變形、變更。
10:斷電檢測電路 20:BGR電路 30:電阻分割電路 40:比較器 100:快閃記憶體 110:記憶單元陣列 120:輸入輸出緩衝器 130:位址暫存器 140:控制器 150:字元線選擇電路 160:頁面緩衝器/感測電路 170:行選擇電路 180:斷電檢測電路 190:內部電壓產生電路 200:BGR電路 210:電阻分割電路 220A、220B:比較器 230:充電幫浦電路 240:切換電路 242:VCC_BGR調節器 244:VCC_BGR轉換電路 Ax:列位址資訊 Ay:行位址資訊 BLK(0)、BLK(1)、…、BLK(m-1):區塊 N、N1、N2、N3:節點 PDDRST:重置信號 SEL:切換信號 t1、t1A、t2、t3：時刻 VCC:供給電壓 VCC_BGR、VXX:電壓 VCC_DIV:內部電壓 VCC_DIV1:第一內部電壓 VCC_DIV2:第二內部電壓 Vers:擦除電壓 Vpgm:編程電壓 Vpass:通過電壓 Vread:讀出電壓 VREF:基準電壓
圖1是表示現有的斷電檢測電路的結構。 圖2是表示圖1所示的斷電檢測電路的理想運作波形。 圖3是表示圖1所示的斷電檢測電路的BGR電路的基準電壓降低時的運作波形。 圖4是表示本發明的實施例的快閃記憶體的內部結構。 圖5是表示本發明的實施例的斷電檢測電路的結構。 圖6是表示本發明的實施例的斷電檢測電路的運作波形。
180:斷電檢測電路
200:BGR電路
210:電阻分割電路
220A、220B:比較器
230:充電幫浦電路
240:切換電路
242:VCC_BGR調節器
244:VCC_BGR轉換電路
N1、N2、N3:節點
PDDRST:重置信號
SEL:切換信號
VCC:供給電壓
VCC_BGR、VXX:電壓
VCC_DIV1:第一內部電壓
VCC_DIV2:第二內部電壓
VREF:基準電壓

Claims (11)

  1. 一種斷電檢測電路，包括： 基準電壓生成電路，生成基準電壓； 內部電壓生成電路，基於供給電壓而生成第一內部電壓以及較所述第一內部電壓更低的第二內部電壓； 第一檢測電路，於檢測到所述第一內部電壓低於所述基準電壓時，輸出斷電重置信號； 第二檢測電路，於檢測到所述第二內部電壓低於所述基準電壓時，輸出切換信號； 升壓電路，基於所述供給電壓而生成經升壓的電壓；以及 切換部件，基於所述切換信號而將所述供給電壓或所述升壓電路的電壓供給至所述基準電壓生成電路。
  2. 如請求項1所述的斷電檢測電路，其中於藉由所述第二檢測電路檢測到所述第二內部電壓低於所述基準電壓時，所述切換部件將所述升壓電路的電壓供給至所述基準電壓生成電路。
  3. 如請求項1所述的斷電檢測電路，其中所述第一內部電壓規定斷電檢測位準，所述第二內部電壓根據與所述基準電壓生成電路相關的所述供給電壓來規定所述升壓電路的電壓的切換檢測位準。
  4. 如請求項1所述的斷電檢測電路，其中所述切換部件包括：調節器，根據所述升壓電路的電壓來生成一定的電壓；以及轉換電路，接收由所述調節器生成的電壓與所述供給電壓，並基於所述切換信號而將所述一定的電壓或者所述供給電壓的任一者供給至所述基準電壓生成電路。
  5. 如請求項1所述的斷電檢測電路，其中所述內部電壓生成電路包括電阻分割電路。
  6. 如請求項1所述的斷電檢測電路，其中所述基準電壓生成電路包括能隙參考電路。
  7. 如請求項1所述的斷電檢測電路，其中所述第一檢測電路包括將所述第一內部電壓與所述基準電壓加以比較的第一比較器，所述第二檢測電路包括將所述第二內部電壓與所述基準電壓加以比較的第二比較器。
  8. 一種半導體儲存裝置，包括： 如請求項1至請求項7中任一項所述的斷電檢測電路；以及 響應於所述斷電檢測電路的所述第一檢測電路的檢測結果而執行斷電動作的執行部件。
  9. 如請求項8所述的半導體儲存裝置，其中所述斷電動作包括內部電路的重置。
  10. 如請求項8所述的半導體儲存裝置，其中所述升壓電路為進行反及型記憶單元陣列的讀出、編程或擦除時運作的充電幫浦電路。
  11. 如請求項8所述的半導體儲存裝置，其中所述斷電檢測電路是於讀出、編程或擦除動作的忙碌期間中運作。
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