TWI713161B - 使用邊緣堆疊之半導體總成及其製造方法 - Google Patents

Abstract

本文中揭示使用邊緣堆疊之半導體總成及相關聯之系統及方法。在一些實施例中，該等半導體總成包括經堆疊之半導體封裝，該等經堆疊之半導體封裝包含：一基底基板，其具有一基底表面；一側基板，其具有正交於該基底表面之一側表面；及一晶粒堆疊，其經安置於該基底表面上方且具有擁有正交於該側表面之一最外表面之一最外晶粒。該側基板可經由自該側基板之該側表面延伸至該第一基板之該第一表面或該最外晶粒之該第三表面之複數個互連件而經電耦合至該晶粒堆疊。該等半導體封裝可進一步包括在該側基板之一外表面處之一導電材料，藉此容許該等半導體封裝經由該導電材料電耦合至相鄰半導體封裝。

Description

使用邊緣堆疊之半導體總成及其製造方法

本發明係關於封裝半導體裝置(諸如記憶體及處理器)，且若干實施例係關於使用模組化邊緣堆疊之半導體總成。

經封裝半導體晶粒(包含記憶體晶粒、微處理器晶粒及介面晶粒)通常包含安裝於一基板上且包封於一塑膠保護性覆蓋層中之一半導體晶粒。該晶粒包含功能構件，諸如記憶體單元、處理器電路及互連電路，以及電連接至該等功能構件之接合墊。該等接合墊通常電連接至在該保護性覆蓋層外延伸之外部端子以容許該晶粒連接至匯流排、電路或其他更高階電路。

半導體晶粒製造者正面臨愈來愈大之壓力，即，不斷減小晶粒封裝之尺寸以適於電子裝置之空間約束，同時亦增加各封裝之功能容量以滿足操作參數。一種用於增加一半導體封裝之處理能力而實質上不增加由該封裝覆蓋之表面積(即，該封裝之「佔用面積」)之方法係在一單個封裝中使多個半導體晶粒垂直地彼此上下堆疊。然而，堆疊多個晶粒增加裝置之垂直輪廓，從而需要個別晶粒實質上變薄以達成一垂直緊湊尺寸。此外，多個晶粒之堆疊可增加裝置故障之概率，且導致與較長製造及測試時間相關聯之較高成本。

圖1繪示包含多個半導體堆疊總成之一習知系統10。如所展示，系統10包含配置於雙直列記憶體模組(DIMM)狹槽中且藉由一給定中心線至中心線間距(即，~7.6 mm)彼此分離之印刷電路板(PCB) 15。半導體封裝12在一經堆疊配置中附接至PCB 15之各者。明確言之，各半導體封裝12之底部部分係經由焊球13附接至PCB 15之相對側。習知系統10在相鄰DIMM狹槽上之半導體封裝12之間具有有限空間(即，~1 mm)，此可限制熱控制所需之介於半導體封裝12之間的氣流且限制封裝之效能。因此，需要提供具有較小佔用面積同時仍維持足夠功能容量以滿足操作參數之半導體裝置之其他方法。

本申請案之一些實施例係關於一種半導體封裝，其包括：一第一基板，其具有一第一表面；一第二基板，其具有大體上正交於該第一表面之一第二表面；一或多個晶粒，其或其等在該第一表面上方，其中該一或多個晶粒之一最外晶粒包含大體上正交於該第二表面之一第三表面；及複數個線接合，其等自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該第三表面之至少一者。

本申請案之一些實施例係關於一種半導體總成，其包括：複數個半導體封裝，其中各半導體封裝耦合至一或多個相鄰半導體封裝且包含：一基底基板，其具有一基底表面；一晶粒堆疊，其在該基底表面上方，其中晶粒堆疊之一最外晶粒包含一最外表面；一側基板，其在該基底基板上方，其中該側基板包含(a)正交於該基底基板之該基底表面及該最外晶粒之該最外表面之一側表面，及(b)與該側表面相對且包含電耦合至該等相鄰半導體封裝之一者之一導電材料之一外表面；複數個互連件，其等自該側基板之該側表面延伸至(a)該基底基板之該基底表面或(b)該最外晶粒之該最外表面，其中該等互連件將該一或多個晶粒電耦合至該側基板；及一模材料，其囊封該最外晶粒及該等互連件，且覆蓋該側表面之至少一部分。

本申請案之一些實施例係關於一種半導體封裝，其包括：一基板，其具有一基底表面；複數個晶粒，其等在該基板上方且附接至該表面；一模材料，其在該基板上方且囊封該等晶粒，其中該模材料包含大體上垂直於該基底表面之側表面；及複數個導電指狀物，其等至少部分定位於個別晶粒之間，其中該等導電指狀物遠離該等晶粒延伸至該模材料之對應側表面，其中該等導電指狀物各包含至少部分透過該模材料暴露之一端部。

本申請案之一些實施例係關於一種製造一半導體封裝之方法，該方法包括：將一第一基板附接至一第二基板，其中該第一基板之一第一表面大體上正交於該第二基板之一第二表面；將一晶粒堆疊安置於該第一基板之該第一表面上方，其中該晶粒堆疊電耦合至該第一基板；及藉由形成自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該晶粒堆疊之一第三表面之互連件而將該晶粒堆疊電耦合至該第二基板。

本申請案之一些實施例係關於一種形成包含複數個半導體封裝之一半導體總成之方法，該方法包括：將一基底基板電耦合至安置於該基底基板之一基底表面上方之複數個晶粒；藉由提供自該側基板之一側表面延伸至(a)該基底基板之該基底表面或(b)該等晶粒之一晶粒表面之一互連件而將一側基板電耦合至該等晶粒，其中該基底表面及該晶粒表面各正交於該第一表面；及將該側基板電耦合至一相鄰半導體封裝以形成一半導體總成。

在以下描述中，論述許多特定細節以提供本發明之實施例之一透徹及賦能描述。然而，熟習相關技術者將認知可在不具有該等特定細節之一或多者之情況下實踐本發明。在其他例項中，未展示或未詳細描述通常與半導體裝置相關聯之熟知結構或操作，以避免模糊本發明之其他態樣。一般而言，應理解，除本文中所揭示之該等特定實施例以外之各種其他裝置、系統及方法可在本發明之範疇內。

如上文所論述，不斷設計具有更小佔用面積同時亦維持足夠處理能力之半導體封裝。因此，根據本發明之半導體封裝之若干實施例可運用模組化邊緣堆疊技術彼此電耦合以形成高密度模組。在一些實施例中，各半導體封裝包括具有一第一表面之一第一基板、具有正交於該第一表面之一第二表面之一第二基板及安置於該第一基板之該第一表面上方之一或多個晶粒。該半導體封裝進一步包括自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該一或多個晶粒之一最外表面之至少一者之一或多個互連件。半導體封裝可經由該第一基板及/或該第二基板之外表面(例如，邊緣)處之外部連接位點電耦合至相鄰半導體封裝。

圖2A係沿著圖2B之線2A–2A獲取之一半導體裝置封裝100 (「封裝100」)之一示意性俯視圖，且圖2B係沿著圖2A之線2B–2B獲取之半導體裝置總成100之一示意性橫截面視圖。一起參考圖2A及圖2B，封裝100包含具有一基底表面111之一基底基板101、安置於基底表面111上方之晶粒105a之一堆疊(統稱為「晶粒堆疊105」)及亦安置於基底表面111上方之一或多個側基板102a至102d。基底基板101及側基板102a至102d可包含重佈結構、中介層、介電間隔件、額外半導體晶粒(例如，一邏輯晶粒)或其他合適基板。各側基板102a至102d可包含經由一第一接合材料120 (例如，一黏著膏、一黏著元件或晶粒附接膠帶/膜)附接至基底基板101之一第一端部(例如，一底部部分)，及經由一第二接合材料117a至117d (例如，一黏著膏、一黏著元件或晶粒附接膠帶/膜)附接至一相鄰側基板之一第二端部(例如，一側部分)。側基板102a至102d可至少部分圍繞及形成晶粒堆疊105周圍之一圍封殼。晶粒堆疊105之一最外晶粒105a可包含面對大體上遠離基底表面111之一方向之一最外表面119。晶粒堆疊105可經由一底填充材料124 (例如，一黏著膏或一黏著元件)附接至基底基板101之基底表面111。在一些實施例中，晶粒堆疊105可經由電路電耦合至基底基板101。

側基板102a至102d之各者遠離基底基板101之基底表面111垂直延伸，且包含(a)面對晶粒堆疊105且具有一各自側表面103a至103d之一各自第一側107a至107d，(b)與該第一側相對之一各自第二側108a至108d，及(c)一各自最外邊緣104a至104d。例如，側基板102a包含具有一側表面103a之一第一側107a、與第一側107a相對之一第二側108a，及一最外邊緣104a。在此一實施例中，側基板102a至102d之側表面103a至103d之各者分別大體上正交於(a)晶粒堆疊105之最外表面119及(b)基底基板101之基底表面111。如圖2B中所展示，晶粒堆疊105可與基底表面111分離達一第一距離(d₁ )，且最外邊緣104a至104d可與基底表面111分離達大於第一距離(d₁ )之一第二距離(d₂ )。

側基板102a至102d之各者可係經由自各自側基板102a至102d之各自側表面103a至103d上的各自接合墊110a至110d延伸至最外晶粒105a之最外表面119上之各自接合墊114a至114d的複數個互連件115a至115d (例如，線接合或導電材料)而直接電耦合至晶粒堆疊105。例如，複數個線接合115a可自側表面103a上的接合墊110a延伸至最外晶粒105a之最外表面119上的接合墊114a。在此等實施例中，晶粒堆疊105經電耦合至側基板102a至102d及基底基板101。各自側基板102a至102d之第二側108a至108d可各包含各自導電材料140a至140d，導電材料140a至140d可包含一墊(例如，一接觸墊)，如圖2A及圖2B中所展示，或一導電材料陣列(例如，一接觸件陣列或一球柵陣列)。導電材料140a至140d可係經由電路電耦合至各自側基板102a至102d之各自第一側107a至107d處的各自接合墊110a至110d，且因此可將晶粒堆疊105及/或基底基板101電耦合至外部封裝。

個別半導體晶粒105a至105h可包含至少部分延伸通過晶粒105a至105h的一或多個貫穿基板通路122 (TSV)，及在半導體晶粒105a至105h之最外表面上方的導電跡線118a至118b。個別半導體晶粒105a至105h可係經由一或多個互連件116電耦合至相鄰晶粒。半導體晶粒105a至105h可包含積體電路或組件、資料儲存元件、處理組件，及/或製造於半導體基板上之其他構件。例如，半導體晶粒105a至105h可包含整合式記憶體電路及/或邏輯電路，其等可包含各種類型之半導體組件及功能構件，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體、其他形式之積體電路記憶體、處理電路、成像組件及/或其他半導體構件。在一些實施例中，半導體晶粒105a至105h可為相同的(例如，記憶體晶粒經製造以具有相同設計及規格)，但在其他實施例中半導體晶粒105a至105h可不同於彼此(例如，不同類型之記憶體晶粒或控制器、邏輯及/或記憶體晶粒之一組合)。

導電材料140a至140d可由銅、鎳、焊料(例如，以SnAg為基礎之焊料、焊球)、導體填充環氧樹脂及/或其他導電材料之一或多者形成。如圖2A及圖2B中所展示，導電材料140a至140d可覆蓋側基板102a至102d之第二側108a至108d處之絕大部分表面區域，且可經形成以具有與其他封裝上之對應導電材料類似或互補之一配置。在一些實施例中，側基板102a至102d及定位於其等上之各自導電材料140a至140d可為均質的(即，相同的)，此可幫助確保一封裝100可電耦合至一相鄰封裝100。雖然圖2A及圖2B中所展示之實施例包含一導電材料層，但在一些實施例中，導電材料140a至140d可包括一球柵陣列或其他配置。

封裝100可進一步包含在基底基板101及晶粒堆疊105上方之一模材料或模製材料125。模材料125可由樹脂、環氧樹脂、聚矽氧基材料、聚醯亞胺及/或技術中所使用或已知之其他合適樹脂形成。如圖2A及圖2B中所展示，模材料125可形成於藉由側基板102a至102d界定之圍封殼內，且可至少部分接觸晶粒堆疊105、側基板102a至102d、基底基板101及複數個線接合115a至115d，藉此囊封(例如，密封)及保護此等組件之一或多者免受污染物及/或實體損壞。模材料125可包含大體上與各自側基板102a至102d之最外邊緣104a至104d共面，使得最外邊緣104a至104d未被模材料125覆蓋之一最外表面126。在一些實施例中，模材料125之最外表面126可略高於最外邊緣104a至104d，使得模材料125之最外表面126延伸於最外邊緣104a至104d上方且覆蓋最外邊緣104a至104d。此外，在一些實施例中，模材料125可延伸於各自側基板102a至102d之第二側108a至108d上方，使得第二側108a至108d處之外表面之至少一部分被覆蓋。在此等實施例中，導電材料140a至140d可透過模材料125暴露以保持可操作以將封裝100電耦合至外部連接位點及封裝。

圖3A係沿著圖3B之線3A–3A獲取之一半導體裝置封裝200 (「封裝200」)之一示意性俯視圖，且圖3B係沿著圖3A之線3B–3B獲取之封裝200之一示意性橫截面視圖。封裝200包含類似於圖2A及圖2B中所展示之封裝100之構件之構件，惟在圖3A及圖3B中側基板102a至102d直接電耦合至基底基板101除外。明確言之，側基板102a至102d之各者可經由自各自側基板102a至102d之各自側表面103a至103d上之接合墊131a至131d延伸至基底基板101之基底表面111上之各自接合墊130a至130d之複數個各自互連件121a至121d直接電耦合至基底基板101。在此等實施例中，側基板102a至102d可直接電耦合至基底基板101，且經由基底基板101間接電耦合至晶粒堆疊105。

儘管圖2A至圖3B包含安置於基底基板101上方以形成一圍封殼之四個側基板(例如，102a至102d)，但在一些實施例中，可包含少於四個側基板。例如，封裝100可僅包含一單個側基板(例如，側基板102a)、兩個側基板(例如，側基板102a、102b或102a、102c)，或三個側基板(例如，側基板102a、102b、102c)。在此等實施例中，模材料125可形成封裝100或200之一或多個側表面。

圖4A至圖4D係繪示形成根據本發明之一實施例組態之一半導體裝置封裝(「封裝400」)之一方法之示意圖。首先參考圖4A，該方法可包含經由第二接合材料117a至117d使側基板102a至102d之一或多者彼此附接以形成具有穿過其之一開口之一側基板總成145。第二接合材料117a至117d可延伸於對應側基板之實質上整個端部上方，或對應側基板之不足整個端部上方。如圖4A中所展示，各側基板與附接至其之側基板之一部分重疊。在其他實施例中，側基板102a至102d可彼此附接，使得不存在重疊。各側基板102a至102d可與其他側基板102a至102d均質或相同，或可具有不同尺寸，此取決於封裝所需之目標佔用面積及/或應用。圖4A進一步展示側基板總成145經由第一接合材料120附接至基底基板101。第一接合材料120可實質上形成於基底基板101之整個基底表面111上方，或基底表面111之僅一部分上方。

接著參考圖4B，封裝400之製造藉由將晶粒堆疊105安置於基底基板101上方及在藉由側基板102a至102d界定之圍封殼內而繼續進行。如先前參考圖2A至圖3B所提及，晶粒堆疊105可經由底填充材料124附接至基底基板101。晶粒堆疊105可在附接至基底基板101之前形成為一離散封裝，或晶粒堆疊105可藉由將個別晶粒105a至105h循序地堆疊於圍封殼內而形成。在一些實施例中，將晶粒堆疊105安置於基底基板101上方可在形成側基板總成145之後發生。

圖4C展示在晶粒堆疊105經由自晶粒堆疊105之最外晶粒105a上之接合墊114a至114d延伸至各自側基板102a至102d上之各自接合墊110a至110d之互連件115a至115d電耦合至側基板102a至102d之一或多者之後之封裝400。如先前所提及，將側基板102a至102d電耦合至晶粒堆疊105亦可將側基板102a至102d間接電耦合至基底基板101。為圖解說明方便，圖4C視需要包含將側基板102a至102d電耦合至基底基板101之另外複數個互連件121a至121d (僅展示121a及121b)。在一較佳實施例中，封裝400將包含互連件115a至115d或互連件121a至121d，但不包含兩者。

圖4D展示在將模材料125安置於基底基板101之基底表面111上之後之封裝400，其中模材料125與晶粒堆疊105、互連件115a至115d (或互連件121a至121d)及側基板102a至102d之部分接觸。一旦經沈積，模材料125便可藉由UV光、化學硬化劑、熱量或技術中所使用或已知之其他合適固化方法進行固化。

圖5係根據本發明之實施例組態之一半導體裝置封裝500 (「封裝500」)之一示意性橫截面視圖。封裝500包含大體上類似於先前所描述之封裝100及200之構件之構件。例如，封裝500包含一基底基板101、經由一底填充材料124附接至該基底基板之一晶粒堆疊105及囊封晶粒堆疊105及基底基板101之至少一部分之一模材料125。顯著地，在此實施例中，封裝500並不包含側基板(例如，102a至102d)。因而，模材料125可形成一最外邊緣505及一最外表面526。封裝500進一步包含至少部分形成於晶粒堆疊105之個別、相鄰晶粒105a至105h之間的複數個導電層。在一些實施例中，如封裝500之左側上所展示，該等導電層可包括導電指狀物510，該等導電指狀物510定位於個別晶粒105a至105h上方，使得個別、相鄰晶粒105a至105h藉由導電指狀物510彼此分離。導電指狀物510可自晶粒堆疊105水平延伸通過模材料125，使得導電指狀物510之端部511在最外邊緣505處暴露。導電指狀物510之端部511可電耦合至外部連接位點。在其他實施例中，如封裝500之右側上所展示，導電層可包括導電指狀物515，該等導電指狀物515定位於個別晶粒105a至105h上方且自晶粒堆疊105水平延伸通過模材料125，使得導電指狀物515之一端部516透過側表面505a暴露。導電指狀物515之端部516可電耦合至外部連接位點。個別、相鄰晶粒可經由垂直延伸通過模材料125且自一第一半導體晶粒(個別晶粒105a)延伸至一相鄰半導體晶粒(例如，個別晶粒105b)之互連件520彼此電耦合。在圖5中所展示之實施例中，封裝500並不包含線接合。然而，在其他實施例中，封裝500可包含(例如)自晶粒堆疊105及/或個別晶粒105a至105h延伸至一外部封裝之線接合。

圖6A至圖6C係半導體裝置封裝及總成之示意圖。更明確言之，圖6A對應於根據先前所描述之該等實施例(例如，封裝100、200及/或500)形成之一個別半導體封裝600 (「封裝600」)，圖6B對應於配置為DIMM狹槽中之一經堆疊、模組化組態之封裝600之多個半導體裝置總成620 (「總成620」)，且圖6C對應於配置為一經堆疊、模組化組態之封裝600之一半導體裝置總成(「總成640」)。本發明並不意欲限於圖6A至圖6C中所展示之實施例及細節(例如，尺寸)。實情係，此等實施例及細節僅旨在深化相關技術之一般技術者對本發明之理解。

如圖6A中所展示，封裝600包含經附接至側基板102a至102d之一或多者的基底基板101，其中側基板102a至102d各包含在側基板102a至102d之一外表面上之一導電材料610 (例如，導電材料140a至140d或導電指狀物510、515)。在圖6A中所展示之實施例中，封裝600包含10 mm之一高度、11 mm之一寬度及2 mm之一厚度。然而，其他實施例可包含不同尺寸以形成適於一所要應用之一封裝及/或總成。

圖6B繪示經相鄰配置且彼此分離之經堆疊封裝600的多個總成620。總成620可包含圍繞總成620以保護其等免受實體損壞之一保護性覆蓋層602。保護性覆蓋層602亦可用作將熱量更佳地(例如，更均勻地)分佈於個別封裝600中的散熱器。圖6B幫助繪示本發明優於習知技術之多個優點。例如，在所展示之實施例中，各總成620自身可被定位至一DIMM狹槽中而無需首先被附接至接著插入至該DIMM狹槽中之一PCB。因而，且假定符合習知技術之相鄰狹槽之間之約7.6 mm之一間距，本發明可容許相鄰總成620之間之一更大間距(例如，~4.5 mm)，從而相較於習知技術容許總成620之間的更大氣流，且藉此以一更快速率冷卻(例如，經由對流)總成620。本發明之另一優點係與製造待安裝於DIMM狹槽中之總成相關聯之減少的時間及成本。例如，本發明自用於形成封裝之習知方法移除至少一製造處理步驟(例如，在將一PCB插入至DIMM狹槽中之前將封裝附接至該PCB)。

圖6C繪示在一不同配置中之個別封裝600之一總成640。如所展示，總成640包含個別封裝600之一2x4配置。在其他實施例中，取決於所要應用，總成640可包含不同配置(例如，1x3、1x6、3x3、3x6等)。

圖7A至圖7C繪示經彼此附接及電耦合之半導體裝置封裝的示意圖。如先前參考圖2A至圖6所提及，個別封裝(例如，封裝100、200、500及/或600)可包含在該等封裝之基板(例如，基底基板101或側基板102a至102d)之外表面處的導電材料(例如，導電材料140a至140d或導電指狀物510、515)。該等導電材料可將個別封裝彼此電耦合。圖7A至圖7C展示可用於將個別封裝彼此電耦合之導電材料配置的實施例。如圖7A中所展示，可使用一凸塊705 (例如，焊接銷)及一凹坑(divot) 706 (例如，墊)配置，其中一第一封裝700上之一凸塊705陣列經組態以被置於與一第二封裝700上之對應凹坑706接觸。凸塊705及凹坑706可各自封裝之外表面突出且在封裝朝向彼此移動且凸塊705及凹坑706互相接觸時，於其等之間產生一電連接。在一些實施例中，凹坑706可經機械地耦合至容許一凸塊705與凹坑706之間之任何定位偏移被凹坑706吸收之一彈簧或類彈簧元件。總成可進一步包括使用一摩擦配合使封裝700彼此機械耦合的一或多個鎖定或對準銷710及相應插孔711。

圖7B至圖7D包含類似於針對圖7A所描述之功能性之功能性，但利用不同機械耦合配置。例如，圖7B利用一突片712及狹槽715配置，其中一第一封裝上之突片經塑形使得其等與一第二封裝上之對應狹槽715互補。在突片712之部分(例如，側部分)處暴露之導電材料經定位以與狹槽715之對應部分處之導電材料接觸以在其等之間產生一電連接。在一些實施例中，在突片712及狹槽715處暴露之導電材料可對應於先前參考圖5所描述之導電指狀物510、515。

圖7C利用在第一封裝與第二封裝之間產生一搭接接頭720之又另一配置。在此一配置中，來自第一封裝之一懸垂部分721b可與來自第二封裝之一延伸唇緣部分721a形成一電連接。懸垂部分721b及唇緣部分721a之各者可包含導電材料之一球柵陣列或類似配置以確保一穩健電連接。除了將個別封裝彼此接合之外，搭接接頭720及懸垂-唇緣配置可用於將封裝接合至DIMM狹槽或插口730。如圖7D中所展示，狹槽或插口730可包括與一封裝之唇緣部分721a (或懸垂部分721b)互補之一接合部分725，藉此容許封裝700之總成直接連接至一主機板或背板。一旦經連接，該封裝便可運用額外閂鎖進一步固定至該主機板。

上文參考圖2A至圖7C所描述之半導體裝置之任一者可被併入至大量更大及/或更複雜系統之任一者中，該等系統之一代表性實例係圖8中示意性地展示之系統890。系統890可包含一半導體裝置800 (「裝置800」) (例如，一半導體封裝或總成)、一電源892、一驅動器894、一處理器896及/或其他子系統或組件898。裝置800可包含大體上類似於上文所描述之該等裝置之構件。所得系統890可執行廣泛多種功能之任一者，諸如記憶體儲存、資料處理及/或其他合適功能。因此，代表性系統890可包含(但不限於)：手持式裝置(例如，行動電話、平板電腦、數位閱讀器及數位音訊播放器)、電腦及電器。系統890之組件可容納於一單個單元中或分佈遍及多個互連單元(例如，透過一通信網路)。系統890之組件亦可包含遠端裝置及廣泛多種電腦可讀媒體之任一者。

本發明並不旨在具詳盡性或將本發明限於本文中所揭示之精確形式。如相關技術之一般技術者將認知，儘管本文中出於圖解說明目的揭示特定實施例，但在不偏離本發明之情況下各種等效修改係可行的。在一些情況中，未詳細展示或描繪熟知結構及功能以避免不必要地模糊本發明之實施例之描述。儘管在本文中可依一特定順序呈現方法之步驟，然替代實施例可依一不同順序執行該等步驟。類似地，在特定實施例之背景內容中揭示之本發明之特定態樣可在其他實施例中組合或消除。此外，雖然與本發明之特定實施例相關聯之優點可在該等實施例之背景內容中揭示，但其他實施例亦可展現此等優點，且並非所有實施例一定需要展現此等優點或本文中所揭示之其他優點以落在本發明之範疇內。因此，本發明及相關聯技術可涵蓋本文中未明確展示或描述之其他實施例，且除了受隨附發明申請專利範圍限制之外，本發明不受限制。

貫穿本發明，除非背景內容另有明確指示，否則單數術語「一」、「一個」及「該」包含複數個參照物。類似地，除非字詞「或」明確限於就兩個或兩個以上項目之一清單而言僅意謂一單個項目而排除其他項目，否則在此一清單中使用「或」應被解釋為包含：(a)該清單中之任何單個項目；(b)該清單中所有項目；或(c)該清單中項目之任何組合。此外，術語「包括」、「包含」及「具有」在通篇用於意謂包含至少(若干)所敘述構件，使得不排除任何較大數目個相同構件及/或額外類型之其他構件。本文中對「一項實施例」、「一實施例」、「一些實施例」或類似表述方式之引用意謂結合實施例所描述之一特定構件、結構、操作或特性可包含於本發明之至少一項實施例中。因此，本文中之此等片語或表述方式之出現並不一定全部指代相同實施例。此外，各種特定構件、結構、操作或特性可以任何合適方式組合於一或多項實施例中。

10‧‧‧系統 12‧‧‧半導體封裝 13‧‧‧焊球 15‧‧‧印刷電路板(PCB) 100‧‧‧半導體裝置封裝/封裝/半導體裝置總成 101‧‧‧基底基板 102a‧‧‧側基板 102b‧‧‧側基板 102c‧‧‧側基板 102d‧‧‧側基板 103a‧‧‧側表面 103b‧‧‧側表面 103c‧‧‧側表面 103d‧‧‧側表面 104a‧‧‧最外邊緣 104b‧‧‧最外邊緣 104c‧‧‧最外邊緣 104d‧‧‧最外邊緣 105‧‧‧晶粒堆疊 105a‧‧‧晶粒/最外晶粒 105b‧‧‧晶粒 105h‧‧‧晶粒/半導體晶粒 107a‧‧‧第一側 107b‧‧‧第一側 107c‧‧‧第一側 107d‧‧‧第一側 108a‧‧‧第二側 108b‧‧‧第二側 108c‧‧‧第二側 108d‧‧‧第二側 110a‧‧‧接合墊 110b‧‧‧接合墊 110c‧‧‧接合墊 110d‧‧‧接合墊 111‧‧‧基底表面 114a‧‧‧接合墊 114b‧‧‧接合墊 114c‧‧‧接合墊 114d‧‧‧接合墊 115a‧‧‧互連件/線接合 115b‧‧‧互連件/線接合 115c‧‧‧互連件/線接合 115d‧‧‧互連件/線接合 116‧‧‧互連件 117a‧‧‧第二接合材料 117b‧‧‧第二接合材料 117c‧‧‧第二接合材料 117d‧‧‧第二接合材料 118a‧‧‧導電跡線 118b‧‧‧導電跡線 119‧‧‧最外表面 120‧‧‧第一接合材料 121a‧‧‧互連件 121b‧‧‧互連件 122‧‧‧貫穿基板通路(TSV) 124‧‧‧底填充材料 125‧‧‧模材料/模製材料 126‧‧‧最外表面 130a‧‧‧接合墊 130b‧‧‧接合墊 131a‧‧‧接合墊 131b‧‧‧接合墊 131c‧‧‧接合墊 131d‧‧‧接合墊 140a‧‧‧導電材料 140b‧‧‧導電材料 140c‧‧‧導電材料 140d‧‧‧導電材料 145‧‧‧側基板總成 200‧‧‧半導體裝置封裝/封裝 400‧‧‧封裝 500‧‧‧半導體裝置封裝/封裝 505‧‧‧最外邊緣 510‧‧‧導電指狀物 511‧‧‧端部 515‧‧‧導電指狀物 516‧‧‧端部 520‧‧‧互連件 526‧‧‧最外表面 600‧‧‧半導體封裝/封裝/經堆疊封裝 602‧‧‧保護性覆蓋層 610‧‧‧導電材料 620‧‧‧半導體裝置總成/總成 640‧‧‧總成 700‧‧‧第一封裝/第二封裝/封裝 705‧‧‧凸塊 706‧‧‧凹坑 710‧‧‧鎖定或對準銷 711‧‧‧插孔 712‧‧‧突片 715‧‧‧狹槽 720‧‧‧搭接接頭 721a‧‧‧延伸唇緣部分/唇緣部分 721b‧‧‧懸垂部分 725‧‧‧接合部分 730‧‧‧雙直列記憶體模組(DIMM)狹槽或插口 800‧‧‧半導體裝置/裝置 890‧‧‧系統 892‧‧‧電源 894‧‧‧驅動器 896‧‧‧處理器 898‧‧‧子系統或組件 d₁‧‧‧第一距離 d₂‧‧‧第二距離

圖1係根據先前技術之一半導體裝置總成之一示意性側視圖。

圖2A係沿著圖2B之線2A–2A獲取且根據本發明之實施例組態之一半導體裝置封裝之一示意性俯視圖。

圖2B係沿著圖2A之線2B–2B獲取且根據本發明之實施例組態之圖2A中所展示之半導體裝置封裝之一示意性橫截面視圖。

圖3A係沿著圖3B之線3A–3A獲取且根據本發明之實施例組態之一半導體裝置封裝之一示意性俯視圖。

圖3B係沿著圖3A之線3B–3B獲取且根據本發明之實施例組態之圖3A中所展示之半導體裝置封裝之一示意性橫截面視圖。

圖4A至圖4D係繪示形成根據本發明之實施例組態之一半導體裝置封裝之一方法之示意圖。

圖5係根據本發明之實施例組態之一半導體裝置封裝之一示意性橫截面視圖。

圖6A至圖6C及圖7A至圖7D係根據本發明之實施例組態之半導體裝置總成之示意圖。

圖8係包含根據本發明之實施例組態之一半導體總成之一系統之一示意圖。

100‧‧‧半導體裝置封裝/封裝/半導體裝置總成

101‧‧‧基底基板

102a‧‧‧側基板

102b‧‧‧側基板

103a‧‧‧側表面

103b‧‧‧側表面

104a‧‧‧最外邊緣

104b‧‧‧最外邊緣

105‧‧‧晶粒堆疊

105a‧‧‧晶粒/最外晶粒

105h‧‧‧晶粒/半導體晶粒

107a‧‧‧第一側

107b‧‧‧第一側

108a‧‧‧第二側

108b‧‧‧第二側

110a‧‧‧接合墊

110b‧‧‧接合墊

111‧‧‧基底表面

114a‧‧‧接合墊

114b‧‧‧接合墊

115a‧‧‧互連件/線接合

115b‧‧‧互連件/線接合

116‧‧‧互連件

118a‧‧‧導電跡線

118b‧‧‧導電跡線

119‧‧‧最外表面

120‧‧‧第一接合材料

122‧‧‧貫穿基板通路(TSV)

124‧‧‧底填充材料

125‧‧‧模材料/模製材料

126‧‧‧最外表面

140a‧‧‧導電材料

140b‧‧‧導電材料

d₁‧‧‧第一距離

d₂‧‧‧第二距離

Claims (30)

1. 一種半導體封裝，其包括：一第一基板，其具有一第一表面，其中該第一基板包含在該第一表面處之複數個第一接合墊；一第二基板，其具有大體上正交於該第一表面之一第二表面，其中該第二基板包含在該第二表面處之複數個第二接合墊；一或多個晶粒，其或其等在該第一表面上方，其中該一或多個晶粒之一最外晶粒包含大體上正交於該第二表面之一第三表面；及複數個線接合，其等自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該第三表面之至少一者，其中該複數個線接合之一或多者自該等第一接合墊延伸至該等第二接合墊。
2. 如請求項1之半導體封裝，其中該第二基板包含一第一側及與該第一側相對之一第二側，其中該第二表面係在該第一側處，且其中該第二側包含具有經組態而經電耦合至一外部封裝之一經暴露導電材料之一外部連接位點。
3. 如請求項2之半導體封裝，其中該導電材料對應於一接觸件陣列。
4. 如請求項1之半導體封裝，其中該第一基板包含一第一側及與該第一側相對之一第二側，其中該第一表面係在該第一側處，且其中該第二側包含具有經組態而經電耦合至一外部封裝之一經暴露導電材料之一外部連接 位點。
5. 如請求項1之半導體封裝，其中該第一基板係一基底基板，且該第二基板係附接至該基底基板且遠離該基底基板垂直延伸之一側基板。
6. 如請求項1之半導體封裝，其中該最外晶粒包含在該第三表面處之複數個第一接合墊，且該第二基板包含在該第二表面處之複數個第二接合墊，且其中該等線接合自該等第一接合墊延伸至該等第二接合墊。
7. 如請求項1之半導體封裝，其中該第二基板包含一最外邊緣，該半導體封裝進一步包括經安置於該第一基板上方且至少部分覆蓋該一或多個晶粒及該等線接合之一模材料，其中該模材料包含大體上與該第二基板之該最外邊緣共面之一第四表面。
8. 如請求項1之半導體封裝，其中該最外晶粒之該第三表面係與該第一基板之該第一表面分離達一第一距離，且其中該第二基板包含與該第一基板之該第一表面分離達大於或等於該第一距離之一第二距離之一最外邊緣。
9. 一種半導體封裝，其包括：一第一基板，其具有一第一表面；一第二基板，其具有大體上正交於該第一表面之一第二表面；一或多個晶粒，其或其等在該第一表面上方，其中該一或多個晶粒 之一最外晶粒包含大體上正交於該第二表面之一第三表面；複數個線接合，其等自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該第三表面之至少一者；一第三基板，其具有一第三表面；一第四基板，其具有一第四表面；及一第五基板，其具有一第五表面，其中該第三表面、該第四表面及該第五表面各大體上正交於該第一表面。
10. 如請求項9之半導體封裝，其中該第二基板、該第三基板、該第四基板及該第五基板係經由該第一表面上方之一均勻接合材料附接至該第一基板。
11. 如請求項9之半導體封裝，其中該第三基板、該第四基板及該第五基板係經由沿著該第三基板、該第四基板及該第五基板之各者垂直延伸之一接合材料彼此附接。
12. 如請求項9之半導體封裝，其中該第二基板、該第三基板、該第四基板及該第五基板界定圍繞該一或多個晶粒之一圍封殼。
13. 如請求項12之半導體封裝，進一步包括在該圍封殼內且至少部分覆蓋該一或多個晶粒、該第一表面、該第二表面、該第三表面、該第四表面、該第五表面及該等線接合之一模材料。
14. 如請求項9之半導體封裝，其中該等線接合係第一線接合，該封裝進一步包括：複數個第二線接合，其等自該第三表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該最外表面之至少一者；複數個第三線接合，其等自該第四表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該最外表面之至少一者；複數個第四線接合，其等自該第五表面延伸至(a)該第一基板之該第一表面或(b)該最外晶粒之該最外表面之至少一者。
15. 如請求項9之半導體封裝，其中該第一基板、該第二基板、該第三基板、該第四基板及該第五基板各包含面對該一或多個晶粒之一第一側及大體上與該第一側相對且背對該一或多個晶粒之一第二側，其中該第一基板、該第二基板、該第三基板、該第四基板及該第五基板之各者之該第二側包含具有一經暴露導電材料之一外部連接位點。
16. 一種半導體總成，其包括：複數個半導體封裝，其中各半導體封裝經耦合至一或多個相鄰半導體封裝且包含：一基底基板，其具有一基底表面及一對相對週邊邊緣(a pair of opposing peripheral edges)；一晶粒堆疊，其在該基底表面上方，其中晶粒堆疊之一最外晶粒包含一最外表面； 一側基板，其在該基底基板上方及該對相對週邊邊緣之間，其中該側基板包含(a)正交於該基底基板之該基底表面及該最外晶粒之該最外表面之一側表面，及(b)與該側表面相對且包含待電耦合至該等相鄰半導體封裝之一者之一導電材料之一外表面；複數個互連件，其等自該側基板之該側表面延伸至(a)該基底基板之該基底表面或(b)該最外晶粒之該最外表面，其中該等互連件將該一或多個晶粒電耦合至該側基板；及一模材料，其囊封該最外晶粒及該等互連件，且覆蓋該側表面之至少一部分。
17. 如請求項16之半導體總成，其中該側基板係一第一側基板，該總成進一步包括一第二側基板、一第三側基板及一第四側基板，且其中該第一側基板、該第二側基板、該第三側基板及該第四側基板經附接至該基底基板且在其中形成一圍封殼。
18. 如請求項16之半導體總成，其中該半導體總成包含經配置成一1x1x3配置之至少三個半導體封裝。
19. 如請求項16之半導體總成，其中該等相鄰半導體封裝係使用一摩擦配合及/或對準銷彼此直接耦合。
20. 如請求項16之半導體總成，其中一雙直列記憶體模組(DIMM)包括該半導體總成。
21. 如請求項16之半導體總成，其中該導電材料包含一接觸墊或一接觸件陣列。
22. 一種製造一半導體封裝之方法，該方法包括：將一第一基板附接至一第二基板，其中：該第一基板之一第一表面係大體上正交於該第二基板之一第二表面，及該第二基板附接於該第一基板之一對相對週邊邊緣之間；將一晶粒堆疊安置於該第一基板之該第一表面上方，其中該晶粒堆疊之一第三表面係大體上正交於該第二基板之該第二表面，且該晶粒堆疊經電耦合至該第一基板；及藉由形成自該第二基板之該第二表面延伸至(a)該第一基板之該第一表面或(b)該晶粒堆疊之該第三表面的互連件，而將該晶粒堆疊電耦合至該第二基板。
23. 如請求項22之方法，進一步包括將第三基板、第四基板及第五基板附接至該第一基板，使得該第二基板、該第三基板、該第四基板及該第五基板界定圍繞該晶粒堆疊之一圍封殼。
24. 如請求項22之方法，進一步包括用一模材料至少部分囊封該第一基板、該第二基板，及該晶粒堆疊。
25. 如請求項22之方法，其一步包括在該第二基板之一第三表面上方形成一球柵陣列，其中該第三表面係與該第二基板之該第二表面相對且背對該晶粒堆疊，且其中該球柵陣列經電耦合至一相鄰半導體封裝。
26. 一種形成包含複數個半導體封裝之一半導體總成之方法，該方法包括：將一基底基板電耦合至經安置於該基底基板之一基底表面上方之複數個晶粒，其中該複數個晶粒係安置於該基底基板之一對相對週邊邊緣內；藉由連接一互連件以自一側基板之一側表面延伸至(a)該基底基板之該基底表面或(b)該等晶粒之一晶粒表面來將該側基板電耦合至該等晶粒，其中該基底表面及該晶粒表面各正交於一第一基板之一第一表面，及其中該側基板係在該基底基板上方及該對相對週邊邊緣之間；及將該側基板電耦合至一相鄰半導體封裝，以形成一半導體總成。
27. 如請求項26之方法，其中：該側表面係在該側基板之一第一側處，該側基板包含與該第一側相對之一第二側，且電耦合該側基板包含經由該側基板之該第二側處之一導電材料將該側基板電耦合至該相鄰半導體封裝。
28. 如請求項26之方法，其中：該側表面係在該側基板之一第一側處， 該側基板包含與該第一側相對且具有焊料連接件之一第一陣列之一第二側，且電耦合該側基板包含將焊料連接件之該第一陣列電耦合至該相鄰半導體封裝上之焊料連接件之一第二陣列。
29. 如請求項28之方法，其中焊料連接件之該第一陣列及該第二陣列各包含一球柵陣列，且其中該第一陣列係配置成一第一圖案，且該第二陣列係配置成與該第一圖案互補之一第二圖案。
30. 如請求項28之方法，其中焊料連接件之該第一陣列及該第二陣列各包含一凸塊及凹坑配置，且其中該第一陣列係配置成一第一圖案，且該第二陣列係配置成與該第一圖案互補之一第二圖案。

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