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TWI710115B - 半導體儲存裝置及其製造方法 - Google Patents

半導體儲存裝置及其製造方法 Download PDF

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TWI710115B
TWI710115B TW107128596A TW107128596A TWI710115B TW I710115 B TWI710115 B TW I710115B TW 107128596 A TW107128596 A TW 107128596A TW 107128596 A TW107128596 A TW 107128596A TW I710115 B TWI710115 B TW I710115B
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佐佐木広器
村越篤
大場竜二
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日商東芝記憶體股份有限公司
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Abstract

本發明揭示一種半導體儲存裝置，其包含：一半導體基板；及複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸。該裝置進一步包含一第一記憶體柱，其包含：一半導體層及一第一絕緣層，其在該第一方向上延伸，該第一絕緣層設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間。該電荷儲存層之一或多者接觸該第一絕緣層。複數個第二絕緣層設置在該複數個第一佈線層之各者與該等電荷儲存層之各者之間。

Description

半導體儲存裝置及其製造方法
本文描述之實施例大體係關於一種半導體儲存裝置。
作為一半導體儲存裝置，一NAND類型之一快閃記憶體係已知的。
一實施例提供一種半導體儲存裝置及一種制造能夠減小一晶片面積之半導體儲存裝置之方法。
一實施例提供， 一種半導體儲存裝置，其包括： 一半導體基板； 複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸； 一第一記憶體柱，其包含：一半導體層，其在該第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之一或多者接觸該第一絕緣層；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間。 此外，一實施例提供， 一種半導體裝置，其包括： 一半導體基板； 一第一記憶體柱，其包含：一半導體層，其在一第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且經安置以接觸該半導體層；及複數個電荷儲存層，其等經配置以接觸該第一絕緣層； 複數個第一佈線層，其等在垂直於該半導體基板之該第一方向上堆疊在該半導體基板上方； 一感測放大器，其設置在該半導體基板與該第一記憶體柱之間；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之一或多者與該複數個電荷儲存層之一或多者之間。 此外，一實施例提供， 一種製造一半導體儲存裝置之方法，該半導體儲存裝置包括： 一半導體基板； 複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸； 一第一記憶體柱，其包含：一半導體層，其在該第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之一或多者接觸該第一絕緣層；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間，該方法包括： 在該半導體基板上以絕緣層之間相隔某一距離之方式依序堆疊絕緣層，其中一層間絕緣膜插入在其等之間； 使該等絕緣層之側表面氧化以形成該第一絕緣層； 移除該等絕緣層且使用該複數個第一佈線層來回填該等絕緣層； 在一記憶體孔之一側表面上形成該複數個電荷儲存層； 使用該半導體層及一核心層來充填該記憶體孔之一內側； 移除該層間絕緣膜上之該半導體層及該核心層之一過剩部分；及 使該電荷儲存層氧化。
相關申請案的交叉參考 本申請案係基於並主張2018年3月1日申請之第2018-036309號日本專利申請案之優先權，該專利申請案之全部內容以引用之方式併入本文中。
根據一些實施例，提供一種能夠減小一晶片面積之半導體儲存裝置。
一般言之，根據至少一項實施例，一種半導體儲存裝置包含：一半導體基板；複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸；一第一記憶體柱，其包含：一半導體層，其在該第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之各者接觸該第一絕緣層；及複數個第二絕緣層，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間。
在下文中，將參考附圖描述實施例。另外，在以下描述，具有實質上相同功能及組態之組成元件由相同元件符號表示，且僅在必要時給出冗餘之描述。另外，下文描述之實施例之各者例示實施一或多個實施例之技術態樣之一設備或一方法，且實施例之技術態樣不將(例如)組成元件之材料、形狀、結構及配置限於下列材料、形狀、結構及配置。實施例之技術態樣可在發明申請專利範圍之範疇內以各種方式進行修改。
1.第一實施例
將描述根據一第一實施例之一半導體儲存裝置。在下文中，作為一半導體儲存裝置，將藉由實例描述記憶體胞元電晶體三維地堆疊在一半導體基板上方之一三維堆疊式NAND型快閃記憶體。
1.1 組態
1.1.1 半導體儲存裝置之總體組態
首先，將參考圖1描述一半導體儲存裝置之一總體組態。圖1係繪示一半導體儲存裝置之一基礎總體組態之一方塊圖之一實例。
如在圖1中繪示，半導體儲存裝置1包含一記憶體胞元陣列2、一列解碼器3及一感測放大器4。
記憶體胞元陣列2包含複數個區塊BLK。在圖1之實例中，僅繪示三個區塊BLK0至BLK2，但其數量不受限制。各區塊BLK可包含複數個三維堆疊式記憶體胞元電晶體，其等與列及行相關聯。
列解碼器3解碼自外側接收之一列位址。接著，列解碼器3基於解碼結果選擇記憶體胞元陣列2之列方向。更具體言之，列解碼器施加一電壓至各種佈線以便選擇列方向。
感測放大器4在讀取資料時感測自區塊BLK之一者讀取之資料。另外，在寫入資料時，感測放大器將取決於所寫入資料之一電壓施加至記憶體胞元陣列2。
1.1.2 記憶體胞元陣列之電路組態
接著，將參考圖2描述記憶體胞元陣列2之一電路組態。圖2繪示一個區塊BLK中之記憶體胞元陣列2之一電路圖。
如在圖2中繪示，區塊BLK包含複數個記憶體組MG (MG0、MG1、MG2、MG3、...)。另外，各記憶體組MG包含複數個NAND串NS。在下文中，偶數編號記憶體組MGe (MG0、MG2、...)之NAND串將被稱為NAND串NSe，且奇數編號記憶體組MGo (MG1、MG3、...)之NAND串將被稱為NAND串NSo。
NAND串NS之各者包含(例如)八個記憶體胞元電晶體MT (MT0至MT7)及選擇電晶體ST1及ST2。各記憶體胞元電晶體MT包含一控制閘極及一電荷儲存層，並將資料保持在一非揮發性狀態中。
另外，記憶體胞元電晶體MT可為針對電荷儲存層使用一絕緣膜之一MONOS類型，或可為針對電荷儲存層使用一導電層之一FG類型。在下文中，在本實施例中，將藉由實例描述FG類型。另外，記憶體胞元電晶體MT之數量不限於八個，且可(例如)為16、32、64或128個，且其數量不受限制。另外，自由設定選擇電晶體ST1及ST2之數量，且可存在一或多個此等電晶體。
記憶體胞元電晶體MT在選擇電晶體ST1之一源極與選擇電晶體ST2之一汲極之間串聯連接。更具體言之，記憶體胞元電晶體MT0至MT7之電流路徑經串聯連接。接著，記憶體胞元電晶體MT7之一汲極經連接至選擇電晶體ST1之源極，且記憶體胞元電晶體MT0之一源極經連接至選擇電晶體ST2之汲極。
各記憶體組MG中之選擇電晶體ST1之一閘極經連接至選擇閘極線SGD (SGD0、SGD1、...)之對應一者。各選擇閘極線SGD由列解碼器3獨立控制。另外，偶數編號記憶體組MGe (MG0、MG2、 ...)之各者中之選擇電晶體ST2之一閘極共同連接至(例如)一選擇閘極線SGSe，且奇數編號記憶體組MGo (MG1、MG3、 ...)之各者中之選擇電晶體ST2之一閘極共同連接至(例如)一選擇閘極線SGSo。例如，選擇閘極線SGSe及SGSo可共同連接，或可經獨立控制。
相同區塊BLK中之記憶體組MGe中之記憶體胞元電晶體MT0至MT7之控制閘極分別共同連接至字線WLe0至WLe7。另外，相同區塊BLK中之記憶體組MGo中之記憶體胞元電晶體MT0至MT7之控制閘極分別共同連接至字線WLo0至WLo7。字線WLe及WLo由列解碼器3獨立控制。
區塊BLK可(例如)為資料之一擦除單元，且共同擦除保持在相同區塊BLK中之記憶體胞元電晶體MT中之資料。
在記憶體胞元陣列2中，相同列中之NAND串NS之各者中之選擇電晶體ST1之一汲極經共同連接至一位元線BL (BL0至BL(N-1)，其中(N-1)係2或2以上之一整數)。即，位元線BL在複數個記憶體組MG之間共同連接NAND串NS。另外，複數個選擇電晶體ST2之源極經共同連接至一源極線SL。
即，各記憶體組MG包含複數個NAND串NS，其等分別連接至不同位元線BL且亦連接至相同選擇閘極線SGD。另外，區塊BLK包含複數個記憶體組MG，其等共用字線WL。接著，記憶體胞元陣列2包含複數個區塊BLK，其等共用位元線BL。接著，在記憶體胞元陣列2中，選擇閘極線SGS、字線WL及選擇閘極線SGD堆疊在一半導體基板上方，藉此三維地堆疊記憶體胞元電晶體MT。
1.1.3 記憶體胞元陣列2之總體組態
接著，將參考圖3描述記憶體胞元陣列2之一總體組態。圖3係對應於記憶體胞元陣列2之一個區塊BLK之一透視圖。在圖3之實例中，省略一層間絕緣膜。
如在圖3中繪示，在半導體基板100上方形成一絕緣層101。在平行於半導體基板100之一第一方向D1上延伸之一導電層102、一佈線層103及一導電層104依序堆疊在絕緣層101上。導電層102、佈線層103及導電層104充當源極線SL。沿著垂直於半導體基板100之一第三方向D3在導電層104上形成充當NAND串NS之一記憶體柱MP。複數個記憶體柱MP沿著第一方向D1及垂直於第一方向D1之一第二方向D2配置成一矩陣形狀，且複數個記憶體柱MP經連接至一個導電層104。各記憶體柱MP包含一電荷儲存層113、一絕緣層111、一半導體層110及一核心層109。將在稍後詳細描述記憶體柱MP之一結構。
另外，充當字線WL及選擇閘極線SGS及SGD之複數個佈線層106經堆疊在導電層104上方，其中一層間絕緣膜(未繪示)插入其等之間。各記憶體柱MP經安置在兩個佈線層106之間，佈線層106沿著第二方向D2配置。即，由兩個佈線層106及夾置在其等之間之記憶體柱MP組成之一集合沿著第二方向D2重複配置。更具體言之，在圖3之實例中，佈線層106、記憶體柱MP、佈線層106、佈線層106、記憶體柱MP及佈線層106沿著第二方向D2依序配置。接著，在佈線層106與記憶體柱MP之間形成一絕緣層108。
經堆疊佈線層106沿著第一方向D1延伸，且其等之端部逐步拉出(下文稱為「成階地」)。接觸插塞C4分別形成於此等階梯上，以電連接至複數個佈線層116，佈線層116沿著第一方向D1延伸。
一佈線層114形成在沿著第二方向D2配置之兩個記憶體柱MP之上表面上，以在第二方向D2上延伸。即，兩個記憶體柱MP經由佈線層114彼此電連接。例如，佈線層114在一個區塊BLK之複數個記憶體組MG之間共同互連NAND串NS。沿著第一方向D1配置之複數個記憶體柱MP分別連接至不同佈線層114。一佈線層115在各佈線層114上方形成以在第二方向D2上延伸。佈線層115充當位元線BL。一接觸插塞CP在佈線層114上形成。佈線層114經由接觸插塞CP電連接至佈線層115。
另外，在本實施例中，在第二方向D2上彼此相鄰之兩個記憶體柱MP經由佈線層114電連接至佈線層115，但各記憶體柱MP可經電連接至佈線層114。
1.1.4 記憶體胞元陣列之平面組態
接著，將參考圖4描述記憶體胞元陣列2之一平面組態。圖4繪示在平行於一特定區塊BLK之半導體基板之一平面中之選擇閘極線SGD之平面佈局。在此實例中，將描述一個區塊BLK包含四個記憶體組MG (即，四個選擇閘極線SGD)之一情況。在圖4之實例中，省略層間絕緣膜。
如在圖4中繪示，選擇閘極線SGD0至SGD3沿著第二方向D2配置以在第一方向D1上延伸。在選擇閘極線SGD0至SGD3之各者之一個端上形成一接觸插塞C4 (未繪示)。
選擇閘極線SGD0至SDG1藉由層間絕緣膜(未繪示)彼此分離。接著，複數個記憶體柱MP (MP0、MP2、MP4、...)在選擇閘極線SGD0與SDG1之間沿著第一方向D1設置以在第三方向D3上延伸。類似地，複數個記憶體柱MP (MP1、MP3、MP5、...)在選擇閘極線SGD2與SDG3之間沿著第一方向D1設置。例如，包含記憶體柱MP1之一部分及選擇閘極線SGD2之一區域充當記憶體組MG2中之選擇電晶體ST1，且包含記憶體柱MP1之一部分及選擇閘極線SGD3之一區域充當記憶體組MG3中之選擇電晶體ST1。其他記憶體柱MP與選擇閘極線SGD之間的一關係亦係如此。
另外，選擇閘極線SGD1及SDG2藉由一層間絕緣膜(未繪示)分離，但選擇閘極線SGD1與SDG2之間不設置記憶體柱MP。在下文中，當記憶體柱MP設置在兩個選擇閘極線SGD之間時，兩個選擇閘極線SGD之間之一凹槽區域稱為一「記憶體溝渠MTR」，且當在兩個選擇閘極線SGD之間不設置記憶體柱MP時，凹槽區域僅稱為一「溝渠TR」。另外，記憶體柱MP可設置在選擇閘極線SGD1與SDG2之間。
沿著第二方向D2配置之記憶體柱MP0及MP1經連接至一個佈線層114，且經由佈線層114連接至充當位元線BL0之佈線層115。類似地，記憶體柱MP2及MP3經連接至一個佈線層114，且經由佈線層114連接至充當位元線BL1之佈線層115。記憶體柱MP4及MP5經連接至一個佈線層114，且經由佈線層114連接至充當位元線BL2之佈線層115。其他記憶體柱MP與位元線BL之間的一關係亦可為如此。
1.1.5 記憶體胞元陣列之截面組態
接著，將參考圖5描述記憶體胞元陣列2之一截面組態。圖5係沿著圖4中之線A1-A2取得之記憶體胞元陣列2之一截面視圖。
如在圖5中繪示，在半導體基板100上方形成絕緣層101。充當源極線之導電層102、佈線層103及導電層104堆疊在絕緣層101上。例如，一電路(例如，感測放大器4)可設置在絕緣層101之一區域中，即，在半導體基板100與導電層102之間。
例如，二氧化矽(SiO2)可用於絕緣層101。進一步藉由實例，多晶矽可用於導電層102及104。佈線層103由一導電材料形成，且例如，可使用鎢(W)。
充當選擇閘極線SGSe、字線WLe0至WLe7及選擇閘極線SGD0之佈線層106在導電層104上方以其等之間相隔某一距離之方式依序堆疊，其中一層間絕緣膜105插入其等之間。類似地，充當選擇閘極線SGSo、字線WLo0至WLo7及選擇閘極線SGD1之佈線層106以其等之間相隔某一距離之方式依序堆疊，其中層間絕緣膜105插入其間。佈線層106分別在第一方向D1上延伸。例如，SiO2可用於層間絕緣膜105。佈線層106由一導電材料形成，且例如，可使用鎢(W)。在下文中，將描述W用於佈線層106且氮化鈦(TiN)及氧化鋁(AlOX)之一堆疊膜用作W之一障壁層(未繪示)之一情況。
形成一絕緣層107以覆蓋各佈線層106 (及障壁層)之上表面、底部表面及側表面之一部分。例如，SiO2可用於絕緣層107。
複數個絕緣層108經設置以與絕緣層107之側表面及記憶體柱MP (電荷儲存層113)之側表面接觸以對應於各自佈線層106。例如，氮氧化矽(SiON)可用於絕緣層108。設置在佈線層106與電荷儲存層113之間的絕緣層107及絕緣層108充當記憶體胞元電晶體MT及選擇電晶體ST1及ST2之一塊體絕緣膜。
在第二方向D2上在充當選擇閘極線SGSe、字線WLe0至WLe7及選擇閘極線SGD0之佈線層106與充當選擇閘極線SGSo、字線WLo0至WLo7及選擇閘極線SGD1之佈線層106之間形成一記憶體孔MH。記憶體孔MH之側表面之一部分與絕緣層108接觸，且記憶體孔之底部表面到達導電層104。在記憶體孔MH之側表面上，在與複數個絕緣層108接觸之區域之各者中形成電荷儲存層113，且在剩餘區域中形成一絕緣層112。例如，SiO2用於絕緣層112。電荷儲存層113充當記憶體胞元電晶體MT及選擇電晶體ST1及ST2之一電荷儲存層。例如，多晶矽可用於電荷儲存層113。在下文中，將描述電荷儲存層113係多晶矽之一情況。
另外，第二方向D2上之多晶矽之膜厚度可在自2 nm至4 nm之範圍中。當多晶矽之膜厚度小於2 nm時，多晶矽很難形成一膜。另外，當多晶矽之膜厚度大於4 nm時，多晶矽不足以形成稍後將描述之絕緣層112，且難以分離複數個電荷儲存層113以對應於各自佈線層106。另外，當增大多晶矽之膜厚度時，記憶體柱MP之直徑增大且晶片面積增大。
另外，例如，氮化鉭(TaN)、TiN、矽化鈦(TiSi2)、矽化鉭(TaSi2)、氮化矽鉭(TaSiN)、矽化鎢(WSi2)或矽化釕(RuSi2)可用於電荷儲存層113。
絕緣層111在記憶體孔MH中之絕緣層112及電荷儲存層113之內側表面上形成。使用半導體層110充填記憶體孔MH之內側，半導體層110之底部表面與半導體基板100接觸，且一核心層109在在記憶體孔MH之中心形成以在第三方向D3上延伸。絕緣層111充當記憶體胞元電晶體MT及選擇電晶體ST1及ST2之一穿隧絕緣膜。例如，SiO2用於絕緣層111。絕緣層110係形成記憶體胞元電晶體MT及選擇電晶體ST1及ST2之一通道之一區域。例如，多晶矽可用於半導體層110，且SiO2可用於核心層109。
在第二方向D2上延伸之佈線層114設置在記憶體柱MP上以與半導體層110接觸。佈線層114由一導電材料形成，且例如，使用摻雜有(例如)磷(P)之多晶矽或一金屬材料(例如W)。接著，在佈線層114上設置接觸插塞CP。接觸插塞CP由一導電材料形成，且例如，使用摻雜有(例如)磷(P)之多晶矽或一金屬材料(例如W)。
在接觸插塞CP上形成在第二方向D2上延伸之佈線層115。佈線層115充當位元線BL。佈線層115由一導電材料形成，且例如，使用一金屬材料(例如W)。
1.1.6 記憶體胞元電晶體之平面組態
接著，將參考圖6詳細描述記憶體胞元電晶體MT之一平面組態。圖6係沿著平行於圖5中之半導體基板之線B1-B2取得之充當字線WLe0及WLo0之佈線層106及記憶體柱MP之一截面視圖。
如在圖6中繪示，記憶體溝渠MTR設置在充當字線WLe0之佈線層106與充當字線WLo0之佈線層106之間。另外，在兩個佈線層106之間形成記憶體柱MP。
在記憶體柱MP中，半導體層110經設置以圍繞核心層109，且絕緣層111經進一步設置以圍繞半導體層110。另外，接觸記憶體柱MP之側表面之絕緣層112及電荷儲存層113經設置以圍繞絕緣層111。更具體言之，絕緣層112經設置於記憶體柱MP之側表面上以接觸記憶體溝渠MTR及絕緣層108之一端部區域，且電荷儲存層113經設置於記憶體柱MP之側表面上，其接觸除絕緣層108之端部區域外之一區。
絕緣層107經設置以圍繞絕緣層108且接觸記憶體溝渠MTR之側表面。另外，一第二障壁層122經設置以圍繞絕緣層107，且一第一障壁層121經設置以圍繞第二障壁層122。接著，佈線層106經設置以接觸第一障壁層121。另外，第一障壁層121、第二障壁層122及絕緣層107之各者經設置以在第一方向D1 (未繪示)上接觸佈線層106之側表面。
第一障壁層121在形成佈線層106 (例如，W)時充當一障壁層。例如，TiN用於第一障壁層121。在此情況中，TiN使用(例如)四氯化鈦(TiCl4)藉由LPCVD形成一膜。第二障壁層122在形成第一障壁層121時充當一障壁層。例如，當使用(例如) TiCl4藉由LPCVD形成第一障壁層121 (即，一TiN膜)時，AlOx用於第二障壁層122。另外，例如，當使用有機源藉由CVD形成TiN時，可摒棄第二障壁層122。取決於用於佈線層106之一導電材料酌情選擇第一障壁層121及第二障壁層122之材料。
包含充當字線WLe0之佈線層106及記憶體柱MP之一部分之一區域充當記憶體組MG0之記憶體胞元電晶體MT0，且包含充當字線WLo0之佈線層106及記憶體柱MP之一部分之一區域充當記憶體組MG1之記憶體胞元電晶體MT0。
1.1.7 記憶體胞元電晶體之截面組態
接著，將參考圖7詳細描述記憶體胞元電晶體MT之一截面組態。圖7係圖5中之區域RA之一放大視圖。即，圖7繪示充當字線WLe0之佈線層106及記憶體柱MP之一部分之一截面。
如在圖7中繪示，使用第一障壁層121覆蓋佈線層106之上表面及底部表面以及在朝向記憶體柱MP之方向上之佈線層106之側表面。類似地，使用第二障壁層122覆蓋第一障壁層121之上表面及底部表面以及在朝向記憶體柱MP之方向上之第一障壁層121之側表面，且使用絕緣層107覆蓋第二障壁層122之上表面及底部表面以及在朝向記憶體柱MP之方向上之第二障壁層122之側表面。
絕緣層108之一個側表面接觸絕緣層107，且絕緣層108之一相對側表面接觸記憶體柱MP。更具體言之，絕緣層108在第三方向D3上之其上端及下端附近接觸絕緣層112，且絕緣層108之中央部分接觸電荷儲存層113。因此，假定在第三方向D3上，電荷儲存層113之長度為W1且絕緣層108之長度為W2，則存在W1＜W2之一關係。即，絕緣層108在第三方向D3上比電荷儲存層113長。
1.2 記憶體胞元陣列之製造方法
接著，將參考圖8至圖15描述記憶體胞元陣列2之一製造方法。圖8至圖15繪示圖5中之區域RB之放大視圖。即，圖8至圖15繪示充當字線WLe0至WLe2及WLo0至WLo2之佈線層106及記憶體柱MP之一部分之沿著第三方向D3取得之截面視圖。
首先，如在圖8中繪示，對應於佈線層106之絕緣層120在半導體基板100上以其等之間相隔某一距離之方式依序堆疊，其中層間絕緣膜105插入其等之間。絕緣層120係稍後移除之犧牲層，且由佈線層106回填。例如，氮化矽(SiN)用於絕緣層120。在下文中，將描述絕緣層120係SiN之一情況。
如在圖9中繪示，在打開記憶體孔MH之後，使在記憶體孔MH之側表面上之絕緣層120之曝露側表面氧化以形成絕緣層108 (例如，SiON)。在使絕緣層120氧化之一情況中，例如，使用使用氧自由基之一氧化方法(下文中稱為自由基氧化)。例如，使用氫氣(H2)及氧氣(O2)之原位蒸汽生成(ISSG)氧化可用作一自由基氧化方法。
如在圖10中繪示，在記憶體孔MH之側表面上形成電荷儲存層113及絕緣層111之後，形成半導體層110及核心層109以充填記憶體孔MH之內側。更具體言之，首先，形成電荷儲存層113 (多晶矽)，且藉由亁式蝕刻移除層間絕緣膜105及記憶體孔MH之底部表面上之電荷儲存層113。類似地，形成絕緣層111，且藉由亁式蝕刻移除層間絕緣膜105及記憶體孔MH之底部表面上之絕緣層111。藉此，電荷儲存層113及絕緣層111堆疊在記憶體孔MH之側表面上。隨後，在形成半導體層110及核心層109以充填記憶體孔MH之後，移除層間絕緣膜105上之半導體層110及核心層109之一過剩部分。
如在圖11中繪示，蝕刻對應於溝渠TR之層間絕緣膜105之一部分以形成一狹縫SLT。
如在圖12中繪示，移除絕緣層120以形成間隙GP。更具體言之，當絕緣層120係SiN時，使用磷酸藉由濕式蝕刻移除SiN。此時，未藉由蝕刻移除絕緣層108。
如在圖13中繪示，形成絕緣層107以覆蓋狹縫SLT及間隙GP。例如，藉由具有極佳台階覆蓋之CVD (例如，原子層沈積(ALD))形成絕緣層107。
如在圖14中繪示，藉由自由基氧化使絕緣層107 (SiO2)重新氧化以改進絕緣層107之膜品質，且使電荷儲存層113之一部分氧化以形成絕緣層112。更具體言之，氧自由基穿透絕緣層107及105以使電荷儲存層113氧化，使得在間隙GP (佈線層106)之間的區域中之電荷儲存層113氧化以形成絕緣層112 (SiO2)。此時，由於絕緣層108 (SiON)很難傳輸氧自由基，故由絕緣層108覆蓋之區域中之電荷儲存層113很難氧化。然而，藉由(例如)來自電荷儲存層113中之氧化區域(絕緣層112)之氧自由基滲透或氧擴散使絕緣層108之端部附近之電荷儲存層113氧化。因此，在第三方向D3上之電荷儲存層113之長度小於絕緣層108之長度。在第三方向D3上之電荷儲存層113之長度由(例如)自由基氧化之處理溫度及處理時間控制。
如在圖15中繪示，形成佈線層106，且使用層間絕緣膜105回填狹縫SLT。更具體言之，依序形成用於第二障壁層122之AlOx及用於第一障壁層121之TiN。隨後，形成用於佈線層106之W以充填間隙GP之內側。隨後，移除狹縫SLT之側表面及底部表面上及在層間絕緣膜105上之一W/TiN/AlOx堆疊膜之一過剩部分以形成佈線層106。此後，使用層間絕緣膜105來充填狹縫SLT。另外，雖然圖15之實例繪示接觸溝渠TR之側表面之絕緣層107保留之一情況，但當蝕刻W/TiN/AlOx堆疊膜時，可以類似於第一障壁層121及第二障壁層122之方式移除且分離接觸溝渠TR之側表面之絕緣層107。
在以上實施例中，使用絕緣層108 (SiON)作為一遮罩，藉由使電荷儲存層113氧化而形成絕緣層112 (圖14)。因此，絕緣層112係一自對準層。另外，形成佈線層106以充填間隙GP之內側。因此，佈線層106與電荷儲存層113之圖案自對準(圖15)。
1.3 本實施例之效應
憑藉根據本實施例之一組態，可減小半導體儲存裝置之晶片面積。將詳細描述此效應。
憑藉根據本實施例之一組態，可在記憶體柱MP中之記憶體胞元電晶體MT之間形成複數個分離之電荷儲存層113。更具體言之，佈線層106之間的電荷儲存層113可藉由自由基氧化而氧化以形成絕緣層112，使得電荷儲存層113可針對各記憶體胞元電晶體MT分離。因此，相鄰記憶體胞元電晶體MT之間之節距可相較於電荷儲存層113在記憶體柱MP外側形成之一情況有所減小。因此，可防止歸因於高整合度之晶片面積之增大，且可減小晶片面積。
2. 第二實施例
接著，將描述一第二實施例。在第二實施例中，將描述電荷儲存層113之形狀(其不同於第一實施例之形狀)。下文將僅描述與第一實施例之差別。
2.1 記憶體胞元電晶體之截面組態
將參考圖16詳細描述記憶體胞元電晶體MT之一截面組態。圖16繪示沿著第三方向D3取得之充當字線WLe0之佈線層106及記憶體柱MP之一部分之一截面視圖，類似於第一實施例之圖7。
如在圖16中繪示，接觸絕緣層108之電荷儲存層113之表面在第三方向D3上之長度W2比接觸絕緣層111之電荷儲存層113之表面在第三方向D3上之長度W1長。可採用此一組態。
2.2 本實施例之效應
憑藉根據本實施例之一組態，可獲得與第一實施例相同之效應。
3. 第三實施例
接著，將描述一第三實施例。在第三實施例中，將描述記憶體胞元陣列2之一製造方法(其不同於第一實施例之製造方法)。下文將僅描述與第一實施例之差別。
3.1 記憶體胞元陣列之製造方法
將參考圖17至圖19描述記憶體胞元陣列2之一製造方法。類似於第一實施例之圖8至圖15，圖17至圖19繪示充當字線WLe0至WLe2及WLo0至WLo2之佈線層106及記憶體柱MP之一部分之截面視圖沿著第三方向D3配置。
在形成記憶體柱MP之前，方法與第一實施例之圖8至圖10相同。
如在圖17中繪示，移除層間絕緣膜105。更具體言之，例如，使用一基於氫氟酸之化學液體藉由濕式蝕刻而移除用於層間絕緣膜105之SiO2。同時，未藉由濕式蝕刻移除絕緣層108及120。
如在圖18中繪示，使絕緣層120之間之曝露之電荷儲存層113氧化以形成絕緣層112。氧化方法可為自由基氧化，可為快速熱退火(RTA)，或可為使用氧電漿之氧化，但不限於此。同時，由於在絕緣層108之端部附近之電荷儲存層113被氧化，故在第三方向D3上之電荷儲存層113之長度小於絕緣層108之長度。
如在圖19中繪示，執行藉由層間絕緣膜105進行之回填。更具體言之，形成層間絕緣膜105以充填記憶體柱MP及絕緣層120。
以下程序與在第一實施例之圖12、圖13及圖15中描述之程序相同。類似地，在本實施例中，由於已經形成絕緣層112，故可省略在形成絕緣層107之後之自由基氧化。
3.2 本實施例之效應
憑藉根據本實施例之一組態，可獲得與第一實施例相同之效應。
4. 第四實施例
接著，將描述一第四實施例。在第四實施例中，將描述一記憶體胞元陣列之一製造方法(其不同於第一及第三實施例之製造方法)。下文將僅描述與第一及第三實施例之差別。
4.1 記憶體胞元陣列之製造方法
將參考圖20至圖22描述記憶體胞元陣列2之一製造方法。圖20至圖22繪示沿著第三方向D3取得之充當字線WLe0至WLe2及WLo0至WLo2之佈線層106及記憶體柱MP之一部分之截面視圖，類似於第一實施例之圖8至圖15。
在移除層間絕緣膜105之前，方法與第三實施例之圖17相同。
如在圖20中繪示，藉由蝕刻移除絕緣層120之間之曝露之電荷儲存層113。蝕刻方法可為亁式蝕刻，可為濕式蝕刻，或可取決於電荷儲存層113之材料酌情選擇。舉例來說，當TaN或TiN用於電荷儲存層113時，可使用使用一基於酸之化學液體之濕式蝕刻。同時，由於在絕緣層108之端部附近之電荷儲存層113亦經蝕刻，故在第三方向D3上之電荷儲存層113之長度小於絕緣層108之長度。基於蝕刻條件控制第三方向D3上之電荷儲存層113之長度。
如在圖21中繪示，如同在第三實施例之圖19之一情況，執行藉由層間絕緣膜105進行之回填。
如在圖22中繪示，以與第一實施例之圖12、圖13及圖15之描述相同之方式形成佈線層106。在本實施例中，如同第三實施例，故可省略在形成絕緣層107之後之自由基氧化。
4.2 本實施例之效應
憑藉根據本實施例之一組態，可獲得與第一實施例相同之效應。
另外，在根據本實施例之一組態中，電荷儲存層113可藉由蝕刻佈線層106之間之電荷儲存層113而分離。
5. 第五實施例
接著，將描述一第五實施例。在第五實施例中，將描述記憶體胞元陣列2之一組態(其不同於第一實施例)。下文將僅描述與第一實施例之差別。
5.1 記憶體胞元陣列之組態
將參考圖23描述記憶體胞元陣列2之一組態。圖23繪示一個區塊BLK中之一記憶體胞元陣列之一電路圖。
如在圖23中繪示，各記憶體組MG之一組態與第一實施例之組態相同。在本實施例中，包含於記憶體組MG0至MG3之各者中之選擇電晶體ST 2之閘極共同連接至(例如)選擇閘極線SGS。另外，記憶體組MG0至MG3之各者中之記憶體胞元電晶體MT0至MT7之控制閘極分別共同連接至字線WL0至WL7。
5.2 記憶體胞元陣列之平面組態
接著，將參考圖24描述記憶體胞元陣列2之一平面組態。圖24繪示選擇閘極線SGD之平面佈局。在此實例中，其中四個記憶體組MG設置在一個區塊BLK中之一情況。即，將描述設置四個選擇閘極線SGD之一情況。另外，在圖24之實例中，省略層間絕緣膜。
如在圖24中繪示，在平行於半導體基板之一第一方向D1上延伸之選擇閘極線SGD0至SGD3沿著平行於半導體基板且垂直於第一方向D1之第二方向D2配置。
複數個記憶體柱MP (MP0、MP4、MP8、...)沿著第一方向D1設置以穿透選擇閘極線SGD0，且複數個記憶體柱MP (MP1、MP5、MP9、...)沿著第一方向D1設置以穿透選擇閘極線SGD1。另外，複數個記憶體柱MP (MP2、MP6、MP10、...)沿著第一方向D1設置以穿透選擇閘極線SGD2，且複數個記憶體柱MP (MP3、MP7、MP11、...)沿著第一方向D1設置以穿透選擇閘極線SGD3。
沿著第二方向D2配置之記憶體柱MP0至MP3分別經由接觸插塞CP連接至在第二方向D2上延伸之位元線BL0。類似地，記憶體柱MP4至MP7經連接至位元線BL1，且記憶體柱MP8至MP11經連接至BL2。其他記憶體柱MP與位元線BL之間的一關係亦係如此。另外，類似於第一實施例，沿著第二方向配置之四個記憶體柱MP (例如，MP0、MP1、MP2及MP3)可藉由佈線層114共同連接，且接觸插塞CP可在佈線層114上形成以連接至位元線BL。
5.3 記憶體胞元電晶體之平面組態
接著，將參考圖25詳細描述記憶體胞元電晶體MT之一平面組態。圖25係沿著平行於半導體基板之一平面取得之充當字線WL0之佈線層106及記憶體柱MP之一截面視圖，類似於第一實施例之圖6。
如在圖25中繪示，記憶體柱MP經形成以穿透充當字線WL0之佈線層106。
在記憶體柱MP中，半導體層110經設置以圍繞核心層109，且絕緣層111經進一步設置以圍繞半導體層110。另外，電荷儲存層113經設置以圍繞絕緣層111。
絕緣層108經設置以圍繞記憶體柱MP (即，電荷儲存層113)，且絕緣層107經進一步設置以圍繞絕緣層108。另外，第二障壁層122經設置以圍繞絕緣層107，且第一障壁層121經進一步設置以圍繞第二障壁層122。接著，佈線層106經設置以接觸第一障壁層121。
包含充當字線WL0之佈線層106及記憶體柱MP之一區域充當記憶體組MG0之記憶體胞元電晶體MT0。
5.4 本實施例之效應
憑藉根據本實施例之一組態，可獲得與第一實施例相同之效應。
另外，以根據本實施例之一組態，可應用第二至第四實施例。
6. 第六實施例
接著，將描述一第六實施例。在第六實施例中，將描述記憶體胞元陣列2中之字線WL之一平面組態之兩個實例。下文將僅描述與第一實施例之差別。
6.1 第一實例
首先，將參考圖26描述一第一實例。圖26繪示一特定區塊BLK中之字線WL之平面佈局。在本實例中，將描述四個記憶體組MG設置在一個區塊BLK中之一情況。另外，在圖26之一實例中，省略層間絕緣膜。
如在圖26中繪示，記憶體組MG0至MG3沿著第二方向D2依序配置，且分別對應於記憶體組MG0及MG2之兩個字線WLe及分別對應於記憶體組MG1及MG3之兩個字線WLo在第一方向D1上延伸。接著，分別對應於記憶體組MG0及MG2之兩個字線WLe之端部彼此連接。類似地，分別對應於記憶體組MG1及MG3之兩個字線WLo之端部彼此連接。
更具體言之，在圖26之實例中，第一佈線層106及第三佈線層106彼此連接，且第二佈線層106及第四佈線層106沿著第二方向D2彼此連接。接著，複數個記憶體柱MP在第一佈線層106與第二佈線層106之間以及第三佈線層106與第四佈線層106之間沿著第一方向D1配置，且第二佈線層106與第三佈線層106之間並不安置記憶體柱MP。
6.2 第二實例
接著，將參考圖27描述一第二實例。圖27繪示一特定區塊BLK中之字線WL之平面佈局。在本實例中，將描述四個記憶體組MG設置在一個區塊BLK中之一情況。另外，在圖27之實例中，省略層間絕緣膜。下文將僅描述與第一實例之不同點。
如在圖27中繪示，在此實例中，記憶體組MG0、MG1、MG3及MG2沿著第二方向D2依序配置。因此，在圖27之實例中，第一佈線層106及第四佈線層106彼此連接，且第二佈線層106及第三佈線層106沿著第二方向D2彼此連接。接著，複數個記憶體柱MP在第一佈線層106與第二佈線層106之間以及第三佈線層106與第四佈線層106之間沿著第一方向D1延伸，且第二佈線層106與第三佈線層106之間並不安置記憶體柱MP。
6.3 本實施例之效應
根據本實施例之一組態可適用於第一至第四實施例。
7. 修改
根據上文描述之實施例之半導體儲存裝置包含：一半導體基板；複數個第一佈線層106，其等在垂直於該半導體基板之第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之第二方向上延伸；一第一記憶體柱，其包含：半導體層110，其在該第一方向上延伸；第一絕緣層111，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層113，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之各者分別接觸該第一絕緣層；及複數個第二絕緣層108，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間。
藉由應用以上實施例，可提供能夠減小晶片面積之一半導體儲存裝置。
另外，應注意，實施例不限於上述實施例，且各種修改係可能的。
例如，在以上實施例中，記憶體柱MP可不接觸半導體基板100。例如，另一電路(例如，感測放大器4)可在第三方向D3上設置在半導體基板100與記憶體胞元陣列2之間。在此情況中，充當源極線SL之一佈線層可設置在另一電路上方，且記憶體柱MP可設置在佈線層上。
另外，以上實施例中之術語「連接」亦包含兩者彼此間接連接之一狀態，其中(例如)一電晶體或一電阻器插入在兩者之間。
雖然已經描述某些實施例，但此等實施例僅藉由實例呈現，且並不希望限制本發明之範圍。實際上，本文描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明之精神之情況下做出呈本文描述之實施例之形式之各種省略、替換及改變。隨附發明申請專利範圍及其等效物希望涵蓋將落入本發明之範疇及精神內之此類形式或修改。
1‧‧‧半導體儲存裝置2‧‧‧記憶體胞元陣列3‧‧‧列解碼器4‧‧‧感測放大器100‧‧‧半導體基板101‧‧‧絕緣層102‧‧‧導電層103‧‧‧佈線層104‧‧‧導電層105‧‧‧層間絕緣膜106‧‧‧佈線層107‧‧‧絕緣層108‧‧‧絕緣層109‧‧‧核心層110‧‧‧半導體層111‧‧‧絕緣層112‧‧‧絕緣層113‧‧‧電荷儲存層114‧‧‧佈線層115‧‧‧佈線層116‧‧‧佈線層120‧‧‧絕緣層121‧‧‧第一障壁層122‧‧‧第二障壁層BL0-BL(N-1)‧‧‧位線BLK0-BLK2‧‧‧區塊C4‧‧‧接觸插塞CP‧‧‧接觸插塞D1‧‧‧方向D2‧‧‧方向D3‧‧‧方向GP‧‧‧間隙MG0-MG3‧‧‧記憶體組MH‧‧‧記憶體孔MP‧‧‧記憶體柱MP0-MP11‧‧‧記憶體柱MT0-MT7‧‧‧記憶體胞元電晶體MTR‧‧‧記憶體溝渠NS‧‧‧NAND串RA‧‧‧區域RB‧‧‧區域SGD0-SGD3‧‧‧選擇閘極線SGSe‧‧‧選擇閘極線SGSo‧‧‧選擇閘極線SL‧‧‧源極線SLT‧‧‧狹縫ST1‧‧‧選擇電晶體ST2‧‧‧選擇電晶體TR‧‧‧溝渠W1‧‧‧長度W2‧‧‧長度WLe0-WLe7‧‧‧字線WLo0-WLo7‧‧‧字線
圖1係根據一第一實施例之一半導體儲存裝置之一方塊圖。
圖2係根據第一實施例之半導體儲存裝置中之一記憶體胞元陣列之一電路圖。
圖3係根據第一實施例之半導體儲存裝置中之一記憶體胞元陣列之一透視圖。
圖4係根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一平面圖。
圖5係沿著圖4中之線A1-A2取得之記憶體胞元陣列之一截面視圖。
圖6係沿著圖5中之線B1-B2取得之一記憶體胞元電晶體之一截面視圖。
圖7係圖5中之區域RA之一放大視圖。
圖8係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖9係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖10係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖11係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖12係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖13係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖14係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖15係繪示根據第一實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖16係根據一第二實施例之一半導體儲存裝置中之一記憶體胞元陣列中之區域RA之一截面視圖。
圖17係繪示根據一第三實施例之一半導體儲存裝置中之一記憶體胞元陣列之一製造程序之一視圖。
圖18係繪示根據第三實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖19係繪示根據第三實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖20係繪示根據一第四實施例之一半導體儲存裝置中之一記憶體胞元陣列之一製造程序之一視圖。
圖21係繪示根據第四實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖22係繪示根據第四實施例之半導體儲存裝置中之記憶體胞元陣列之一製造程序之一視圖。
圖23係根據一第五實施例之一半導體儲存裝置中之一記憶體胞元陣列之一電路圖。
圖24係根據第五實施例之半導體儲存裝置中之記憶體胞元陣列之一平面圖。
圖25係平行於根據第五實施例之半導體儲存裝置中之一半導體基板之一平面中之一記憶體胞元電晶體之一截面視圖。
圖26係根據一第六實施例之一第一實例之一半導體儲存裝置中之一記憶體胞元陣列之一平面圖。
圖27係根據第六實施例之一第二實例之一半導體儲存裝置中之一記憶體胞元陣列之一平面圖。
100‧‧‧半導體基板
101‧‧‧絕緣層
102‧‧‧導電層
103‧‧‧佈線層
104‧‧‧導電層
105‧‧‧層間絕緣膜
106‧‧‧佈線層
107‧‧‧絕緣層
108‧‧‧絕緣層
109‧‧‧核心層
110‧‧‧半導體層
111‧‧‧絕緣層
112‧‧‧絕緣層
113‧‧‧電荷儲存層
114‧‧‧佈線層
115‧‧‧佈線層
CP‧‧‧接觸插塞
D1‧‧‧方向
D2‧‧‧方向
D3‧‧‧方向
MH‧‧‧記憶體孔
MP‧‧‧記憶體柱
RA‧‧‧區域
RB‧‧‧區域
SGD0‧‧‧選擇閘極線
SGD1‧‧‧選擇閘極線
SGSe‧‧‧選擇閘極線
SGSo‧‧‧選擇閘極線
WLe0-WLe7‧‧‧字線
WLo0-WLo7‧‧‧字線

Claims (17)

  1. 一種半導體儲存裝置，其包括： 一半導體基板； 複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸； 一第一記憶體柱，其包含：一半導體層，其在該第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之一或多者接觸該第一絕緣層；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間。
  2. 如請求項1之半導體儲存裝置，其中在該第一方向上之該複數個第二絕緣層之各者之一長度比該複數個電荷儲存層之各者之一長度長。
  3. 如請求項1之半導體儲存裝置，其中該複數個電荷儲存層之各者經組態使得在該第一方向上，接觸該複數個第二絕緣層之一者之該電荷儲存層之一表面之一長度比接觸該第一絕緣層之該第一方向上之該電荷儲存層之一表面之一長度長。
  4. 如請求項1之半導體儲存裝置，其中在該第一記憶體柱之一軸向方向上之該複數個電荷儲存層之各者之一厚度為2 nm或2 nm以上及4 nm或4 nm以下。
  5. 如請求項3之半導體儲存裝置，其中該複數個第一佈線層包括沿著該第二方向依序配置之至少兩個佈線層。
  6. 如請求項1之半導體儲存裝置，其中該第一記憶體柱經電連接至設置在該第一記憶體柱上方之一第二佈線層。
  7. 如請求項2之半導體儲存裝置，其中在該第一記憶體柱之一軸向方向上之該複數個電荷儲存層之各者之一厚度為2 nm或2 nm以上及4 nm或4 nm以下。
  8. 如請求項6之半導體儲存裝置，其進一步包括： 複數個第三佈線層，其等在一第三方向上鄰近於該複數個第一佈線層配置且在該第二方向上延伸，該第三方向與該第一方向及該第二方向交叉且平行於該半導體基板；及 複數個第三絕緣層，其等設置在該複數個第三佈線層之各者與該第一記憶體柱之間， 其中該第一記憶體柱進一步包含複數個電荷儲存層，其等設置在該第一記憶體柱之一側表面上以分別接觸該複數個第三絕緣層。
  9. 如請求項8之半導體儲存裝置，其進一步包括： 複數個第四佈線層，其等在該第二方向上延伸且在該第三方向上與該複數個第三佈線層相鄰配置； 複數個第五佈線層，其等在該第二方向上延伸且在該第三方向上與該複數個第四佈線層相鄰配置；及 一第二記憶體柱，其經設置在該複數個第四佈線層與該複數個第五佈線層之間且在該第一方向上延伸， 其中該複數個第三佈線層及該複數個第四佈線層經設置在該第一記憶體柱與該第二記憶體柱之間。
  10. 如請求項9之半導體儲存裝置，其中該複數個第一佈線層經電連接至該複數個第四佈線層或該複數個第五佈線層之一者，且該複數個第三佈線層經電連接至該複數個第四佈線層或該複數個第五佈線層之一剩餘一者。
  11. 一種半導體裝置，其包括： 一半導體基板； 一第一記憶體柱，其包含：一半導體層，其在一第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且經安置以接觸該半導體層；及複數個電荷儲存層，其等經配置以接觸該第一絕緣層； 複數個第一佈線層，其等在垂直於該半導體基板之該第一方向上堆疊在該半導體基板上方； 一感測放大器，其設置在該半導體基板與該第一記憶體柱之間；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之一或多者與該複數個電荷儲存層之一或多者之間。
  12. 如請求項11之半導體裝置，其中該複數個第一佈線層在一第二方向延伸，該第二方向與該第一方向交叉且平行於該半導體基板。
  13. 如請求項11之半導體裝置，其中該第一記憶體柱經設置在該感測放大器上。
  14. 如請求項12之半導體裝置，其中該第一記憶體柱經電連接至設置在該第一記憶體柱上方之一第二佈線層。
  15. 如請求項14之半導體裝置，其進一步包括： 複數個第三佈線層，其等在一第三方向上鄰近於該複數個第一佈線層且在該第二方向上延伸，該第三方向與該第一方向及該第二方向交叉；及 複數個第三絕緣層，其等設置在該複數個第三佈線層之一或多者與該第一記憶體柱之間， 其中該第一記憶體柱進一步包含複數個電荷儲存層，其等設置在該第一記憶體柱之一側表面上。
  16. 如請求項15之半導體裝置，其中在該第一記憶體柱之一軸向方向上之該複數個電荷儲存層之各者之一厚度為2 nm或2 nm以上及4 nm或4 nm以下。
  17. 一種製造半導體儲存裝置之方法，該半導體儲存裝置包括： 一半導體基板； 複數個第一佈線層，其等在垂直於該半導體基板之一第一方向上堆疊在該半導體基板上方，並在與該第一方向交叉且平行於該半導體基板之一第二方向上延伸； 一第一記憶體柱，其包含：一半導體層，其在該第一方向上延伸；一第一絕緣層，其在該第一方向上延伸且設置在該複數個第一佈線層與該半導體層之間以接觸該半導體層；及複數個電荷儲存層，其等分別設置在該複數個第一佈線層與該第一絕緣層之間，使得該複數個電荷儲存層之一或多者接觸該第一絕緣層；及 複數個第二絕緣層，其等分別設置在該複數個第一佈線層之各者與該複數個電荷儲存層之各者之間，該方法包括： 在該半導體基板上以絕緣層之間相隔某一距離之方式依序堆疊絕緣層，其中一層間絕緣膜插入其間； 使該絕緣層之一側表面氧化以形成該第一絕緣層； 移除該絕緣層且使用該複數個第一佈線層來回填該絕緣層； 在一記憶體孔之一側表面上形成該複數個電荷儲存層； 使用該半導體層及一核心層來充填該記憶體孔之一內側； 移除該層間絕緣膜上之該半導體層及該核心層之一過剩部分；及 使該電荷儲存層氧化。
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