TWI710085B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包含：一晶粒，其包含放置於該晶粒上方之一晶粒墊；一導電部件，其放置於該晶粒墊上方並與其電連接；一成型件，其環繞該晶粒及該導電部件；及一重佈層(RDL)，其放置於該成型件、該導電部件及該晶粒上方，且包含一介電層及一互連結構，其中該互連結構包含一平台部分及複數個通路部分，該平台部分放置於該介電層上方，該複數個通路部分貫穿該介電層自該平台部分突出至該導電部件，且該複數個通路部分之各者至少與該導電部件部分地接觸。

Description

半導體結構及其製造方法

本發明實施例涉及半導體及其製造方法。

使用半導體裝置之電子設備對於許多現代應用係必需的。隨著電子技術的進展，半導體裝置正變得愈來愈小，同時具有更大功能性及更多積體電路。歸因於半導體裝置之小型化，晶圓級封裝(WLP)因其低廉的成本及相對簡單的製造操作而被廣泛使用。在WLP操作期間，數個半導體組件組裝於半導體裝置上。此外，眾多製造操作實施於此一小半導體裝置內。

然而，半導體裝置之製造操作涉及對此一小及薄半導體裝置之許多步驟及操作。製造小型化的半導體裝置變得更複雜。製造半導體裝置之複雜度的增大可引起缺陷，諸如不良電互連、裂縫產生、組件分層、組件不準確放置或其他問題，該等缺陷導致半導體裝置之一高良率損失。半導體裝置以一非所要構形產生，此進一步浪費材料且因此增加製造成本。因而，存在修改半導體裝置之一結構及改良製造操作之許多挑戰。

用數個積體組件組裝半導體裝置，該等積體組件包含具有不同熱性質之各種材料。由於涉及具有不同材料之許多各種組件，故半導體裝置之製造操作之一複雜度增加。因而，需要不斷改良半導體裝置之製造及解決上 述缺陷。

在本揭露中，揭示一種改良的半導體結構。半導體結構包含與放置於一晶粒上方之一導電部件電連接之一互連結構。互連結構包含與導電部件接觸之若干通路部分。互連結構之此構形可增大互連結構與導電部件之間之接觸表面積，且因此可改良其等電連接且最小化或防止互連結構與導電部件之分層。

在一些實施例中，一種半導體結構包含：一晶粒，其包含放置於晶粒上方之一晶粒墊；一導電部件，其放置於晶粒墊上方並與晶粒墊電連接；一成型件，其環繞晶粒及導電部件；及一重佈層(RDL)，其放置於成型件、導電部件及晶粒上方，RDL包含一介電層及一互連結構。互連結構包含一平台部分及複數個通路部分，平台部分放置於介電層上方，複數個通路部分貫穿介電層自平台部分突出至導電部件，且複數個通路部分之各者至少部分與導電部件接觸。

在一些實施例中，複數個通路部分隨機配置在導電部件上方，或以一預定圖案或一規則陣列配置在導電部件上方。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面具有與複數個通路部分之另一者之與導電部件接觸之一表面實質上不同的一形狀。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面呈一卵形或橢圓形形狀，且複數個通路部分之另一者之與導電部件接觸之一表面呈一圓形形狀。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面包含沿表面之一軸線，且該軸線指向半導體結構之一中心或一中心部分。在一些實施例中，複數個通路部分之一者與導電部件部分地接觸。在一些實施例中， 複數個通路部分之一者不與導電部件接觸，且複數個通路部分之另一者至少部分與導電部件接觸。在一些實施例中，RDL進一步包含一第二互連結構，該第二互連結構與互連結構電連接且至少部分地上覆於互連結構之複數個通路部分。在一些實施例中，複數個通路部分之與導電部件接觸之一總表面積對導電部件之一表面積之一比率實質上大於約1：40。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面具有約10um之一寬度，且導電部件之與複數個通路部分接觸之一表面具有約90um之一寬度。在一些實施例中，複數個通路部分之數目為約2個至約20個。在一些實施例中，導電部件及互連結構包含銅。在一些實施例中，半導體結構進一步包含放置於RDL上方且經構形以接納一導電凸塊之一導電墊。

在一些實施例中，一種半導體結構包含：一晶粒，其包含放置於晶粒上方之複數個晶粒墊；複數個導電部件，其等對應地放置於複數個晶粒墊上方並與該等晶粒墊電連接；一成型件，其環繞晶粒及複數個導電部件；及一重佈層(RDL)，其放置於成型件、複數個導電部件及晶粒上方，且包含一介電層及複數個互連結構，其中複數個互連結構之各者包含一平台部分及複數個通路部分，平台部分伸長於介電層上方，且複數個通路部分自平台部分突出，並穿過介電層，且與複數個導電部件之一對應者接觸。

在一些實施例中，與複數個導電部件之一者接觸之複數個通路部分配置成相同或不同於與複數個導電部件之另一者接觸之複數個通路部分的一預定圖案。在一些實施例中，複數個導電部件配置成一規則陣列。在一些實施例中，複數個通路部分放置於複數個導電部件之對應者之一表面內。

在一些實施例中，一種製造一半導體結構之方法包含：提供一晶粒，該晶粒包含放置於晶粒上方之一晶粒墊；在晶粒之晶粒墊上方放置一導電 部件；形成環繞晶粒及導電部件之一成型件；在成型件、晶粒及導電部件上方放置一介電層；及形成包含一平台部分及複數個通路部分之一互連結構。平台部分放置於介電層上方，複數個通路部分放置於導電部件上方且貫穿介電層自平台部分突出至導電部件，且複數個通路部分之各者至少部分與導電部件接觸。

在一些實施例中，形成互連結構包含將一導電材料放置至朝向導電部件延伸通過介電層之複數個凹槽中，以形成複數個通路部分。在一些實施例中，介電層之放置包含藉由移除導電部件上方之介電層之一些部分而圖案化介電層以形成朝向導電部件延伸通過介電層之複數個凹槽。

100:半導體結構

101:晶粒

101a:晶粒墊

101b:鈍化層

102:第一介電層

103:導電部件

104:成型件

105:重佈層(RDL)

105-1:第一互連結構

105-1a:平台部分

105-1b:通路部分

105-1c:軸線

105-1d:中心

105-2:第二互連結構

105a:第二介電層

105b:第三介電層

105c:第四介電層

105d:凹槽

106:導電墊

107:導電凸塊

200:部分

300:半導體結構

400:部分

500:半導體結構

600:部分

700:半導體結構

800:部分

901:基板

1000:方法

1001:操作

1002:操作

1003:操作

1004:操作

1005:操作

W1:寬度

W2:寬度

當結合附圖閱讀時，自以下實施方式最佳理解本揭露之態樣。應強調，根據行業中之標準實踐，未按比例繪製各種構件。事實上，為了清楚論述，各種構件之尺寸可任意增大或縮小。

圖1係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。

圖2A至圖2R係根據本揭露之一些實施例之圖1之一半導體結構之一部分200之一放大俯視圖，其中一第一互連結構之通路部分呈各種形狀、圖案或尺寸。

圖3係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。

圖4A至圖4F係根據本揭露之一些實施例之圖3之一半導體結構之一部分400之一放大俯視圖，其中一第一互連結構之通路部分呈各種形狀、圖案或尺寸。

圖5係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。

圖6A至圖6B係根據本揭露之一些實施例之圖3之一半導體結構之一 部分600之一放大俯視圖，其中一第一互連結構之通路部分呈各種形狀、圖案或尺寸。

圖7係根據本揭露之一些實施例之一半導體結構之一示意性剖面圖。

圖8A至圖8H係根據本揭露之一些實施例之圖7之一半導體結構之一部分800之一放大俯視圖，其中一第一互連結構之通路部分呈各種形狀、圖案或尺寸。

圖9係根據本揭露之一些實施例之製造一半導體結構之一方法之一流程圖。

圖10A至圖10H係根據本揭露之一些實施例之藉由圖9之一方法製造一半導體結構之示意圖。

以下揭示內容提供用於實施所提供之標的之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，其等僅係實例且不旨在為限制性的。例如，在下文描述中，一第一構件形成在一第二構件上方或上可包含其中第一構件及第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間，使得第一構件與第二構件可不直接接觸之實施例。此外，本揭露可在各種實例中重複參考數字及/或字母。此重複係針對簡單及清楚之目的且本身並不指示所論述之各種實施例及/或構形之間之一關係。

此外，為便於描述，可在本文中使用空間相對術語(諸如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似者)描述一元件或特徵與另一(寫)元件或特徵之關係，如圖中所繪示。除了圖中所描繪之定向之外，該等空間相對術語亦旨在涵蓋裝置在使用或操作中之不同定向。設 備可以其他方式(旋轉90度或以其他定向)定向，且同樣可相應地解釋本文中所使用之空間相對描述符。

自一半導體晶圓製造並單粒化一晶粒。在單粒化之後，晶粒經封裝以變成一半導體封裝且與另一晶粒或封裝整合。晶粒由一成型件囊封，且晶粒之I/O端子透過導電線或其他導電結構繞接(route out)。若干隔離層放置於晶粒及成型件上方，且導電線繞接隔離層內之I/O端子。半導體封裝之此構形涉及具有不同熱性質(例如，不同熱膨脹係數(CTE)等)之不同種類的材料(例如，晶粒、成型件、隔離層、導電結構等)。在諸如熱處理、回銲等之後續熱製程期間，在材料之間將容易產生一內應力。

CTE之此一失配將引起裂縫產生於半導體封裝內。裂縫甚至可在後續製造操作期間傳播通過半導體封裝。裂縫之傳播將進一步弱化半導體封裝之構形及晶粒與導電線之間之電連接，且最終導致半導體封裝之不良可靠性或故障。

在本揭露中，揭示一種改良的半導體結構。半導體結構包含：一導電部件，其放置於一晶粒上方並與該晶粒電連接；及一重佈層(RDL)，其放置於導電部件上方。RDL包含與導電部件電連接之一互連結構。互連結構包含與導電部件接觸之若干通路部分。互連結構藉由一個以上通路部分而與導電部件電連接。此構形可增大互連結構與導電部件之間之接觸表面積，且因此可改良其等電連接並最小化或防止互連結構與導電部件之分層。

此外，導電部件(例如，放置於半導體結構之一角隅處等)在熱製程之後將遭受一內應力，且將引起互連結構與導電部件分層。在導電部件上形成若干通路部分可減小內應力且因此最小化或防止互連結構、導電部件及介電層之間之裂縫的產生。半導體結構之一可靠性或效能得以改良。

圖1係根據本揭露之各種實施例之一半導體結構100之一示意性剖面圖。在一些實施例中，半導體結構100包含一晶粒101、一導電部件103、一成型件104及一重佈層(RDL)105。在一些實施例中，半導體結構100係一半導體封裝。在一些實施例中，半導體結構100係一整合式扇出(InFO)封裝，其中晶粒101之I/O端子經扇出且重佈於晶粒101之一表面上方一更大區域中。

在一些實施例中，晶粒101係包含半導體材料(諸如矽)之工件，且在晶粒101內製造有由光微影操作產生之一預定功能電路。在一些實施例中，晶粒101藉由一機械或雷射刀片而自一半導體晶圓單粒化。在一些實施例中，晶粒101包括適合於一特定應用之多種電路。在一些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或類似者。在一些實施例中，晶粒101包括諸如記憶體(諸如SRAM、快閃記憶體等)、微處理器、專用積體電路(ASIC)、數位訊號處理器(DSP)或類似者之各種已知類型的半導體裝置之任一者。在一些實施例中，晶粒101係一邏輯裝置晶粒、中央計算單元(CPU)晶粒、收發器晶粒或類似者。

在一些實施例中，晶粒101具有呈四邊形、矩形或正方形形狀的剖面。圖1繪示半導體結構100包含一個晶粒；然而，應瞭解半導體結構100可包含一個以上晶粒。不旨在限制半導體結構100中之晶粒的數目。

在一些實施例中，一晶粒墊101a放置於晶粒101之一表面上方或放置於晶粒101內。在一些實施例中，晶粒墊101a放置於晶粒101之一主動側上方。為清楚及簡單起見，圖1僅繪示在晶粒101上方之兩個晶粒墊101a；然而，一般技術者將容易理解，一或多個晶粒墊101a可存在於晶粒101上方。在一些實施例中，晶粒101在其上或在其中包含若干晶粒墊101a。

在一些實施例中，晶粒墊101a與晶粒101外部的一電路電連接，使得晶粒101內部的一電路透過晶粒墊101a與晶粒101外部的電路電連接。在一些實施例中，晶粒墊101a經構形以與一導電跡線或一導電結構電耦合，使得晶粒101內部的電路可自晶粒墊101a透過導電跡線而與晶粒101外部的電路電連接。在一些實施例中，晶粒墊101a包含金、銀、銅、鎳、鎢、鋁、鈀及/或其等合金。

在一些實施例中，一鈍化層101b放置於晶粒墊101a上方及晶粒101之表面上方。在一些實施例中，鈍化層101b經圖案化使得晶粒墊101a之一部分自鈍化層101b暴露以便容許與晶粒101外部的電路之一電連接。在一些實施例中，鈍化層101b部分地覆蓋晶粒墊101a之一頂部表面。鈍化層101b經構形以針對晶粒101提供電隔離及防潮，使得晶粒101與周圍環境隔離。

在一些實施例中，鈍化層101b包含介電材料，諸如氧化矽、碳化矽、氮氧化矽、氮化矽或類似者。在一些實施例中，鈍化層101b包含介電材料，諸如聚合物、聚苯并

唑(PBO)、聚醯亞胺、苯併環丁烯(BCB)或類似者。在一些實施例中，鈍化層101b係一單層介電材料或放置於彼此之上之一個以上介電材料層。

在一些實施例中，一第一介電層102放置於晶粒101上方。在一些實施例中，第一介電層102經圖案化使得晶粒墊101a之一部分自第一介電層102暴露以容許與晶粒101外部的電路之一電連接。在一些實施例中，第一介電層102包含介電材料，諸如氧化矽、碳化矽、氮氧化矽、氮化矽或類似者。在一些實施例中，第一介電層102包含介電材料，諸如聚合物、聚苯并

唑(PBO)、聚醯亞胺、苯併環丁烯(BCB)或類似者。在一些實施例中，第一介電層102包含與鈍化層101b相同或不同的一材料。在一些實施例中，第一 介電層102與鈍化層101b一體地形成。

在一些實施例中，導電部件103放置於晶粒墊101a上方且由鈍化層101b或第一介電層102環繞。為清楚及簡單起見，圖1僅繪示分別放置於晶粒墊101a上方之兩個導電部件103，然而，一般技術者將容易理解，多個導電部件103可存在於晶粒101或晶粒墊101a上方。在一些實施例中，導電部件103放置於晶粒墊101a之暴露部分上方且透過晶粒墊101a與晶粒101之電路電連接。在一些實施例中，導電部件103經構形以與另一導電結構電連接。

在一些實施例中，導電部件103由鈍化層101b或第一介電層102環繞。在一些實施例中，導電部件103延伸通過鈍化層101b或第一介電層102。在一些實施例中，導電部件103之一部分放置於第一介電層102上方。在一些實施例中，導電部件103係一導電柱。在一些實施例中，導電部件103包含金屬，諸如銅、金、鋁等。在一些實施例中，導電部件103之一剖面呈各種形狀，諸如一圓形形狀、四邊形形狀或多邊形形狀。在一些實施例中，由第一介電層102環繞之導電部件103之一剖面呈一圓形形狀。

在一些實施例中，成型件104環繞晶粒101。在一些實施例中，成型件104環繞晶粒墊101a、鈍化層101b、第一介電層102及導電部件103。在一些實施例中，成型件104經放置而相鄰於晶粒101。在一些實施例中，成型件104之一表面實質上在與第一介電層102之一表面及導電部件103之一表面相同的位準處。在一些實施例中，成型件104可係一單層膜或一複合堆疊。在一些實施例中，成型件104包含各種材料，諸如模塑料、模塑底膠填充、環氧樹脂、樹脂或類似者。在一些實施例中，成型件104具有一高導熱性、一低吸濕率及一高撓曲強度。在一些實施例中，成型件104具有約100 um至約500um之一厚度。

在一些實施例中，RDL 105放置於晶粒101、導電部件103及成型件104上方。在一些實施例中，RDL 105自晶粒墊101a再路由一路徑，以便將晶粒101之I/O端子重佈在成型件104上方。在一些實施例中，RDL 105包含若干介電層(105a、105b或105c)及由介電層(105a、105b或105c)環繞之若干互連結構(105-1或105-2)。在一些實施例中，RDL 105係一鈍化後互連件(PPI)(post passivation interconnection)。

在一些實施例中，RDL 105包含一第二介電層105a及由第二介電層105a部分地環繞之一第一互連結構105-1。在一些實施例中，第二介電層105a放置於晶粒101、導電部件103及成型件104上方。在一些實施例中，第二介電層105a包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物、聚苯并

唑(PBO)、聚醯亞胺、苯併環丁烯(BCB)或類似者。在一些實施例中，第二介電層105a包含與第一介電層102相同或不同的一材料。

在一些實施例中，第二介電層105a包含一凹槽105d，該凹槽105d放置於導電部件103上方且延伸通過第二介電層105a以暴露導電部件103之一表面之一部分。為清楚及簡單起見，圖1僅繪示五個凹槽105d；然而，一般技術者將容易理解，一個以上凹槽105d可存在於半導體結構100中。

在一些實施例中，第一互連結構105-1放置於第二介電層105a、成型件104、導電部件103及晶粒101上方。在一些實施例中，第一互連結構105-1經構形以透過晶粒墊101a或導電部件103電連接晶粒101之電路與晶粒101外部的一電路。在一些實施例中，第一互連結構105-1包含導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等合金。

在一些實施例中，第一互連結構105-1包含一平台部分105-1a及若干 通路部分105-1b。在一些實施例中，平台部分105-1a放置於第二介電層105a上方。在一些實施例中，平台部分105-1a沿第二介電層105a之一表面延伸。在一些實施例中，平台部分105-1a經構形以接納其他導電結構。在一些實施例中，平台部分105-1a經構形以與其他導電結構電連接。

在一些實施例中，通路部分105-1b貫穿第二介電層105a自平台部分105-1a突出至導電部件103。在一些實施例中，通路部分105-1b放置於對應導電部件103上方。在一些實施例中，通路部分105-1b放置於對應導電部件103上並與其介接。例如，如圖1中所示，通路部分105-1b對應地放置於導電部件103之一者上，其中特定言之，三個通路部分105-1b放置於半導體結構100左側上的對應導電部件103上，且兩個通路部分105-1b放置於半導體結構100右側上的另一對應導電部件103上。在一些實施例中，若干通路部分105-1b放置於一個導電部件103上。為清楚及簡單起見，圖1僅繪示五個通路部分105-1b，但一般技術者將容易理解，若干通路部分105-1b可存在於導電部件103上方。

在一些實施例中，放置於一個導電部件103上之通路部分105-1b之數目係從約2個至約20個。由於一個以上通路部分105-1b與導電部件103接觸，故可最小化或防止通路部分與導電部件103或第二介電層105a分層。

在一些實施例中，通路部分105-1b之各者延伸通過第二介電層105a。在一些實施例中，通路部分105-1b之各者自平台部分105-1a垂直地延伸。在一些實施例中，平台部分105-1a透過通路部分105-1b與晶粒墊101a或導電部件103電連接。在一些實施例中，通路部分105-1b之各者至少部分與對應導電部件103接觸。在一些實施例中，通路部分105-1b全部放置於對應導電部件103之與通路部分105-1b接觸之一表面內部。

在一些實施例中，一些通路部分105-1b不與對應導電部件103接觸且放置於對應導電部件103與通路部分105-1b之其餘部分接觸之表面外部。在一些實施例中，通路部分105-1b之一者之一部分不與對應導電部件103接觸且放置於對應導電部件103與通路部分105-1b之該一者之剩餘部分接觸之表面外部。

在一些實施例中，與導電部件103介接之通路部分105-1b之各者之一剖面可呈各種形狀，諸如一圓形、卵形、橢圓形、四邊形或多邊形形狀。在一些實施例中，通路部分105-1b之與導電部件103接觸之一表面可呈各種形狀，諸如一圓形、卵形、橢圓形、四邊形或多邊形形狀。

在一些實施例中，通路部分105-1b之與對應導電部件103接觸之表面具有一寬度W1，該寬度係通路部分105-1b之表面之一最長長度。在一些實施例中，寬度W1為約10um。在一些實施例中，寬度W1小於20um。在一些實施例中，寬度W1為約3um至約15um。在一些實施例中，導電部件103之與對應通路部分105-1b接觸之一表面具有一寬度W2，該寬度W2係導電部件103之表面之一最長長度。在一些實施例中，寬度W2為約90um。在一些實施例中，寬度W2為約50um至約150um。

在一些實施例中，存在通路部分105-1b之與對應導電部件103接觸之一總表面積對導電部件103之與對應通路部分105-1b接觸之一表面積之一比率。在一些實施例中，通路部分之總表面積係與對應導電部件103接觸之各通路部分105-1b之一面積的一總和。在一些實施例中，導電部件103之表面積係導電部件103之其上放置通路部分105-1b的一表面之一面積。例如，如圖1中所示，存在三個通路部分105-1b之總表面積對半導體結構100左側上的導電部件103之表面積之一比率。在一些實施例中，該比率實質上 大於約1：40。在一些實施例中，該比率為約1：60至約1：1.5。由於一個以上通路部分105-1b與導電部件103接觸，故通路部分105-1b與對應導電部件103之間之一接觸表面積增大，且因此可最小化或防止通路部分105-1b與對應導電部件103分層。

在一些實施例中，RDL 105包含一第三介電層105b及放置於第三介電層105b上方或部分地放置於第三介電層105b內之一第二互連結構105-2。在一些實施例中，第三介電層105b放置於第二介電層105a上方且覆蓋第一互連結構105-1之平台部分105-1a。在一些實施例中，第一互連結構105-1之平台部分105-1a之一部分自第三介電層105b暴露且經構形以接納另一導電結構。在一些實施例中，第三介電層105b包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物、聚苯并

唑(PBO)、聚醯亞胺、苯併環丁烯(BCB)或類似者。在一些實施例中，第三介電層105b包含與第一介電層102或第二介電層105a相同或不同的一材料。

在一些實施例中，第二互連結構105-2與第一互連結構105-1電連接。在一些實施例中，第二互連結構105-2至少部分上覆於第一互連結構105-1之通路部分105-1b。在一些實施例中，第二互連結構105-2之一部分沿第三介電層105b放置，且第二互連結構105-2之一部分朝向第一互連結構105-1之平台部分105-1a延伸通過第三介電層105b。在一些實施例中，第二互連結構105-2包含導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其等合金。

在一些實施例中，RDL 105包含放置於第三介電層105b上方之一第四介電層105c。在一些實施例中，第四介電層105c覆蓋第二互連結構105-2。在一些實施例中，第二互連結構105-2之一部分自第四介電層105b暴露且 經構形以接納另一導電結構。在一些實施例中，第四介電層105c包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物、聚苯并

唑(PBO)、聚醯亞胺、苯併環丁烯(BCB)或類似者。在一些實施例中，第四介電層105c包含與第一介電層102、第二介電層105a或第三介電層105b相同或不同的一材料。

在一些實施例中，一導電墊106放置於RDL 105上方且經構形以接納一導電凸塊107。在一些實施例中，導電墊106放置於第二互連結構105-2之自第四介電層105b暴露之部分上方。在一些實施例中，導電墊106之一部分放置於第四介電層105c上方，且導電墊106之一部分朝向第二互連結構105-2延伸通過第四介電層105c。在一些實施例中，導電墊106係包含一可焊接表面之一凸塊下金屬(UBM)。在一些實施例中，導電墊106包含金、銀、銅、鎳、鎢、鋁、鈀及/或其等合金。

在一些實施例中，導電凸塊107放置於導電墊106上方並與其電連接。在一些實施例中，導電凸塊107包含導電材料，諸如焊料、銅、鎳、金或其他導電材料。在一些實施例中，導電凸塊107係一焊球、一球柵陣列(BGA)球、一受控倒疊晶片連接(C4)凸塊、一微凸塊、一柱或類似者。

圖2A至圖2J繪示圖1中之半導體結構100之一部分200之示意性放大俯視圖。圖2A至圖2J展示第一互連結構105-1之通路部分105-1b之剖面及在部分200中與通路部分105-1b介接之對應導電部件103之一剖面。在一些實施例中，放置於對應導電部件103上之通路部分105-1b配置成一預定圖案。例如，通路部分105-1b可配置成如圖2A至圖2J之任一者中所繪示之各種圖案。

在一些實施例中，通路部分105-1b放置於對應導電部件103上且對準 成一線，如圖2A或圖2B中所示。在一些實施例中，通路部分105-1b以一規則陣列配置在對應導電部件103上，如圖2C至圖2E之任一者中所示。在一些實施例中，通路部分105-1b以一特定圖案配置在對應導電部件103上，如圖2F至圖2I之任一者中所示。在一些實施例中，通路部分105-1b隨機配置在對應導電部件103上，如圖2J中所示。

圖2K至圖2R繪示圖1中之半導體結構100之部分200之示意性放大俯視圖。圖2K至圖2R展示在部分200中第一互連結構105-1之通路部分105-1b之剖面及與通路部分105-1b介接之對應導電部件103之剖面。在一些實施例中，通路部分105-1b放置於導電部件103之與通路部分105-1b接觸之剖面內部。在一些實施例中，放置於對應導電部件103上之通路部分105-1b之剖面呈各種形狀或尺寸，如圖2K至圖2R之任一者中所繪示。在一些實施例中，通路部分105-1b之剖面呈彼此相同或不同的形狀。在一些實施例中，通路部分105-1b之剖面呈彼此相同或不同的尺寸，例如如圖2R中所示。

在一些實施例中，如圖2K及圖2L中所示，通路部分105-1b之剖面呈彼此不同的形狀。在一些實施例中，通路部分105-1b之一些剖面呈一圓形形狀，而通路部分105-1b之一些剖面呈一卵形或橢圓形形狀。在一些實施例中，通路部分105-1b之剖面包含不同形狀的各種組合。

在一些實施例中，各通路部分105-1b之剖面呈一卵形或橢圓形形狀，而對應導電部件103之剖面呈一圓形形狀。在一些實施例中，如圖2M至圖2Q中所示，通路部分105-1b之各者包含沿其最長長度且穿過其中心105-1d之一軸線105-1c。在一些實施例中，通路部分105-1b之全部軸線105-1c彼此平行。在一些實施例中，通路部分105-1b之各者定向在一預定方向上。 在一些實施例中，如圖2K至圖2Q中所示，軸線105-1c之各者經放置而指向一預定方向。在一些實施例中，軸線105-1c以相對於一水平或垂直線之一角度傾斜。在一些實施例中，通路部分105-1b之剖面呈一特定圖案，如圖2M至圖2Q之任一者中所示。在一些實施例中，隨機配置通路部分105-1b。

圖3係根據本揭露之各種實施例之一半導體結構300之一示意性剖面圖。在一些實施例中，半導體結構300包含一晶粒101、一晶粒墊101a、一導電部件103、一成型件104及一重佈層(RDL)105，其等具有類似於上文所述及圖1中所繪示的構形。

在一些實施例中，半導體結構300包含具有類似於上文所述或圖1中所繪示的一構形之若干通路部分105-1b。在一些實施例中，通路部分之各者至少部分與導電部件103接觸。在一些實施例中，通路部分105-1b之一者之一部分不與導電部件103接觸。在一些實施例中，通路部分105-1b之一者不與導電部件103接觸，而通路部分105-1b之另一者至少部分與導電部件103接觸。

圖4A至圖4F繪示圖3中之半導體結構300之一部分400之示意性放大俯視圖。圖4A至圖4F展示圖3之一部分400中之第一互連結構105-1之通路部分105-1b及對應導電部件103之剖面。在一些實施例中，通路部分105-1b之一者之一部分不與對應導電部件103接觸，如圖4A至圖4F之任一者中所繪示。在一些實施例中，一些通路部分105-1b不與對應導電部件103接觸。在一些實施例中，通路部分105-1b之一者之部分或一些通路部分105-1b放置於第一介電層102上。在一些實施例中，通路部分105-1b之一者之部分或一些通路部分105-1b放置於導電部件103之與通路部分105-1b之其餘部 分接觸之剖面外部。

由於第一互連結構105-1構形有放置於導電部件103上之若干通路部分105-1b，故雖然通路部分105-1b之一者之一部分或一些通路部分105-1b不與導電部件103接觸，但第一互連結構105-1仍可與導電部件103電連接。因而，包含若干通路部件105-1b之第一互連結構105-1可避免第一互連結構105-1與導電部件103之間之冷結合。第一互連結構105-1與導電部件103之間之電連接得以改良。

圖5係根據本揭露之各種實施例之一半導體結構500之一示意性剖面圖。在一些實施例中，半導體結構500包含一晶粒101、若干晶粒墊101a、若干導電部件103、一成型件104及一重佈層(RDL)105，其等具有類似於上文所述及圖1或圖3中所繪示的構形。圖6A及圖6B繪示圖5中之半導體結構500之一部分600之示意性放大俯視圖。圖6A及圖6B展示在圖5之部分600中第一互連結構105-1之通路部分105-1b之剖面及與通路部分105-1b接觸之對應導電部件103之一剖面。在一些實施例中，導電部件103以一規則陣列配置在晶粒101上方。

在一些實施例中，如圖6A及圖6B中所示，至少一個通路部分105-1b放置於導電部件103之一者上。在一些實施例中，若干通路部分105-1b放置於導電部件103之一者上。在一些實施例中，若干通路部分105-1b放置於導電部件103之一者上，該一導電部件在半導體結構500之一角隅處。放置於半導體結構500之角隅處之導電部件103上之通路部分105-1b可減小半導體結構500之內應力。在一些實施例中，在半導體結構500之角隅處之導電部件103上之通路部分105-1b可呈一預定圖案。在一些實施例中，放置於半導體結構500之角隅處之導電部件103上之通路部分105-1b可配置 成各種圖案，例如如圖2A至圖2R及圖4A至圖4F之任一者中所繪示。

圖7係根據本揭露之各種實施例之一半導體結構700之一示意性剖面圖。在一些實施例中，半導體結構700包含一晶粒101、若干晶粒墊101a、若干導電部件103、一成型件104及一重佈層(RDL)105，其等具有類似於上文所述及圖1、圖3及圖5之任一者中繪示的構形。圖8A至圖8E繪示圖7中之半導體結構700之一部分800之示意性放大俯視圖。圖8A至圖8E展示圖7之部分800中之第一互連結構105-1之通路部分105-1b之剖面及對應導電部件103之一剖面。

在一些實施例中，如圖8A及圖8B中所示，若干通路部分105-1b放置於導電部件103之一者上，該一導電部件相鄰於半導體結構700之一邊緣。放置於相鄰於半導體結構700之邊緣之導電部件103上之通路部分105-1b可減小半導體結構700之內應力。在一些實施例中，在相鄰於半導體結構700之邊緣之導電部件103上之通路部分105-1b可呈一預定圖案。在一些實施例中，放置於相鄰於邊緣之導電部件103上之通路部分105-1b可配置成各種圖案，例如如圖2A至圖2R及圖4A至圖4F之任一者中所繪示。

在一些實施例中，如圖8C至圖8E中所示，若干通路部分105-1b對應地放置於全部導電部件103上。放置於全部導電部件103上之通路部分105-1b可減小半導體結構700之內應力。在一些實施例中，對應導電部件103上之通路部分105-1b可呈一預定圖案。在一些實施例中，放置於導電部件103上之通路部分105-1b可配置成各種圖案，例如如圖2A至圖2R及圖4A至圖4F之任一者中所繪示。

在一些實施例中，對應導電部件103上之通路部分105-1b可呈各種形狀或尺寸。在一些實施例中，如圖8F至圖8G中所示，一些通路部分105-1b 呈一卵形或橢圓形形狀。在一些實施例中，如圖8H中所示，全部通路部分105-1b呈一卵形或橢圓形形狀。呈一卵形或橢圓形形狀之通路部分105-1b可減小半導體結構800之內應力。在一些實施例中，如圖8F中所示，放置於半導體結構800之角隅處之導電部件103上之通路部分105-1b可呈一卵形或橢圓形形狀。在一些實施例中，如圖8G中所示，放置於相鄰於半導體結構800之邊緣之導電部件103上之通路部分105-1b呈一卵形或橢圓形形狀。在一些實施例中，如圖8H中所示，全部通路部分105-1b呈一卵形或橢圓形形狀。

在一些實施例中，呈一卵形或橢圓形形狀之通路部分105-1b之各者包含沿其最長長度且指向一預定方向之一軸線105-1c。在一些實施例中，如圖8F至圖8H中所示，全部軸線105-1c指向半導體結構800之一中心或一中心部分。此構形可減小半導體結構800之內應力。在一些實施例中，如圖8F中所示，通路部分105-1b經定向，使得放置於半導體結構800之角隅處之導電部件103上之通路部分105-1b之軸線105-1c指向半導體結構800之中心。在一些實施例中，如圖8G中所示，放置於邊緣處之導電部件103上之通路部分105-1b之軸線105-1c指向半導體結構800之中心。在一些實施例中，如圖8H中所示，全部通路部分105-1b之軸線105-1c指向半導體結構800之中心。

在本揭露中，亦揭示一種製造一半導體結構(100、300、500或700)之方法。在一些實施例中，一半導體結構(100、300、500或700)由一方法1000形成。方法1000包含數個操作且描述及繪示不應被視為對操作序列的限制。圖9係製造一半導體結構(100、300、500或700)之一方法1000之一實施例。方法1000包含數個操作(1001、1002、1003、1004及1005)。

在操作1001中，收納或提供一晶粒101，如圖10A中所示。在一些實施例中，晶粒101放置於一基板901上方。在一些實施例中，晶粒101包含放置於晶粒101上方或內之一晶粒墊101a。在一些實施例中，晶粒墊101a由一鈍化層101b部分地覆蓋。在一些實施例中，晶粒101、晶粒墊101a及鈍化層101b具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的構形。在一些實施例中，鈍化層101b藉由任何適合操作(諸如旋塗或類似者)而放置於晶粒101上方。在一些實施例中，鈍化層101b藉由任何適合操作(諸如微影及蝕刻操作)而圖案化以移除鈍化層101b之一些部分且暴露晶粒墊101a之一部分。

在一些實施例中，基板901係用於暫時支撐晶粒101及隨後沈積於其上之其他組件之一載體基板。在一些實施例中，基板901係一晶圓。在一些實施例中，基板901包含矽、玻璃、陶瓷或類似者。在一些實施例中，晶粒101藉由一黏著劑(諸如黏膠、膠帶等)而暫時附接至基板901。

在操作1002中，在晶粒101之晶粒墊101a上方放置一導電部件103，如圖10B中所示。在一些實施例中，導電部件103形成於晶粒墊101a上方且由一第一介電層102環繞。在一些實施例中，第一介電層102放置於鈍化層101b上方且藉由任何適合操作(諸如微影及蝕刻操作)而圖案化，以移除第一介電層102之一些部分且暴露晶粒墊101a之部分。在一些實施例中，導電材料放置於晶粒墊101a之暴露部分上方及第一介電層102內以形成導電部件103。在一些實施例中，導電部件103藉由任何適合操作(諸如電鍍、濺鍍或類似者)形成。在一些實施例中，導電部件103具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在操作1003中，形成一成型件104，如圖10C及圖10D中所示。在一些 實施例中，成型件104放置於基板901上方且圍繞晶粒101、第一介電層102及導電部件103。在一些實施例中，藉由將一模塑料放置於基板901、第一介電層102及導電部件103上方而形成成型件102。接著，研磨模塑料以向下薄化模塑料直至導電部件103暴露。在一些實施例中，成型件104具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。在一些實施例中，在形成成型件104之後卸離並移除基板901，如圖10D中所示。

在操作1004中，在成型件104、第一介電層102及導電部件103上方放置一第二介電層105a，如圖10E中所示。在一些實施例中，第二介電層105a之放置係在晶粒101及成型件104上方形成一重佈層(RDL)之操作之一部分。在一些實施例中，第二介電層105a藉由任何適合操作(諸如旋塗、化學氣相沈積(CVD)等)而放置。在一些實施例中，第二介電層105a藉由任何適合操作(諸如微影及蝕刻操作)而圖案化以移除第二介電層105a之一些部分且暴露導電部件103之一部分。在一些實施例中，第二介電層105a經圖案化以在導電部件103上方形成若干凹槽105d。在一些實施例中，凹槽105d朝向導電部件103延伸通過第二介電層105a。在一些實施例中，第二介電層105a具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在操作1005中，形成一第一互連結構105-1，如圖10F中所示。在一些實施例中，藉由將一導電材料放置於第二介電層105a上方及凹槽105d內而形成第一互連結構105-1。在一些實施例中，第一互連結構105-1藉由電鍍或其他適合操作而放置。在一些實施例中，第一互連結構105-1之形成係形成RDL之操作之一部分。在一些實施例中，第一互連結構105-1具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，第一互連結構105-1包含一平台部分105-1a及若干通路部分105-1b。在一些實施例中，平台部分105-1a沿第二介電層105a放置，且通路部分105-1b放置於凹槽105d內。在一些實施例中，通路部分105-1b與平台部分105-1a電連接且自平台部分105-1a突出。在一些實施例中，第一互連結構105-1藉由通路部分105-1b而與導電部件103電連接。在一些實施例中，通路部分105-1b之各者至少部分與導電部件103接觸。

在一些實施例中，將通路部分105-1b形成為如上文所述及圖2A至圖2R、圖4A至圖4F、圖6A、圖6B及圖8A至圖8H之任一者中所繪示之一預定圖案。在一些實施例中，通路部分105-1b之與導電部件103接觸之一剖面呈如上文所述及圖2A至圖2R、圖4A至圖4F、圖6A、圖6B及圖8A至圖8H之任一者中所繪示之一預定形狀。在一些實施例中，通路部分105-1b之剖面呈一圓形、卵形或橢圓形形狀。

在一些實施例中，在第一互連結構105-1及第二介電層105a上方放置一第三介電層105b，如圖10G中所示。在一些實施例中，第三介電層105b之放置係形成RDL之操作之一部分。在一些實施例中，第三介電層105b藉由任何適合操作(諸如旋塗、化學氣相沈積(CVD)等)而放置。在一些實施例中，第三介電層105b藉由任何適合操作(諸如微影及蝕刻操作)而圖案化以移除第三介電層105b之一些部分且暴露第一互連結構105-1之一部分。在一些實施例中，第三介電層105b具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，在第三介電層105b上方及內放置一第二互連結構105-2，如圖10G中所示。在一些實施例中，第二互連結構105-2透過平台部分105-1a與第一互連結構105-1電連接。在一些實施例中，第二互連結構 105-2之至少一部分上覆於通路部分105-1b。在一些實施例中，第二互連結構105-2藉由電鍍或其他適合操作而放置。在一些實施例中，第二互連結構105-2之形成係形成RDL之操作之一部分。在一些實施例中，第二互連結構105-2具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，在第二互連結構105-2及第三介電層105b上方放置一第四介電層105c，如圖10G中所示。在一些實施例中，第四介電層105c之放置係形成RDL之操作之一部分。在一些實施例中，第四介電層105c藉由任何適合操作(諸如旋塗、化學氣相沈積(CVD)等)而放置。在一些實施例中，第四介電層105c藉由任何適合操作(諸如微影及蝕刻操作)而圖案化以移除第四介電層105c之一些部分且暴露第二互連結構105-2之一部分。在一些實施例中，第四介電層105c具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，在第二互連結構105-2上方放置一導電墊106，如圖10H中所示。在一些實施例中，導電墊106與第二互連結構105-2電連接。在一些實施例中，導電墊106藉由任何適合操作(諸如濺鍍、電鍍等)而形成。在一些實施例中，導電墊106係經構形以接納一導電結構之一UBM墊。在一些實施例中，導電墊106具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，在導電墊106上方放置一導電凸塊107，如圖10H中所示。在一些實施例中，導電凸塊107藉由植球、上銲料、模版印刷或其他適合操作而放置於導電墊106上方。在一些實施例中，導電凸塊107在放置於導電墊106上方之後經歷熱或回銲操作。在一些實施例中，導電凸塊107 具有類似於上文所述或圖1、圖3、圖5及圖7之任一者中所繪示的一構形。

在一些實施例中，在放置導電凸塊107之後卸離或移除基板901。在一些實施例中，形成一半導體結構100。半導體結構100具有與上文所述或圖1、圖3、圖5及圖7之任一者中所繪示之半導體結構(100、300、500或700)類似的一構形。在一些實施例中，導電凸塊107與另一基板接合以便電連接晶粒101與另一基板。

在本揭露中，揭示一種改良的半導體結構。半導體結構包含與放置於一晶粒上方之一導電部件電連接之一互連結構。互連結構包含與導電部件接觸之若干通路部分。互連結構之此構形可增大互連結構與導電部件之間之接觸表面積，且因此可改良其等電連接且最小化或防止互連結構與導電部件之分層。

在一些實施例中，一種半導體結構包含：一晶粒，其包含放置於晶粒上方之一晶粒墊；一導電部件，其放置於晶粒墊上方並與晶粒墊電連接；一成型件，其環繞晶粒及導電部件；及一重佈層(RDL)，其放置於成型件、導電部件及晶粒上方，RDL包含一介電層及一互連結構。互連結構包含一平台部分及複數個通路部分，平台部分放置於介電層上方，複數個通路部分貫穿介電層自平台部分突出至導電部件，且複數個通路部分之各者至少部分與導電部件接觸。

在一些實施例中，複數個通路部分隨機配置在導電部件上方，或以一預定圖案或一規則陣列配置在導電部件上方。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面具有與複數個通路部分之另一者之與導電部件接觸之一表面實質上不同的一形狀。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面呈一卵形或橢圓形形狀，且 複數個通路部分之另一者之與導電部件接觸之一表面呈一圓形形狀。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面包含沿表面之一軸線，且該軸線指向半導體結構之一中心或一中心部分。在一些實施例中，複數個通路部分之一者與導電部件部分地接觸。在一些實施例中，複數個通路部分之一者不與導電部件接觸，且複數個通路部分之另一者至少部分與導電部件接觸。在一些實施例中，RDL進一步包含一第二互連結構，該第二互連結構與互連結構電連接且至少部分地上覆於互連結構之複數個通路部分。在一些實施例中，複數個通路部分之與導電部件接觸之一總表面積對導電部件之一表面積之一比率實質上大於約1：40。在一些實施例中，複數個通路部分之一者之與導電部件接觸之一表面具有約10um之一寬度，且導電部件之與複數個通路部分接觸之一表面具有約90um之一寬度。在一些實施例中，複數個通路部分之數目為約2個至約20個。在一些實施例中，導電部件及互連結構包含銅。在一些實施例中，半導體結構進一步包含放置於RDL上方且經構形以接納一導電凸塊之一導電墊。

在一些實施例中，一種半導體結構包含：一晶粒，其包含放置於晶粒上方之複數個晶粒墊；複數個導電部件，其等對應地放置於複數個晶粒墊上方並與該等晶粒墊電連接；一成型件，其環繞晶粒及複數個導電部件；及一重佈層(RDL)，其放置於成型件、複數個導電部件及晶粒上方，且包含一介電層及複數個互連結構，其中複數個互連結構之各者包含一平台部分及複數個通路部分，平台部分伸長於介電層上方，且複數個通路部分自平台部分突出，並穿過介電層，且與複數個導電部件之一對應者接觸。

在一些實施例中，與複數個導電部件之一者接觸之複數個通路部分配置成相同或不同於與複數個導電部件之另一者接觸之複數個通路部分的一 預定圖案。在一些實施例中，複數個導電部件配置成一規則陣列。在一些實施例中，複數個通路部分放置於複數個導電部件之對應者之一表面內。

在一些實施例中，一種製造一半導體結構之方法包含：提供一晶粒，該晶粒包含放置於晶粒上方之一晶粒墊；在晶粒之晶粒墊上方放置一導電部件；形成環繞晶粒及導電部件之一成型件；在成型件、晶粒及導電部件上方放置一介電層；及形成包含一平台部分及複數個通路部分之一互連結構。平台部分放置於介電層上方，複數個通路部分放置於導電部件上方且貫穿介電層自平台部分突出至導電部件，且複數個通路部分之各者至少部分與導電部件接觸。

在一些實施例中，形成互連結構包含將一導電材料放置至朝向導電部件延伸通過介電層之複數個凹槽中，以形成複數個通路部分。在一些實施例中，介電層之放置包含藉由移除導電部件上方之介電層之一些部分而圖案化介電層以形成朝向導電部件延伸通過介電層之複數個凹槽。

前文概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應意識到，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、置換及更改。

100‧‧‧半導體結構

101‧‧‧晶粒

101a‧‧‧晶粒墊

101b‧‧‧鈍化層

102‧‧‧第一介電層

103‧‧‧導電部件

104‧‧‧成型件

105‧‧‧重佈層(RDL)

105-1‧‧‧第一互連結構

105-1a‧‧‧平台部分

105-1b‧‧‧通路部分

105-2‧‧‧第二互連結構

105a‧‧‧第二介電層

105b‧‧‧第三介電層

105c‧‧‧第四介電層

105d‧‧‧凹槽

106‧‧‧導電墊

107‧‧‧導電凸塊

200‧‧‧部分

W1‧‧‧寬度

W2‧‧‧寬度

Claims (10)

1. 一種半導體結構，其包括：一晶粒，其包含放置於該晶粒上方之一晶粒墊；一導電部件，其放置於該晶粒墊上方並與該晶粒墊電連接；一成型件，其環繞該晶粒及該導電部件；及一重佈層(RDL)，其放置於該成型件、該導電部件及該晶粒上方，且包含一介電層及一互連結構，其中該互連結構包含一平台部分及複數個通路部分，該平台部分放置於該介電層上方，該複數個通路部分貫穿該介電層自該平台部分突出至該導電部件，該複數個通路部分之各者至少部分與該導電部件接觸，該複數個通路部分的一總表面積大於該複數個通路部分之與該導電部件接觸之一總表面積，且該複數個通路部分之與該導電部件接觸之該總表面積對導電部件之一表面積之一比率實質上大於約1：40。
2. 如請求項1之半導體結構，其中該複數個通路部分之一者與導電部件部分地接觸。
3. 一種半導體結構，其包括：一晶粒，其包含放置於該晶粒上方之一第一晶粒墊與一第二晶粒墊；一第一導電部件，其放置於該第一晶粒墊上方並與該第一晶粒墊電連接； 一第二導電部件，其放置於該第二晶粒墊上方並與該第二晶粒墊電連接；一成型件，其環繞該晶粒、該第一導電部件及該第二導電部件；及一重佈層(RDL)，其放置於該成型件、該第一導電部件、該第二導電部件及該晶粒上方，且包含一介電層及一第一互連結構及一第二互連結構，其中該第一互連結構包含一第一平台部分及複數個第一通路部分，該第二互連結構包含一第二平台部分及複數個第二通路部分，該複數個第一通路部分自該第一平台部分突出、貫穿該介電層至接觸該第一導電部件，該複數個第二通路部分自該第二平台部分突出、貫穿該介電層至接觸該第二導電部件，其中該複數個第一通路部分的數量大於該複數個第二通路部分的數量。
4. 如請求項3之半導體結構，其中該複數個第一通路部件放置於該第一導電部件之一表面內，或該複數個第二通路部件放置於該第二導電部件之一表面內。
5. 一種半導體結構，其包括：一晶粒，包含一晶粒墊；一導電柱，其放置於該晶粒墊上方並與該晶粒墊電連接；一成型件，其環繞該晶粒、該晶粒墊及該導電柱，其中該成型件包含一第一上表面，該晶粒墊包含一第二上表面，該第一上表面高於該第二上表面；及 一重佈層(RDL)，其放置於該成型件、該導電柱及該晶粒上方，且包含一介電層及一互連結構，其中該介電層放置於該導電柱及該成型件上方，該互連結構包含一平台部分及複數個通路部分，該平台部分放置於該介電層上方，該複數個通路部分自該平台部分突出、貫穿該介電層至該接觸導電柱，且部分之該介電層放置於二個該複數個通路部分之間。
6. 如請求項5之半導體結構，其中該部分之該介電層在該平台部分與該導電柱之間延伸。
7. 一種製造一半導體結構之方法，其包括：提供一晶粒，該晶粒包含放置於該晶粒上方之一晶粒墊；在該晶粒之該晶粒墊上方放置一導電部件；形成環繞該晶粒及該導電部件之一成型件；在該成型件、該晶粒及該導電部件上方放置一介電層；及形成包含一平台部分及複數個通路部分之一互連結構，其中該平台部分放置於該介電層上方，該複數個通路部分放置於該導電部件上方且貫穿該介電層自該平台部分突出至該導電部件，該複數個通路部分之各者至少部分與該導電部件接觸，該複數個通路部分的一總表面積大於該複數個通路部分之與該導電部件接觸之一總表面積，且該複數個通路部分之至少下部分藉由該介電層彼此分離。
8. 如請求項7之方法，其中該複數個通路部分隨機地配置在該導電部件 上方，或以一預定圖案或一規則陣列配置在該導電部件上方。
9. 一種製造一半導體結構之方法，其包括：提供一晶粒，該晶粒包含放置於該晶粒上方之一晶粒墊；在該晶粒之該晶粒墊上方放置一導電部件；形成環繞該晶粒及該導電部件之一成型件；在該晶粒、該導電部件及該成型件上方放置一介電層；及在該介電層上方放置一第一互連結構及一第二互連結構，其中該第一互連結構包含一第一平台部分及自該第一平台部分突出之複數個第一通路部分，該第二互連結構包含一第二平台部分及自該第二平台部分突出之至少一個第二通路部分，該複數個第一通路部分穿過該介電層並接觸該導電部件，該至少一個第二通路部分穿過該介電層並接觸該導電部件，且該成型件包含一第一上表面，該晶粒墊包含一第二上表面，該第一上表面高於該第二上表面，其中該至少一個第二通路部分不同於該複數個第一通路部分。
10. 一種製造一半導體結構之方法，其包括：提供一晶粒，該晶粒包含放置於該晶粒上方之複數個晶粒墊；在該晶粒之該複數個晶粒墊上方放置一第一導電部件及一第二導電部件；形成環繞該晶粒、該第一導電部件及該第二導電部件之一成型件；在該晶粒、該第一導電部件、該第二導電部件及該成型件上方放置一介電層；及 在該介電層上方放置一第一互連結構及一第二互連結構，其中該第一互連結構包含一第一平台部分及自該第一平台部分突出之複數個第一通路部分，該第二互連結構包含一第二平台部分及自該第二平台部分突出之複數個第二通路部分，該複數個第一通路部分穿過該介電層並接觸該第一導電部件，且該複數個第二通路部分穿過該介電層並接觸該第二導電部件，其中該複數個第一通路部分不同於該複數個第二通路部分，其中該複數個第一通路部分的數量大於該複數個第二通路部分的數量。

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