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TWI709225B - 記憶胞及形成記憶體電路的方法 - Google Patents

記憶胞及形成記憶體電路的方法 Download PDF

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TWI709225B
TWI709225B TW108124896A TW108124896A TWI709225B TW I709225 B TWI709225 B TW I709225B TW 108124896 A TW108124896 A TW 108124896A TW 108124896 A TW108124896 A TW 108124896A TW I709225 B TWI709225 B TW I709225B
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transistor
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TW108124896A
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藤原英弘
廖宏仁
潘顯裕
林志宇
陳炎輝
奧野泰利
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台灣積體電路製造股份有限公司
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Abstract

一種記憶胞，包含：第一上拉電晶體及第二上拉電晶體； 第一傳輸閘極電晶體及第二傳輸閘極電晶體；以及金屬接觸窗。第一上拉電晶體具有在第一方向上延伸的第一主動區。第一傳輸閘極電晶體具有在第一方向上延伸且在第二方向上與第一主動區分隔開的第二主動區。第二主動區與第一主動區相鄰。第二傳輸閘極電晶體耦接至第二上拉電晶體。金屬接觸窗在第二方向上延伸，且自第一主動區延伸至第二主動區。金屬接觸窗將第一上拉電晶體的汲極與第一傳輸閘極電晶體的汲極耦接。第一傳輸閘極電晶體及第二傳輸閘極電晶體以及第一上拉電晶體及第二上拉電晶體為四電晶體記憶胞的一部分。

Description

記憶胞及形成記憶體電路的方法
本發明實施例提供一種記憶胞及形成記憶體電路的方法。
半導體積體電路(integrated circuit；IC)工業已產生各式各樣數位元件以解決多個不同區域中的問題。諸如記憶體巨集的這些數位元件中的一些經組態用於儲存資料。隨著IC變得更小且更複雜，這些數位元件內的導電線的電阻亦會改變，從而影響這些數位元件的操作電壓及整體IC效能。
本發明實施例提供一種記憶胞包括：第一上拉電晶體、第一傳輸閘極電晶體、第二上拉電晶體、第二傳輸閘極電晶體以及第一金屬接觸窗。第一上拉電晶體具有在第一方向上延伸且位於第一層級上的第一主動區。第一傳輸閘極電晶體具有在第一方向上延伸且位於第一層級上的第二主動區，且在不同於第一方向的第二方向上與第一主動區分隔開。第二主動區與第一主動區相鄰。第二傳輸閘極電晶體耦接至第二上拉電晶體。第一金屬接觸 窗在第二方向上延伸且自第一主動區延伸至第二主動區。第一金屬接觸窗位於不同於第一層級的第二層級上。第一金屬接觸窗將第一上拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一上拉電晶體以及第二上拉電晶體為四電晶體(4T)記憶胞的一部分。
本發明實施例提供一種形成記憶體電路的方法包括：藉由處理器來產生記憶體電路的佈局設計，佈局設計具有胞邊界。產生佈局設計包括：產生對應於製造第一下拉電晶體的第一主動區的第一主動區佈局圖案，第一主動區佈局圖案在第一方向上延伸，且位於第一層級上；產生對應於製造第一傳輸閘極電晶體的第二主動區的第二主動區佈局圖案，第二主動區佈局圖案在第一方向上延伸，位於第一層級上，且在不同於第一方向的第二方向上與第一主動區佈局圖案分隔開；產生對應於製造第二下拉電晶體的第三主動區的第三主動區佈局圖案，第三主動區佈局圖案在第一方向上延伸，位於第一層級上，且耦接至第一主動區佈局圖案；產生對應於製造第二傳輸閘極電晶體的第四主動區的第四主動區佈局圖案，第四主動區佈局圖案在第一方向上延伸，位於第一層級上，在第二方向上耦接至第三主動區佈局圖案，且在第一方向上與第二主動區佈局圖案分隔開；產生對應於製造第一金屬接觸窗的第一金屬接觸窗佈局圖案，第一金屬接觸窗佈局圖案在第二方向上延伸，與記憶胞的胞邊界及第一主動區佈局圖案交疊，且位於不同於第一層級的第二層級上，且第一金屬接觸窗電耦接至第一下拉電晶體的源極；以及產生對應於製造第二金屬接觸窗的第二金屬接觸窗佈局圖案，第二金屬接觸窗佈局圖案在第 二方向上延伸，與記憶胞的胞邊界及第三主動區佈局圖案交疊，且位於第二層級上，且第二金屬接觸窗電耦接至第二下拉電晶體的源極；以及基於佈局設計來製造記憶體電路，記憶體電路為包含第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一下拉電晶體以及第二下拉電晶體的四電晶體(4T)記憶胞。
本發明實施例提供一種記憶胞包括：第一下拉電晶體、第一傳輸閘極電晶體、第二下拉電晶體、第二傳輸閘極電晶體、第一金屬接觸窗以及第二金屬接觸窗。第一下拉電晶體具有在第一方向上延伸且位於第一層級上的第一主動區。第一傳輸閘極電晶體具有在第一方向上延伸且位於第一層級上的第二主動區，且在不同於第一方向的第二方向上與第一主動區分隔開。第二下拉電晶體，具有在第一方向上延伸且位於第一層級上的第三主動區，且在第一方向上與第一主動區分隔開。第二傳輸閘極電晶體具有在第一方向上延伸且位於第一層級上的第四主動區，其在第二方向上與第三主動區分隔開，且在第一方向上與第二主動區分隔開。第一金屬接觸窗在第二方向上延伸，且自第一主動區延伸至第二主動區。第一金屬接觸窗位於不同於第一層級的第二層級上。第一金屬接觸窗將第一下拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。第二金屬接觸窗在第二方向上延伸，且自第三主動區延伸至第四主動區。第二金屬接觸窗位於第二層級上，且將第二下拉電晶體的汲極電耦接至第二傳輸閘極電晶體的汲極。第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一下拉電晶體以及第二下拉電晶體為四電晶體(4T)記憶胞的一部分。
100A:記憶體巨集
100B、100C:記憶胞
102:胞陣列
200、400、716:佈局設計
200A、200B、400A:部分
202:主動區佈局圖案集合
202a、202a1、202a2、202b、202b1、202b2:主動區佈局圖案
204:閘極佈局圖案集合
204a、204b、204c:閘極佈局圖案
206:氧化物擴散邊緣上連續多晶矽佈局圖案
208:切割特徵佈局圖案集合
208a、208b:多晶矽切割特徵佈局圖案
210、212、218、222:導電特徵佈局圖案集合
210a、210b、210c、210d、210e、210f、212a、212b、212c、212d、212e、212f、218a、218b、218c、218d、218e、222a、222b、222c、222d、222e、422b、422d:導電特徵佈局圖案
214、220、226:通孔佈局圖案集合
214a、214b、214c、214d、214e、214f、214g、214h、214i、 214j、220a、220b、220c、220d、220e、226a、226b、226c、226d、226e:通孔佈局圖案
250:胞邊界
300、500:積體電路
301:第一阱
301a、302a:第一部分
301b、302b:第二部分
302:第二阱
303、305:主動區集合
303a1、303a2、303b1、303b2、305a1、305a2、305b1、305b2:主動區
304:閘極集合
304a、304a1、304a2、304b、304b1、304b2、304c:閘極結構
310:接觸窗集合
310a、310b、310c、310d、310e、310f、312a、312b、312c、312d、312e、312f、318a、318b、318c、318d、318e、322a、322b、322c、322d、322e、522b、522d:導電結構
312、318、322:導電結構集合
314、320、326:通孔集合
314a、314b、314c、314d、314e、314f、314g、314h、314i、314j、320a、320b、320c、320d、320e、326a、326b、326c、326d、326e:通孔
330:絕緣部分
600A、600B:方法
602、604、610、612、614、616、618、620、622、624、626:操作
700:系統
702:硬體處理器
704:記憶體
706:電腦程式碼
708:匯流排
710:輸入/輸出介面
712:網路介面
714:網路
718:使用者介面
800:積體電路製造系統
820:設計單位
822:積體電路設計佈局
830:罩幕單位
832:資料準備
834:罩幕製造
840:積體電路工廠
842:半導體晶圓
860:積體電路元件
A-A'、B-B'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H'、I-I'、J-J':平面
BL、BL[1]、BL[N]:位元線
BLB、BLB[1]、BLB[N]:反相位元線
ND、NDB:儲存節點
PD0、PD1、PG2、PG3:N型金屬氧化物半導體電晶體
PG0、PG1、PU0、PU1:P型金屬氧化物半導體電晶體
VDD:供應電壓
VSS:供應參考電壓
WL、WL[1]、WL[M]:字元線
X:第一方向
Y:第二方向
結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1A為根據一些實施例的記憶體巨集的電路圖。
圖1B為根據一些實施例的記憶胞的電路圖。
圖1C為根據一些實施例的記憶胞的電路圖。
圖2A、圖2B以及圖2C為根據一些實施例的佈局設計的圖。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H以及圖3I為根據一些實施例的至少一個積體電路的圖。
圖4A及圖4B為根據一些實施例的佈局設計的圖。
圖5為根據一些實施例的積體電路的圖。
圖6A為根據一些實施例的製造積體電路的方法的流程圖。
圖6B為根據一些實施例的產生記憶體陣列電路的佈局設計的方法的流程圖。
圖7為根據一些實施例的用於設計積體電路佈局設計的系統的方塊圖。
圖8為根據一些實施例的積體電路(IC)製造系統及與此相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置或類似者的 具體實例以簡化本揭露內容。當然，此等組件、材料、值、步驟、配置或類似者僅為實例且並不旨在進行限制。本揭露亦涵蓋其他組件、材料、值、步驟、配置或類似者。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複元件標號及/或字母。此重複是出於簡化及清晰的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......之上(above)」、「上部(upper)」以及類似者的空間相對術語來描述如在圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，一種記憶胞包含：第一上拉電晶體、第二上拉電晶體、第一傳輸閘極電晶體、第二傳輸閘極電晶體以及第一金屬接觸窗。在一些實施例中，第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一上拉電晶體以及第二上拉電晶體為四電晶體(four transistor；4T)記憶胞的一部分。在一些實施例中，第二傳輸閘極電晶體耦接至第二上拉電晶體。
在一些實施例中，第一上拉電晶體具有在第一方向上延 伸且位於第一層級上的第一主動區。在一些實施例中，第一傳輸閘極電晶體具有在第一方向上延伸的第二主動區。在一些實施例中，第二主動區位於第一層級上，且在不同於第一方向的第二方向上與第一主動區分隔開。在一些實施例中，第二主動區與第一主動區相鄰。
在一些實施例中，第一金屬接觸窗在第二方向上延伸，且自第一主動區延伸至第二主動區。在一些實施例中，第一金屬接觸窗位於不同於第一層級的第二層級上。在一些實施例中，第一金屬接觸窗使第一上拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。
記憶體巨集
圖1A為根據一些實施例的記憶體巨集100A的電路圖。在圖1的實施例中，記憶體巨集100A為靜態隨機存取記憶體(static random access memory；SRAM)巨集。SRAM用於說明，而其他類型的記憶體則是在各種實施例的範圍內。
記憶體巨集100A包括具有M個列及N個行的胞陣列102，其中N為對應於胞陣列102中的行數的正整數，且M為對應於胞陣列102中的列數的正整數。胞陣列102中的胞的行沿著第一方向X排列。胞陣列102中的胞的列沿著第二方向Y排列。第二方向Y不同於第一方向X。在一些實施例中，第二方向垂直於第一方向。在一些實施例中，胞陣列102包含一或多個單埠(single port；SP)SRAM胞。在一些實施例中，胞陣列102包含一或多個雙埠(dual port；DP)SRAM胞。胞陣列102中的不同類型的記憶胞亦在本揭露內容的涵蓋範圍內。
記憶體巨集100A更包含N個位元線BL[1]至位元線BL[N](統稱為「位元線BL」)及N個反相位元線BLB[1]至反相位元線BLB[N](統稱為「反相位元線BLB」)。胞陣列102中的行1至行N中的每一行與相對應的位元線BL[1]至位元線[N]及相對應的反相位元線BLB[1]至反相位元線BLB[N]交疊。每一位元線BL或每一反相位元線BLB在胞的行(例如，行1至行N)上方並沿著第二方向Y延伸。
記憶體巨集100A更包含M個字元線WL[1]至字元線WL[M](統稱為「字元線WL」)。胞陣列102中的列1至列M中的每一列與相對應的字元線WL[1]至字元線WL[M]交疊。每一字元線WL在胞的對應列(例如，列1至列M)上方並沿著第一方向X延伸。
記憶體巨集100A的不同組態在本揭露內容的涵蓋範圍內。
記憶胞
圖1B為根據一些實施例的可用於圖1A中的記憶胞100B的電路圖。
記憶胞100B可用作圖1A的記憶體巨集100A中的一或多個記憶胞。
記憶胞100B為用於說明的四電晶體(4T)單埠(SP)SRAM記憶胞。在一些實施例中，記憶胞100B包含不同於四個的多個電晶體。其他類型的記憶體亦在各種實施例的範圍內。
記憶胞100B包括兩個P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)電晶體PG0及P型金屬氧化 物半導體電晶體PG1，以及兩個N型金屬氧化物半導體(N-type metal oxide semiconductor；NMOS)電晶體PD0及N型金屬氧化物半導體電晶體PD1。PMOS電晶體PG0及PMOS電晶體PG1經組態為傳輸閘極(pass-gate)電晶體，且NMOS電晶體PD0及NMOS電晶體PD1經組態為下拉(pull-down)電晶體。
NMOS電晶體PD0的汲極端子、NMOS電晶體PD1的閘極端子以及PMOS電晶體PG0的源極端子在經組態為儲存節點ND的節點處耦接在一起。NMOS電晶體PD1的汲極端子、NMOS電晶體PD0的閘極端子以及PMOS電晶體PG1的源極端子在經組態為儲存節點NDB的節點處耦接在一起。
NMOS電晶體PD0及NMOS電晶體PD1中的每一者的源極端子經組態為具有供應參考電壓VSS的供應參考電壓節點(未標記)。NMOS電晶體PD0及NMOS電晶體PD1中的每一者的源極端子亦耦接至供應參考電壓VSS。
字元線WL與PMOS電晶體PG0及PMOS電晶體PG1中的每一者的閘極端子耦接。字元線WL亦稱為寫入控制線，此是因為PMOS電晶體PG0及PMOS電晶體PG1經組態以藉由字元線WL上的訊號來控制以便在位元線BL、位元線BLB與相對應的節點ND、節點NDB之間傳送資料。
PMOS電晶體PG0的汲極端子耦接至位元線BL。PMOS電晶體PG1的汲極端子耦接至位元線BLB。位元線BL及位元線BLB經組態為用以記憶胞100B的資料輸入及資料輸出兩者。在一些實施例中，在寫入操作中，將邏輯值施加到第一位元線BL且將相反邏輯值施加到另一位元線BLB，使得位元線上的邏輯值能夠 寫入至記憶胞100B。位元線BL及位元線BLB中的每一者稱為資料線，此是因為位元線BL及位元線BLB上攜載的資料經寫入至相對應的節點ND及節點NDB且自相對應的節點ND及節點NDB讀取。
記憶胞100B的不同組態亦在本揭露內容的涵蓋範圍內。舉例而言，PMOS電晶體PG0、PMOS電晶體PG1、NMOS電晶體PD0或NMOS電晶體PD1的源極端子或汲極端子可與PMOS電晶體PG0、PMOS電晶體PG1、NMOS電晶體PD0或NMOS電晶體PD1的對應汲極端子或源極端子調換，且反之亦然。
另一記憶胞
圖1C為根據一些實施例的可用於圖1A中的記憶胞100C的電路圖。
記憶胞100C可用作圖1A的記憶體巨集100A中的一或多個記憶胞。
記憶胞100C為用於說明的4T SP SRAM記憶胞。在一些實施例中，記憶胞100C包含不同於四個的多個電晶體。其他類型的記憶體亦在各種實施例的範圍內。
記憶胞100C包括兩個PMOS電晶體PU0及PMOS電晶體PU1，以及兩個NMOS電晶體PG2及NMOS電晶體PG3。NMOS電晶體PG2及NMOS電晶體PG3經組態為傳輸閘極電晶體，且PMOS電晶體PU0及PMOS電晶體PU1經組態為上拉(pull-up)電晶體。
PMOS電晶體PU0的汲極端子、PMOS電晶體PU1的閘極端子以及NMOS電晶體PG2的源極端子在經組態為儲存節點 ND的節點處耦接在一起。PMOS電晶體PU1的汲極端子、PMOS電晶體PU0的閘極端子以及NMOS電晶體PG3的源極端子在經組態為儲存節點NDB的節點處耦接在一起。
PMOS電晶體PU0及PMOS電晶體PU1中的每一者的源極端子經組態為具有供應電壓VDD的供應電壓節點(未標記)。PMOS電晶體PU0及PMOS電晶體PU1中的每一者的源極端子亦耦接至供應電壓VDD。
字元線WL與NMOS電晶體PG2及NMOS電晶體PG3中的每一者的閘極端子耦接。NMOS電晶體PG2及NMOS電晶體PG3經組態以藉由字元線WL上的訊號來控制以便在位元線BL、位元線BLB與相對應的節點ND、節點NDB之間傳送資料。
NMOS電晶體PG2的汲極端子耦接至位元線BL。NMOS電晶體PG3的汲極端子耦接至位元線BLB。位元線BL及位元線BLB經組態為用以記憶胞100C的資料輸入及資料輸出兩者。在一些實施例中，在寫入操作中，將邏輯值施加到位元線BL且將相反邏輯值施加到另一位元線BLB，使得位元線上的邏輯值能夠寫入至記憶胞100C。位元線BL及位元線BLB中的每一者稱為資料線，此是因為位元線BL及位元線BLB上攜載的資料經寫入至相對應的節點ND及節點NDB且自相對應的節點ND及節點NDB讀取。
記憶胞100C的不同組態亦在本揭露內容的涵蓋範圍內。舉例而言，NMOS電晶體PG2、NMOS電晶體PG3、PMOS電晶體PU0或PMOS電晶體PU1的源極端子或汲極端子可與NMOS電晶體PG2、NMOS電晶體PG3、PMOS電晶體PU0或PMOS 電晶體PU1的相對應的汲極端子或源極端子調換，且反之亦然。
佈局設計
圖2A至圖2C為根據一些實施例的佈局設計200的圖。佈局設計200為圖1B的記憶胞100B或圖1C的記憶胞100C的佈局圖。佈局設計200可用以製造記憶胞100B或記憶胞100C。
佈局設計200包含部分200A(圖2A)及部分200B(圖2B)。為了便於說明，圖2A的佈局設計200未包含部分200B。類似地，為了便於說明，圖2B的佈局設計200未包含部分200A。
如圖2C中所繪示，佈局設計200包含圖2A的部分200A及圖2B的部分200B。換言之，圖2C的佈局設計為當部分200A的胞邊界及部分200B的胞邊界對準時，圖2A的佈局部分200A與圖2B的佈局部分200B的組合。為了便於說明，圖2A至圖2B中的一些經標示的部件並未標示在圖2C中。在一些實施例中，圖2A至圖2C的佈局設計200包含未在圖2A至圖2C中繪示的額外部件。
圖2A的佈局設計200包含部分200A。部分200A包含佈局設計200的主動(OD)層級、多閘極(Poly)層級、擴散上金屬(metal on diffusion；MD)層級、擴散上通孔(via over diffusion；VD)層級以及閘極上通孔(via over gate；VG)層級的特徵。
圖2B的佈局設計200包含部分200B。部分200B包含佈局設計200的金屬1(metal 1；M1)層級、金屬2(metal two；M2)層級、通孔0(via zero；V0)層級以及通孔1(via one；V1)層級的特徵。
佈局設計200包含主動區佈局圖案202a及主動區佈局圖 案202b(統稱為「主動區佈局圖案集合202」)。
主動區佈局圖案202a可用以製造積體電路300(圖3A至圖3I)的主動區303a1、主動區303a2、主動區303b1以及主動區303b2。主動區佈局圖案202b可用以製造積體電路300(圖3A至圖3I)的主動區305a1、主動區305a2、主動區305b1以及主動區305b2。
主動區佈局圖案202a包含主動區佈局圖案202a1及主動區佈局圖案202a2。在一些實施例中，主動區佈局圖案202a1可用以製造積體電路300(圖3A至圖3I)的主動區303a1及主動區303a2。在一些實施例中，主動區佈局圖案202a2可用以製造積體電路300(圖3A至圖3I)的主動區303b1及主動區303b2。
主動區佈局圖案202b包含主動區佈局圖案202b1及主動區佈局圖案202b2。在一些實施例中，主動區佈局圖案202b1可用以製造積體電路300(圖3A至圖3I)的主動區305a1及主動區305a2。在一些實施例中，主動區佈局圖案202b2可用以製造積體電路300(圖3A至圖3I)的主動區305b1及主動區305b2。
主動區佈局圖案集合中的佈局圖案202a中的每一者在第一方向X上延伸且位於第一佈局層級上。在一些實施例中，第一佈局層級對應於佈局設計200或佈局設計400(圖4)的主動區。主動區佈局圖案集合202中的佈局圖案202a及佈局圖案202b在第二方向Y上彼此分隔開。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，主動區佈局圖案集合202稱為氧化物定義(oxide definition；OD)佈局圖案，其定義佈局設計200或佈局設計400的源極擴散佈局圖案或汲極擴散佈局圖案。在一 些實施例中，主動區佈局圖案集合202穿過佈局設計200的胞邊界250持續延伸至其他鄰近胞。
佈局設計200更包含閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c(統稱為「閘極佈局圖案集合204」)。在一些實施例中，閘極佈局圖案204a及閘極佈局圖案204b可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)的相對應的閘極結構304a及閘極結構304b。閘極佈局圖案204c位於閘極佈局圖案204a與閘極佈局圖案204b之間。在一些實施例中，閘極佈局圖案204c可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)的虛設閘極結構(未繪示)。在一些實施例中，虛設閘極結構為非功能性閘極結構。佈局設計200或佈局設計400(圖4A至圖4B)的閘極佈局圖案集合204或積體電路300(圖3A至圖3I)及積體電路500(圖5)的閘極集合304中的至少一者的接觸多晶矽間距(contact poly pitch；CPP)為3。換言之，在一些實施例中，佈局設計200的胞邊界250在第一方向X上的寬度等於CPP(例如，3)。在一些實施例中，藉由具有3的CPP，佈局設計200或佈局設計400(圖4A至圖4B)或積體電路300(圖3A至圖3I)及積體電路500(圖5)比其他方法具有更高密度。
在一些實施例中，閘極佈局圖案204a可用以製造PMOS電晶體PG0及NMOS電晶體PD0的閘極區或PMOS電晶體PU0及NMOS電晶體PG2的閘極區。在一些實施例中，閘極佈局圖案204b可用以製造PMOS電晶體PG1及NMOS電晶體PD1的閘極區或PMOS電晶體PU1及NMOS電晶體PG3的閘極區。
在一些實施例中，閘極佈局圖案集合204中的每一閘極佈局圖案在第二方向Y上延伸且與主動區佈局圖案集合202交疊。在一些實施例中，閘極佈局圖案集合204中的每一閘極佈局圖案在第一方向X上與閘極佈局圖案集合204中的相鄰閘極佈局圖案分隔開。在一些實施例中，相鄰部件緊鄰或直接緊鄰另一部件。舉例而言，在一些實施例中，閘極佈局圖案204a與閘極佈局圖案204c相鄰。在一些實施例中，主動區佈局圖案202a與主動區佈局圖案202b相鄰。
閘極佈局圖案集合204定位於不同於第一佈局層級的第二佈局層級上。在一些實施例中，第二佈局層級對應於佈局設計200或佈局設計400(圖4)的POLY層級。主動區佈局圖案集合202在閘極佈局圖案集合204下方。閘極佈局圖案集合204的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含氧化物擴散(OD)邊緣上連續多晶矽(continuous polysilicon on oxide diffusion edge；CPODE)佈局圖案206。CPODE佈局圖案206在第二方向Y上延伸，且覆蓋閘極佈局圖案204c。在一些實施例中，CPODE佈局圖案206可用以指示移除積體電路300(圖3A至圖3I)及積體電路500(圖5)的虛設閘極結構(藉由閘極佈局圖案204c製造的閘極結構304c)，在第一阱301(圖3A至圖3I)及第二阱302(圖3A至圖3I)中形成溝渠並填充絕緣部分330。在一些實施例中，虛設閘極結構為非功能性閘極結構。在一些實施例中，閘極佈局圖案204c為CPODE佈局圖案206。在一些實施例中，CPODE佈局圖案206用以指示閘極佈局圖案204c為虛設閘極佈局圖案。CPODE佈局圖 案206的其他組態或圖案數量亦在本揭露內容的範圍內。
佈局設計200更包含多晶矽切割特徵佈局圖案208a及多晶矽切割特徵佈局圖案208b(統稱為「多晶矽切割特徵佈局圖案集合208」)。多晶矽切割特徵佈局圖案集合208在第一方向X上延伸。多晶矽切割特徵佈局圖案208b在佈局設計200的中間部分中與閘極佈局圖案集合204交疊。多晶矽切割特徵佈局圖案208a沿佈局設計200的胞邊界250與閘極佈局圖案集合204交疊。在一些實施例中，多晶矽切割特徵佈局圖案集合208中的每一多晶矽切割特徵佈局圖案(208a或208b)在第二方向Y上與多晶矽切割特徵佈局圖案集合208中的另一多晶矽切割特徵佈局圖案(208a)分隔開。在一些實施例中，多晶矽切割特徵佈局圖案集合208穿過佈局設計200的胞邊界250持續延伸至其他鄰近胞。
多晶矽切割特徵佈局圖案集合208在第二方向Y上具有圖案寬度W1V(未標記)，且在第一方向X上具有圖案長度L(未標記)。在一些實施例中，多晶矽切割特徵佈局圖案208a及多晶矽切割特徵佈局圖案208b可用以識別在方法600A(圖6A)的操作604期間積體電路300或積體電路500(圖5)的對應閘極結構304a及閘極結構304b被移除部分的對應位置。
在一些實施例中，圖案寬度W1V(未標記)對應於閘極結構304a1、閘極結構304a2、閘極結構304b1以及閘極結構304b2中的一或多者的切割寬度DV(未標記)。在一些實施例中，圖案長度L(未標記)對應於閘極結構304a1、閘極結構304a2、閘極結構304b1以及閘極結構304b2中的一或多者的切割長度LV(未標記)。在一些實施例中，閘極佈局圖案集合204、CPODE佈局圖 案206或多晶矽切割特徵佈局圖案集合208中的至少一者位於多閘極佈局層級(POLY)上。多晶矽切割特徵佈局圖案208中的圖案的其他組態或數量亦在本揭露內容的範圍內。
佈局設計200更包含導電特徵佈局圖案210a、導電特徵佈局圖案210b、導電特徵佈局圖案210c、導電特徵佈局圖案210d、導電特徵佈局圖案210e以及導電特徵佈局圖案210f(統稱為「導電特徵佈局圖案集合210」)。在一些實施例中，導電特徵佈局圖案210a、導電特徵佈局圖案210b、導電特徵佈局圖案210c、導電特徵佈局圖案210d、導電特徵佈局圖案210e以及導電特徵佈局圖案210f可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的導電結構310a、導電結構310b、導電結構310c、導電結構310d、導電結構310e以及導電結構310f。
在一些實施例中，導電特徵佈局圖案集合210在第二方向Y上延伸，且位於主動區佈局圖案集合202上方。導電特徵佈局圖案210a及導電特徵佈局圖案210b與主動區佈局圖案202a交疊。在一些實施例中，導電特徵佈局圖案210a及導電特徵佈局圖案210b與胞邊界250交疊。導電特徵佈局圖案210c及導電特徵佈局圖案210d與主動區佈局圖案202b交疊。在一些實施例中，至少導電特徵佈局圖案210e或導電特徵佈局圖案210f與主動區佈局圖案202a交疊。在一些實施例中，至少導電特徵佈局圖案210e或導電特徵佈局圖案210f與主動區佈局圖案202b交疊。
在一些實施例中，至少導電特徵佈局圖案210e或導電特徵佈局圖案210f自主動區佈局圖案202a延伸至主動區佈局圖案202b。在一些實施例中，至少導電特徵佈局圖案210e或導電特徵 佈局圖案210f的一側直接接觸或鄰接主動區佈局圖案202b的一側。在一些實施例中，至少導電特徵佈局圖案210e或導電特徵佈局圖案210f自主動區佈局圖案202a延伸至主動區佈局圖案202b的一側。
在一些實施例中，導電特徵佈局圖案集合210中的每一導電特徵佈局圖案在至少第一方向X或第二方向Y上與導電特徵佈局圖案集合210中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合210位於第三佈局層級上，其中第三佈局層級不同於第一佈局層級及第二佈局層級。在一些實施例中，第三佈局層級對應於佈局設計200或佈局設計400(圖4)的擴散上金屬(MD)層級。導電特徵佈局圖案集合210的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c、導電特徵佈局圖案212d、導電特徵佈局圖案212e以及導電特徵佈局圖案212f(統稱為「導電特徵佈局圖案集合212」)。在一些實施例中，導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c、導電特徵佈局圖案212d、導電特徵佈局圖案212e以及導電特徵佈局圖案212f可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的導電結構312a、導電結構312b、導電結構312c、導電結構312d、導電結構312e以及導電結構312f。
在一些實施例中，導電特徵佈局圖案集合212在第一方向X上延伸，且位於至少主動區佈局圖案集合210或閘極佈局圖案集合204上方。
導電特徵佈局圖案212a與導電特徵佈局圖案210a及導電特徵佈局圖案210b、切割特徵佈局圖案208a以及CPODE佈局圖案206交疊。導電特徵佈局圖案212b及導電特徵佈局圖案212c中的每一者與導電特徵佈局圖案210e及導電特徵佈局圖案210f以及CPODE佈局圖案206交疊。導電特徵佈局圖案212d及導電特徵佈局圖案212e與相對應的導電特徵佈局圖案210c及導電特徵佈局圖案210d交疊。導電特徵佈局圖案212b與導電特徵佈局圖案210a及導電特徵佈局圖案210b、切割特徵佈局圖案208a以及CPODE佈局圖案206交疊。
導電特徵佈局圖案212a與閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c交疊。導電特徵佈局圖案212b與閘極佈局圖案204a及閘極佈局圖案204c交疊。導電特徵佈局圖案212c與閘極佈局圖案204b及閘極佈局圖案204c交疊。導電特徵佈局圖案212d及導電特徵佈局圖案212e與相對應的閘極佈局圖案204a及閘極佈局圖案204b交疊。導電特徵佈局圖案212f與閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c以及CPODE佈局圖案206交疊。
在一些實施例中，導電特徵佈局圖案集合212中的每一導電特徵佈局圖案在至少第一方向X或第二方向Y上與導電特徵佈局圖案集合212中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合212位於第四佈局層級上，其中第四佈局層級不同於第一佈局層級、第二佈局層級以及第三佈局層級。在一些實施例中，第四佈局層級對應於佈局設計200或佈局設計400(圖4)的金屬0(M0)層級。導電特徵佈局圖案集合212的其他數量或組態亦在本 揭露內容的範圍內。
佈局設計200更包含通孔佈局圖案214a、通孔佈局圖案214b、通孔佈局圖案214c、通孔佈局圖案214d、通孔佈局圖案214e、通孔佈局圖案214f、通孔佈局圖案214g、通孔佈局圖案214h、通孔佈局圖案214i以及通孔佈局圖案214j(統稱為「通孔佈局圖案集合214」)。在一些實施例中，通孔佈局圖案214a、通孔佈局圖案214b、通孔佈局圖案214c、通孔佈局圖案214d、通孔佈局圖案214e、通孔佈局圖案214f、通孔佈局圖案214g、通孔佈局圖案214h、通孔佈局圖案214i以及通孔佈局圖案214j可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的通孔314a、通孔314b、通孔314c、通孔314d、通孔314e、通孔314f、通孔314g、通孔314h、通孔314i以及通孔314j。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214c及通孔佈局圖案214i位於導電特徵佈局圖案集合212中的相對應的導電特徵佈局圖案212b及導電特徵佈局圖案212f與閘極佈局圖案集合204中的閘極佈局圖案204a交疊之處。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214f及通孔佈局圖案214j位於導電特徵佈局圖案集合212中的相對應的導電特徵佈局圖案212c及導電特徵佈局圖案212f與閘極佈局圖案集合204中的閘極佈局圖案204b交疊之處。
在一些實施例中，通孔佈局圖案集合214中的一或多者位於導電特徵佈局圖案集合212中的一或多者與閘極佈局圖案集合204中的一或多者之間。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局 圖案214a及通孔佈局圖案214b位於導電特徵佈局圖案集合212中的導電特徵佈局圖案212a與導電特徵佈局圖案集合210中的相對應的應導電特徵佈局圖案210a及導電特徵佈局圖案210b交疊之處。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214d及通孔佈局圖案214e位於導電特徵佈局圖案集合212中的相對應的導電特徵佈局圖案212b及導電特徵佈局圖案212c與導電特徵佈局圖案集合210中的對應導電特徵佈局圖案210f及導電特徵佈局圖案210e交疊之處。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214g及通孔佈局圖案214h位於導電特徵佈局圖案集合212中的對應導電特徵佈局圖案212d及導電特徵佈局圖案212e與導電特徵佈局圖案集合210中的對應導電特徵佈局圖案210c及導電特徵佈局圖案210d交疊之處。
在一些實施例中，通孔佈局圖案集合214中的一或多者位於導電特徵佈局圖案集合212中的一或多者與主動區佈局圖案集合210中的一或多者之間。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214c、通孔佈局圖案214f、通孔佈局圖案214i以及通孔佈局圖案214j位於至少佈局設計200或佈局設計400(圖4)的閘極上通孔(VG)層級上。在一些實施例中，VG層級處於佈局設計200或佈局設計400(圖4)的第四佈局層級與第二佈局層級之間。
在一些實施例中，通孔佈局圖案集合214中的通孔佈局圖案214a、通孔佈局圖案214b、通孔佈局圖案214d、通孔佈局圖 案214e、通孔佈局圖案214g以及通孔佈局圖案214h位於至少佈局設計200或佈局設計400(圖4)的擴散上通孔(VD)層級上。在一些實施例中，VD層級處於佈局設計200或佈局設計400(圖4)的第四佈局層級與第三佈局層級之間。
通孔佈局圖案集合214的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含如圖2B中所繪示的導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d以及導電特徵佈局圖案218e(統稱為「導電特徵佈局圖案集合218」)。在一些實施例中，導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d以及導電特徵佈局圖案218e可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的導電結構318a、導電結構318b、導電結構318c、導電結構318d以及導電結構318e。
在一些實施例中，導電特徵佈局圖案集合218在第二方向Y上延伸，且位於至少主動區佈局圖案集合210、閘極佈局圖案集合204或導電特徵佈局圖案集合212上方。
如圖2A至圖2C所示，導電特徵佈局圖案218a與主動區佈局圖案202a及主動區佈局圖案202b、切割特徵佈局圖案208b、導電特徵佈局圖案212d以及導電特徵佈局圖案210a及導電特徵佈局圖案210c的至少一部分交疊。
導電特徵佈局圖案218b與主動區佈局圖案202a及主動區佈局圖案202b、切割特徵佈局圖案208a及切割特徵佈局圖案 208b、導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c、導電特徵佈局圖案212d以及導電特徵佈局圖案212f、閘極佈局圖案204a以及導電特徵佈局圖案210e的至少一部分交疊。
導電特徵佈局圖案218c與主動區佈局圖案202a及主動區佈局圖案202b、切割特徵佈局圖案208a及切割特徵佈局圖案208b、CPODE佈局圖案206、導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c以及導電特徵佈局圖案212f以及閘極佈局圖案204b交疊。
導電特徵佈局圖案218d與主動區佈局圖案202a及主動區佈局圖案202b、切割特徵佈局圖案208a及切割特徵佈局圖案208b、導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c、導電特徵佈局圖案212d以及導電特徵佈局圖案212f、閘極佈局圖案204c以及導電特徵佈局圖案210f的至少一部分交疊。
導電特徵佈局圖案218e與主動區佈局圖案202a及主動區佈局圖案202b、切割特徵佈局圖案208b、導電特徵佈局圖案212e以及導電特徵佈局圖案210b及導電特徵佈局圖案210d的至少一部分交疊。
在一些實施例中，導電特徵佈局圖案集合218中的每一導電特徵佈局圖案在至少第一方向X上與導電特徵佈局圖案集合218中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合218位於第五佈局層級上，其中第五佈局層級不同於第一佈局層級、第二佈局層級、第三佈局層級以及第四佈局層級。在一些實施例中，第 五佈局層級對應於佈局設計200或佈局設計400(圖4)的金屬1(M1)層級。導電特徵佈局圖案集合218的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含通孔佈局圖案220a、通孔佈局圖案220b、通孔佈局圖案220c、通孔佈局圖案220d以及通孔佈局圖案220e(統稱為「通孔佈局圖案集合220」)。在一些實施例中，通孔佈局圖案220a、通孔佈局圖案220b、通孔佈局圖案220c、通孔佈局圖案220d以及通孔佈局圖案220e可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的對應通孔320a、通孔320b、通孔320c、通孔320d以及通孔320e。
在一些實施例中，通孔佈局圖案集合220中的一或多者位於導電特徵佈局圖案集合218中的一或多者與導電特徵佈局圖案集合212中的一或多者之間。
如圖2A至圖2C所示，在一些實施例中，通孔佈局圖案集合220中的通孔佈局圖案220a及通孔佈局圖案220e位於導電特徵佈局圖案集合218中的相對應的導電特徵佈局圖案218a及導電特徵佈局圖案218e與導電特徵佈局圖案集合212中的相對應的導電特徵佈局圖案212b及導電特徵佈局圖案212e交疊之處。
在一些實施例中，通孔佈局圖案集合220中的通孔佈局圖案220b及通孔佈局圖案220c位於導電特徵佈局圖案集合218中的相對應的導電特徵佈局圖案218b及導電特徵佈局圖案218d與導電特徵佈局圖案集合212中的導電特徵佈局圖案212f交疊之處。
在一些實施例中，通孔佈局圖案集合220中的通孔佈局 圖案220d位於導電特徵佈局圖案集合218中的導電特徵佈局圖案218c與導電特徵佈局圖案集合212中的導電特徵佈局圖案212a交疊之處。
在一些實施例中，通孔佈局圖案集合220位於至少佈局設計200或佈局設計400(圖4)的通孔0(V0)層級上。在一些實施例中，V0層級處於佈局設計200或佈局設計400(圖4)的第四佈局層級與第五佈局層級之間。通孔佈局圖案集合220的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含導電特徵佈局圖案222a、導電特徵佈局圖案222b、導電特徵佈局圖案222c、導電特徵佈局圖案222d以及導電特徵佈局圖案222e(統稱為「導電特徵佈局圖案集合222」)。在一些實施例中，導電特徵佈局圖案222a、導電特徵佈局圖案222b、導電特徵佈局圖案222c、導電特徵佈局圖案222d以及導電特徵佈局圖案222e可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的導電結構322a、導電結構322b、導電結構322c、導電結構322d以及導電結構322e。
在一些實施例中，導電特徵佈局圖案集合222在第一方向X上延伸，且位於至少主動區佈局圖案集合210、閘極佈局圖案集合204、導電特徵佈局圖案集合212或導電特徵佈局圖案集合218上方。
如圖2A至圖2C所示，導電特徵佈局圖案222a與切割特徵佈局圖案208a、導電特徵佈局圖案212a、導電特徵佈局圖案210a及導電特徵佈局圖案210b、閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c、CPODE佈局圖案206以及導電特徵佈局 圖案218b、導電特徵佈局圖案218c以及導電特徵佈局圖案218d交疊。
導電特徵佈局圖案222b與主動區佈局圖案202a、導電特徵佈局圖案212b、閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c、CPODE佈局圖案206、導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d以及導電特徵佈局圖案218e以及導電特徵佈局圖案210a、導電特徵佈局圖案210b、導電特徵佈局圖案210e以及導電特徵佈局圖案210f的至少一部分交疊。
導電特徵佈局圖案222c與導電特徵佈局圖案212c、閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c、CPODE佈局圖案206、導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d以及導電特徵佈局圖案218e以及導電特徵佈局圖案210e及導電特徵佈局圖案210f的至少一部分交疊。
導電特徵佈局圖案222d與導電特徵佈局圖案212d及導電特徵佈局圖案212e、閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c、CPODE佈局圖案206、導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d以及導電特徵佈局圖案218e以及導電特徵佈局圖案210c、導電特徵佈局圖案210d、導電特徵佈局圖案210e以及導電特徵佈局圖案210f的至少一部分交疊。在一些實施例中，導電特徵佈局圖案222d與主動區佈局圖案202b的至少一部分交疊。
導電特徵佈局圖案222e與導電特徵佈局圖案212f、閘極佈局圖案204a、閘極佈局圖案204b以及閘極佈局圖案204c、CPODE佈局圖案206以及導電特徵佈局圖案218b、導電特徵佈局圖案218c以及導電特徵佈局圖案218d交疊。
在一些實施例中，導電特徵佈局圖案集合222中的每一導電特徵佈局圖案在至少第二方向Y上與導電特徵佈局圖案集合222中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合222位於第六佈局層級上，其中第六佈局層級不同於第一佈局層級、第二佈局層級、第三佈局層級、第四佈局層級以及第五佈局層級。在一些實施例中，第六佈局層級對應於佈局設計200或佈局設計400(圖4)的金屬2(M2)層級。導電特徵佈局圖案集合222的其他數量或組態亦在本揭露內容的範圍內。
佈局設計200更包含通孔佈局圖案226a、通孔佈局圖案226b、通孔佈局圖案226c、通孔佈局圖案226d以及通孔佈局圖案226e(統稱為「通孔佈局圖案集合226」)。在一些實施例中，通孔佈局圖案226a、通孔佈局圖案226b、通孔佈局圖案226c、通孔佈局圖案226d以及通孔佈局圖案226e可用以製造積體電路300(圖3A至圖3I)及積體電路500(圖5)中的相對應的通孔326a、通孔326b、通孔326c、通孔326d以及通孔326e。
在一些實施例中，通孔佈局圖案集合226中的一或多者位於導電特徵佈局圖案集合222中的一或多者與導電特徵佈局圖案218中的一或多者之間。
在一些實施例中，通孔佈局圖案集合226中的通孔佈局圖案226a位於導電特徵佈局圖案集合222中的相對應的導電特徵 佈局圖案222b與導電特徵佈局圖案集合218中的導電特徵佈局圖案218a交疊之處。
在一些實施例中，通孔佈局圖案集合226中的通孔佈局圖案226b、通孔佈局圖案226c以及通孔佈局圖案226d位於導電特徵佈局圖案集合222中的相對應的導電特徵佈局圖案222e、導電特徵佈局圖案222c以及導電特徵佈局圖案222a與導電特徵佈局圖案集合218中的導電結構218c交疊之處。
在一些實施例中，通孔佈局圖案集合226中的通孔佈局圖案226e位於導電特徵佈局圖案集合222中的相對應的導電特徵佈局圖案222d與導電特徵佈局圖案集合218中的導電結構218e交疊之處。
在一些實施例中，通孔佈局圖案220d及通孔佈局圖案220e的每一中心與相對應的通孔佈局圖案226d及通孔佈局圖案226e的對應中心對準。
在一些實施例中，通孔佈局圖案220e、通孔佈局圖案226e或通孔佈局圖案214h的至少一中心與通孔佈局圖案220e、通孔佈局圖案226e或通孔佈局圖案214h的至少另一中心對準。
在一些實施例中，通孔佈局圖案220a的中心與通孔佈局圖案214g的中心對準。
在一些實施例中，通孔佈局圖案集合226位於至少佈局設計200或佈局設計400(圖4)的通孔1(V1)層級上。在一些實施例中，V1層級處於佈局設計200或佈局設計400(圖4)的第五佈局層級與第六佈局層級之間。通孔佈局圖案集合226的其他數量或組態亦在本揭露內容的範圍內。
在一些實施例中，藉由使用佈局設計200的導電特徵佈局圖案222a、導電特徵佈局圖案222c、導電特徵佈局圖案222e之間的導電特徵佈局圖案222b及導電特徵佈局圖案222d，產生比其他方法具有更佳電磁屏蔽的佈局設計200或佈局設計400。在一些實施例中，藉由提供更佳的電磁屏蔽，產生比其他方法具有更小串擾(cross talk)的佈局設計200或佈局設計400。
積體電路-橫截面視圖
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H以及圖3I為根據一些實施例的積體電路300的圖。
圖3A為積體電路300的橫截面視圖，其對應於與平面A-A'相交的佈局設計200。圖3B為積體電路300的橫截面視圖，其對應於與平面B-B'相交的佈局設計200。圖3C為積體電路300的橫截面視圖，其對應於與平面C-C'相交的佈局設計200。圖3D為積體電路300的橫截面視圖，其對應於與平面D-D'相交的佈局設計200。圖3E為積體電路300的橫截面視圖，其對應於與平面E-E'相交的佈局設計200。圖3F為積體電路300的橫截面視圖，其對應於與平面F-F'相交的佈局設計200。圖3G為積體電路300的橫截面視圖，其對應於與平面G-G'相交的佈局設計200。圖3H為積體電路300的橫截面視圖，其對應於與平面H-H'相交的佈局設計200。圖3I為積體電路300的橫截面視圖，其對應於與平面I-I'相交的佈局設計200的。
積體電路300由佈局設計200製造。積體電路300為記憶胞100B或記憶胞100C的結構實施方案。
積體電路300或積體電路500的包含對準、長度以及寬 度的結構關係以及組態類似於圖2A至圖2B的佈局設計200及圖4A至圖4B的佈局設計400的結構關係及組態，且為簡潔起見將並不描述於圖3A至圖3I中。
積體電路300包含第一阱301及第二阱302。第一阱301及第二阱302中的每一者位於至少積體電路300的第一層級上，且在至少第一方向X或第二方向Y上延伸。在一些實施例中，第一阱301與第二阱302彼此相鄰，且在第二方向Y上彼此分隔開。
第一阱301包含第一部分301a及第二部分301b。
第二阱302包含第一部分302a及第二部分302b。
積體電路300的第一阱301的第一部分301a及第二部分301b包含第一類型的摻質。積體電路300的第二阱302的第一部分302a及第二部分302b包含不同於第一類型的第二類型的摻質。
在一些實施例中，第一類型為N型摻質且第二類型為P型摻質。在一些實施例中，第一類型為P型摻質且第二類型為N型摻質。
積體電路300的第一阱301的第一部分301a及第二部分301b在第一方向X上延伸。在一些實施例中，第一部分301a及第二部分301b為第一阱301的連續部分。在一些實施例中，第一部分301a及第二部分301b由絕緣部分330分隔開。
積體電路300的第二阱302的第一部分302a及第二部分302b在第一方向X上延伸。在一些實施例中，第一部分302a及第二部分302b為第二阱302的連續部分。在一些實施例中，第一部分302a及第二部分302b由絕緣部分330分隔開。在一些實施例中，絕緣部分330在第二方向Y上延伸。
第一阱301或第二阱302的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含主動區集合303及主動區集合305。主動區集合303及主動區集合305在第二方向Y上延伸。主動區集合303及主動區集合305位於積體電路300的第一層級上。
主動區集合303包含一或多個主動區303a1、主動區303a2、主動區303b1以及主動區303b2。主動區集合303中的主動區303a1、主動區303a2、主動區303b1以及主動區303b2中的每一者在第一方向X上以第一間距(未標記)與主動區集合303中的相鄰主動區分隔開。
主動區集合303中的主動區303a1及主動區303a2嵌入於積體電路300的第二阱302的第一部分302a中。主動區集合303中的主動區303b1及主動區303b2嵌入於積體電路300的第二阱302的第二部分302b中。主動區303a1、主動區303a2、主動區303b1以及主動區303b2包含第一類型的摻質。
主動區集合305包含一或多個主動區305a1、主動區305a2、主動區305b1以及主動區305b2。主動區集合305中的主動區305a1、主動區305a2、主動區305b1以及主動區305b2中的每一者在第一方向X上以第二間距(未標記)與主動區集合305中的相鄰主動區分隔開。
主動區集合305中的主動區305a1及主動區305a2嵌入於積體電路300的第一阱301的第一部分301a中。主動區集合305中的主動區305b1及主動區305b2嵌入於積體電路300的第一阱301的第二部分301b中。主動區305a1、主動區305a2、主動區 305b1以及主動區305b2包含第二類型的摻質。
在一些實施例中，積體電路300對應於圖1B的記憶胞100B，且第一類型為N型摻質且第二類型為P型摻質，以使得積體電路300的第一阱301為N阱，積體電路300的第二阱302為P阱，主動區303a1、主動區303a2、主動區303b1以及主動區303b2為嵌入於第二阱302(P阱)中的n型摻質，且主動區305a1、主動區305a2、主動區305b1以及主動區305b2為嵌入於第一阱301(N阱)中的p型摻質。在這些實施例中，第一阱301對應於圖1B的記憶胞100B的PMOS電晶體PG0及PMOS電晶體PG1的N阱，且第二阱302對應於圖1B的記憶胞100B的NMOS電晶體PD0及NMOS電晶體PD1的P阱。在這些實施例中，主動區303a1及主動區303b2為圖1B的記憶胞100B的對應NMOS電晶體PD0及NMOS電晶體PD1的對應源極區，且主動區303a2及主動區303b1為圖1B的記憶胞100B的對應NMOS電晶體PD0及NMOS電晶體PD1的對應汲極區。在這些實施例中，主動區305a1及主動區305b2為圖1B的記憶胞100B的對應PMOS電晶體PG0及PMOS電晶體PG1的對應源極或汲極區，且主動區305a2及主動區305b1為圖1B的記憶胞100B的對應PMOS電晶體PG0及PMOS電晶體PG1的對應汲極或源極區。
在一些實施例中，積體電路300對應於圖1C的記憶胞100C，且第一類型為P型摻質且第二類型為N型摻質，以使得積體電路300的第一阱301為P阱，且積體電路300的第二阱302為N阱，主動區303a1、主動區303a2、主動區303b1以及主動區303b2為嵌入於第二阱302(N阱)中的p型摻質，且主動區305a1、 主動區305a2、主動區305b1以及主動區305b2為嵌入於第一阱301(P阱)中的n型摻質。在這些實施例中，積體電路300對應於圖1C的記憶胞100C，且第一阱301對應於NMOS電晶體PG2及NMOS電晶體PG3的P阱，且第二阱302對應於圖1C的記憶胞100C的PMOS電晶體PU0及PMOS電晶體PU1的N阱。在這些實施例中，主動區303a1及主動區303b2為圖1C的記憶胞100C的對應PMOS電晶體PU0及PMOS電晶體PU1的對應源極區，且主動區303a2及主動區303b1為圖1C的記憶胞100C的對應PMOS電晶體PU0及PMOS電晶體PU1的對應汲極區。在這些實施例中，主動區305a1及主動區305b2為圖1C的記憶胞100C的對應NMOS電晶體PG2及NMOS電晶體PG3的對應源極或汲極區，且主動區305a2及主動區305b1為圖1C的記憶胞100C的對應NMOS電晶體PG2及NMOS電晶體PG3的對應汲極或源極區。
主動區集合303或主動區集合305的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含在第二方向Y上延伸的閘極集合304。閘極集合304位於積體電路300的主動區集合303及主動區集合305上方。閘極集合304位於積體電路300或積體電路500的第二層級上。第二層級在積體電路300或積體電路500的第一層級之上。在一些實施例中，積體電路300或積體電路500的第二層級稱為POLY層級。
閘極集合304包含一或多個閘極結構304a或閘極結構304b。閘極結構304a與閘極結構304b在第一方向X上彼此分隔開。絕緣部分330位於閘極結構304a與閘極結構304b之間，且 以閘極間距(未標記)與每一閘極結構304a或閘極結構304b分隔開。
閘極結構304a包含閘極結構304a1及閘極結構304a2。閘極結構304a1與閘極結構304a2在第二方向Y上以切割寬度DV(未標記)彼此分隔開。
閘極結構304b包含閘極結構304b1及閘極結構304b2。閘極結構304b1與閘極結構304b2在第二方向Y上以切割寬度DV(未標記)彼此分隔開。
在一些實施例中，積體電路300對應於圖1B的記憶胞100B，以使閘極結構304a1及閘極結構304b1為NMOS電晶體PD0及NMOS電晶體PD1的對應閘極，且閘極結構304a2及閘極結構304b2為PMOS電晶體PG0及PMOS電晶體PG1的對應閘極。在一些實施例中，積體電路300對應於圖1C的記憶胞100C，以使閘極結構304a1及閘極結構304b1為PMOS電晶體PU0及PMOS電晶體PU1的對應閘極，且閘極結構304a2及閘極結構304b2為NMOS電晶體PG2及NMOS電晶體PG3的對應閘極。
至少閘極集合304、閘極結構304a1、閘極結構304a2、閘極結構304b1或閘極結構304b2的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含導電結構310a、導電結構310b、導電結構310c、導電結構310d、導電結構310e以及導電結構310f(統稱為「接觸窗集合310」)。接觸窗集合310在第二方向Y上延伸。接觸窗集合310位於主動區集合303、主動區集合305、第一阱301以及第二阱302上方。接觸窗集合310位於積體電路300 或積體電路500的第二層級上。在一些實施例中，積體電路300或積體電路500的第二層級稱為擴散上金屬(MD)層級。
接觸窗集合310電耦接至積體電路300或積體電路500的主動區集合303或主動區集合305。在一些實施例中，接觸窗集合310使積體電路300或積體電路500的主動區集合303或主動區集合305電耦接至積體電路300或積體電路500的上部層級(例如，層級M0、層級M1或層級M2)。
導電結構310a、導電結構310b、導電結構310c、導電結構310d將相對應的通孔314a、通孔314b、通孔314g、通孔314h電耦接至相對應的主動區303a1、主動區303b2、主動區305a1、主動區305b2。導電結構310e、導電結構310f將相對應的主動區303a2、主動區303b1電耦接至相對應的主動區305a2、主動區305b1。導電結構310e、導電結構310f將相對應的通孔314e、通孔314d電耦接至相對應的導電結構312c、導電結構312b(M0層級)。接觸窗集合310的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含導電結構312a、導電結構312b、導電結構312c、導電結構312d、導電結構312e以及導電結構312f(統稱為「導電結構集合312」)。導電結構集合312在第一方向X上延伸。導電結構集合312位於積體電路300或積體電路500的接觸窗集合310、閘極結構集合304、主動區集合303、主動區集合305、第一阱301以及第二阱302上方。導電結構集合312位於積體電路300或積體電路500的第三層級上。積體電路300或積體電路500的第三層級在積體電路300或積體電路500的第一層級及第二層級之上。在一些實施例中，積體電路300或積體電路 500的第三層級稱為金屬0(metal zero；M0)層級。
導電結構集合312將主動區集合303或主動區集合305電耦接至積體電路300或積體電路500的上部層級(例如，層級M1或層級M2)。在一些實施例中，導電結構集合312使閘極集合304電耦接至積體電路300或積體電路500的上部層級(例如，層級M1或層級M2)。
導電結構312a藉由通孔314a及通孔314b將導電結構310a電耦接至導電結構310b。導電結構312b藉由通孔314c及通孔314d將導電結構310f電耦接至閘極結構304a1。導電結構312c藉由通孔314e及通孔314f將導電結構310e電耦接至閘極結構304b1。
導電結構312d藉由通孔314g及通孔320a將導電結構310c電耦接至上部層(例如，導電結構318a)。導電結構312e藉由通孔314h及通孔320e將導電結構310d電耦接至上部層(例如，導電結構318e)。
導電結構312f藉由通孔314i及通孔314j將閘極結構304a2電耦接至閘極結構304b2。導電結構集合312的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含通孔314a、通孔314b、通孔314c、通孔314d、通孔314e、通孔314f、通孔314g、通孔314h、通孔314i以及通孔314j(統稱為「通孔集合314」)，其位於導電結構集合312與積體電路300或積體電路500的導電結構集合310或閘極結構集合304之間。通孔集合314將導電結構集合312電耦接至積體電路300或積體電路500的導電結構集合310或閘極結 構集合304。
在一些實施例中，通孔集合314中的一或多個通孔位於導電結構集合312中的一或多個導電結構與積體電路300或積體電路500的導電結構集合310或閘極結構集合304中的一或多者交疊之處。
通孔314a、通孔314b將導電結構312a電耦接至相對應的導電結構310a、導電結構310b。通孔314c、通孔314f將相對應的導電結構312b、導電結構312c電耦接至相對應的閘極結構304a2、閘極結構304b2。通孔314d、通孔314e將相對應的導電結構312b、導電結構312c電耦接至相對應的導電結構310f、導電結構310e。通孔314g、通孔314h將相對應的導電結構312d、導電結構312e電耦接至相對應的導電結構310c、導電結構310d。
通孔集合314處於積體電路300或積體電路500的擴散上通孔(VD)層級或閘極上通孔(VG)層級。積體電路300或積體電路500的VG層級或VD層級處於第二層級與第三層級之間。在一些實施例中，通孔314c、通孔314f、通孔314i以及通孔314j處於積體電路300或積體電路500的VG層級。在一些實施例中，通孔314a、通孔314b、通孔314d、通孔314e、通孔314g以及通孔314h處於積體電路300或積體電路500的VD層級。通孔集合314的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含導電結構318a、導電結構318b、導電結構318c、導電結構318d以及導電結構318e(統稱為「導電結構集合318」)。導電結構集合318在第二方向Y上延伸。導電結構集合318位於積體電路300或積體電路500的通孔集合320、 導電結構集合312、接觸窗集合310、閘極結構集合304、主動區集合303、主動區集合305、第一阱301以及第二阱302上方。導電結構集合318位於積體電路300或積體電路500的第四層級上。積體電路300或積體電路500的第四層級在積體電路300或積體電路500的第一層級、第二層級以及第三層級之上。在一些實施例中，積體電路300或積體電路500的第四層級稱為金屬1(M1)層級。
導電結構集合318使導電結構集合312電耦接至積體電路300或積體電路500的上部層級(例如，導電結構集合322(M2))。
導電結構318a對應於圖1B的記憶胞100B的或圖1C的記憶胞100C的位元線BL的至少一部分。
同時，導電結構318b及導電結構318d對應於圖1B的記憶胞100B的或圖1C的記憶胞100C的字元線WL。
導電結構318e對應於圖1B的記憶胞100B的或圖1C的記憶胞100C的反相位元線BLB的至少一部分。
在一些實施例中，積體電路300對應於圖1B的記憶胞100B，且導電結構318c電耦接至參考供應電壓VSS。在一些實施例中，積體電路300對應於圖1C的記憶胞100C，且導電結構318c電耦接至供應電壓VDD。導電結構集合318的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含通孔320a、通孔320b、通孔320c、通孔320d以及通孔320e(統稱為「通孔集合320」)，其位於積體電路300或積體電路500的導電結構集合318與導電結構集合312 之間。通孔集合320將導電結構集合318電耦接至積體電路300或積體電路500的導電結構集合312。在一些實施例中，通孔集合320中的一或多個通孔位於導電結構集合318中的一或多個導電結構與積體電路300或積體電路500的導電結構集合312中的一或多者交疊之處。
通孔320a、通孔320e將相對應的導電結構318a、導電結構318e電耦接至相對應的導電結構312d、導電結構312e。通孔320b、通孔320c將相對應的導電結構318b、導電結構318d電耦接至相對應的導電結構312f。通孔320d將導電結構318c電耦接至導電結構312a。
通孔集合320處於積體電路300或積體電路500的通孔0(V0)層級。積體電路300或積體電路500的V0層級處於第三層級與第四層級之間。通孔集合320的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含導電結構322a、導電結構322b、導電結構322c、導電結構322d以及導電結構322e(統稱為「導電結構集合322」)。導電結構集合322在第一方向X上延伸。導電結構集合322位於積體電路300或積體電路500的通孔集合326、通孔集合320、導電結構集合318、導電結構集合312、接觸窗集合310、閘極結構集合304、主動區集合303、主動區集合305、第一阱301以及第二阱302上方。導電結構集合322位於積體電路300或積體電路500的第五層級上。積體電路300或積體電路500的第五層級在積體電路300或積體電路500的第一層級、第二層級、第三層級以及第四層級之上。在一些實施例中，積體電路 300或積體電路500的第五層級稱為金屬2(M2)層級。
導電結構集合322電耦接至積體電路300或積體電路500的導電結構集合312及其他下部層級(例如，M0、Poly、OD等)。在一些實施例中，導電結構集合322電耦接至積體電路300或積體電路500的其他上部層級(未繪示)。
導電結構322b及導電結構318a對應於圖1B的記憶胞100B的或圖1C的記憶胞100C的位元線BL的至少一部分。導電結構322d及導電結構318e對應於圖1B的記憶胞100B的或圖1C的記憶胞100C的反相位元線BLB的至少一部分。
在一些實施例中，積體電路300對應於圖1B的記憶胞100B，且導電結構322a、導電結構322c、導電結構322e以及導電結構318c電耦接至參考供應電壓VSS。在一些實施例中，積體電路300對應於圖1C的記憶胞100C，且導電結構322a、導電結構322c、導電結構322e以及導電結構318c電耦接至供應電壓VDD。導電結構集合322的其他數量或組態亦在本揭露內容的範圍內。
積體電路300更包含通孔326a、通孔326b、通孔326c、通孔326d以及通孔326e(統稱為「通孔集合326」)，其位於積體電路300或積體電路500的導電結構集合322與導電結構集合318之間。通孔集合326將導電結構集合322電耦接至積體電路300或積體電路500的導電結構集合318。在一些實施例中，通孔集合326中的一或多個通孔位於導電結構集合322中的一或多個導電結構與積體電路300或積體電路500的導電結構集合318中的一或多者交疊之處。
通孔326a、通孔326e將相對應的導電結構322b、導電結構322d電耦接至相對應的導電結構318a、導電結構318e。通孔326b、通孔326c、通孔326d將相對應的導電結構322e、導電結構322c、導電結構322a電耦接至導電結構318c。
通孔集合326處於積體電路300或積體電路500的通孔1(V1)層級。積體電路300或積體電路500的V1層級處於第四層級與第五層級之間。通孔集合326的其他數量或組態亦在本揭露內容的範圍內。
在一些實施例中，接觸窗集合310中的至少一個導電結構或導電結構集合312、導電結構集合318或導電結構集合322中的至少一個導電結構為包含銅、鋁、其合金的導電材料或其他合適的導電材料，所述導電材料藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他合適的製程中的一或多者形成於一或多個金屬化層中。
在一些實施例中，通孔集合314、通孔集合320或通孔集合326中的至少一個通孔為金屬線、通孔、矽穿孔(through silicon via；TSV)、層級間通孔(inter-level via；ILV)、狹槽通孔(slot via)、通孔陣列或另一合適的導電線。在一些實施例中，通孔集合314、通孔集合320或通孔集合326中的至少一個通孔包含銅、鋁、鎳、鈦、鎢、鈷、碳、其合金或另一合適的導電材料，所述導電材料藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程或其他合適的製程中的一或多者形成於一或多個金屬化層中。在一些實施例中，通孔集合314、通孔集合320或通孔集合326中的至少一個通孔包含一或多個導電線片段。通孔集合314、通孔集合320或通 孔集合326的其他組態、材料或數量亦在本揭露內容的範圍內。
在一些實施例中，積體電路300或積體電路500(圖5)比其他積體電路佔據更小的面積。在一些實施例中，藉由比其他積體電路佔據更小的面積，積體電路300或積體電路500可用作相較於其他方法更密集的記憶體巨集100A的部分。在一些實施例中，藉由用作更密集的記憶體巨集100A或記憶胞陣列的部分，記憶體巨集100A具有比其他方法更大的記憶體容量。
在一些實施例中，藉由使用導電結構322a、導電結構322c、導電結構322e之間的導電結構322b及導電結構322d，產生比其他方法具有更佳電磁屏蔽的積體電路300。在一些實施例中，藉由提供更佳的電磁屏蔽，產生比其他方法具有更小串擾的積體電路300。
佈局設計
圖4A至圖4B為根據一些實施例的佈局設計400的圖。
佈局設計400為圖2A至圖2C的佈局設計200的變體。舉例而言，佈局設計400具有比佈局設計200具有更大寬度的位元線佈局圖案及反相位元線佈局圖案。與圖2A至圖2C中的一或多者中的組件相同或相似的組件標示出相同的標號，且因此省略其詳細描述。
佈局設計400為圖1B的記憶胞100B或圖1C的記憶胞100C的佈局圖。佈局設計400可用以製造記憶胞100B或記憶胞100C。佈局設計400包含部分200A(圖2A)及部分400A(圖4A)。為了易於說明，圖4A的佈局設計400未包含部分200A。如圖4B中所繪示，佈局設計400包含圖2A的部分200A及圖4A的部分 400A。
相較於圖2A至圖2C的佈局設計200，佈局設計400未包含導電特徵佈局圖案222a及導電特徵佈局圖案222e以及通孔佈局圖案226b及通孔佈局圖案226d。
相較於圖2A至圖2C的佈局設計200，佈局設計400的導電特徵佈局圖案422d替換導電特徵佈局圖案222a，且佈局設計400的導電特徵佈局圖案422b替換導電特徵佈局圖案222b。
導電特徵佈局圖案422d及導電特徵佈局圖案422b類似於對應導電特徵佈局圖案222d及導電特徵佈局圖案222b，且因此省略類似詳細描述。在一些實施例中，導電特徵佈局圖案422d及導電特徵佈局圖案422b可用以製造相對應的導電結構522d及導電結構522b(圖5)。
導電特徵佈局圖案422d或導電特徵佈局圖案422b在第二方向Y上具有比對應導電特徵佈局圖案222d或導電特徵佈局圖案222b在第二方向Y上的寬度更大的寬度。藉由增加導電特徵佈局圖案422d、導電特徵佈局圖案422b的寬度，導電特徵佈局圖案422d、導電特徵佈局圖案422b可用以製造比在第二方向Y上具有更小寬度的方法具有更小電阻的相對應的位元線BL(例如，圖5中的導電結構522b)及反相位元線BLB(例如，圖5中的導電結構522d)。在一些實施例中，藉由移除導電特徵佈局圖案222a及導電特徵佈局圖案222e以及通孔佈局圖案226b及通孔佈局圖案226d，佈局設計400具有可用於其他金屬層的較大的佈線資源。
導電特徵佈局圖案422d或導電特徵佈局圖案422b的其他組態亦在本揭露內容的範圍內。舉例而言，在一些實施例中， 至少導電特徵佈局圖案422d或導電特徵佈局圖案422b的寬度或長度改變成交疊或暴露的不同於與圖4所繪示的佈局圖案。
積體電路-橫截面視圖
圖5為積體電路500的橫截面視圖，其對應於與平面J-J'相交的佈局設計400。圖5為積體電路300的圖3H的變體。
積體電路500由佈局設計400製造。積體電路500為記憶胞100B或記憶胞100C的結構實施方案。
積體電路500為積體電路300的變體。相較於積體電路300，積體電路500未包含導電結構322a及導電結構322e以及通孔326b及通孔326d。
相較於圖3A至圖3I的積體電路300，積體電路500的導電結構522b替換導電結構322b，且積體電路500的導電結構522d替換導電結構322d。
導電結構522b及導電結構522d類似於相對應的導電結構322b及導電結構322d，且因此省略類似具體描述。
導電結構522b或導電結構522d在第二方向Y上具有比相對應的導電結構322b或導電結構322d在第二方向Y上的寬度更大的寬度。藉由增加導電結構522b及導電結構522d的寬度，位元線BL(例如，圖5中的導電結構522b)及反相位元線BLB(例如，圖5中的導電結構522d)比在第二方向Y上具有更小寬度的方法具有更小的電阻。在一些實施例中，藉由移除導電結構322a及導電結構322e以及通孔326b及通孔326d，積體電路500具有可用於其他金屬層的較大的佈線資源。
導電結構522b或導電結構522d的其他組態亦在本揭露 內容的範圍內。舉例而言，在一些實施例中，至少導電結構522b或導電結構522d的寬度或長度改變成交疊或暴露的不同於圖5所繪示的積體電路500的部分。
為簡潔起見，繪示出積體電路500的單一個橫截面圖(例如，圖5)。然而，應理解，積體電路500包含類似於圖3A至圖3I中所繪示的積體電路300的橫截面圖的額外橫截面圖(未繪示)。舉例而言，積體電路300的橫截面視圖中的每一者可被修改成類似於圖5的未包含導電結構322a及導電結構322e以及通孔326b及通孔326d，且導電結構522b替換導電結構322b，且導電結構522d替換導電結構322d。
方法
圖6A為根據一些實施例的形成或製造IC的方法600A的流程圖。應理解，額外操作可在圖6A中所描繪的方法600A之前、期間及/或之後進行，且一些其他製程在本文中可僅簡單描述。在一些實施例中，方法600A可用以形成積體電路，諸如記憶體巨集100A(圖1A)、記憶胞100B(圖1B)、記憶胞100C(圖1C)、IC結構300(圖3A至圖3I)或IC結構500(圖5)。在一些實施例中，方法600A可用以形成與佈局設計200或佈局設計400(圖2A至圖2C或圖4A至圖4B)中的一或多者具有類似關係的積體電路。
在方法600A的操作602中，產生記憶體陣列電路(例如，記憶胞100B、記憶胞100C)的佈局設計200或佈局設計400。藉由處理元件(例如，處理器702(圖7))進行操作602，所述處理元件經組態以執行用於產生佈局設計200、佈局設計400或佈局設 計716(圖7)的指令。在一些實施例中，佈局設計200、佈局設計400或佈局設計716為圖形資料庫系統(graphic database system；GDSII)檔案格式。
在方法600A的操作604中，基於佈局設計200、佈局設計400或佈局設計716來製造記憶體陣列電路(例如，記憶體巨集100A、記憶胞100B或記憶胞100C)。在一些實施例中，方法600A的操作604包括基於佈局設計200、佈局設計400或佈局設計716來製造至少一個罩幕，且基於至少一個罩幕來製造記憶體陣列電路。在一些實施例中，操作602或操作604的記憶體陣列電路包括記憶胞100B(圖1B)、記憶胞100C(圖1C)、IC結構300(圖3A至圖3I)或IC結構500(圖5)。
圖6B為根據一些實施例的產生記憶體陣列電路的佈局設計的方法600B的流程圖。應理解，額外操作可在圖6B中所描繪的方法600B之前、期間及/或之後進行，且一些其他製程在本文中可僅簡單描述。在一些實施例中，方法600B可用以產生記憶胞100B(圖1B)的佈局設計200或佈局設計400(圖2A至圖2C&圖4A至圖4B)、記憶胞100C(圖1C)、IC結構300(圖3A至圖3I)或IC結構500(圖5)中的一或多者。
在方法600B的操作610中，產生主動區佈局圖案集合212a或主動區佈局圖案集合212b。在一些實施例中，產生主動區佈局圖案集合212a或主動區佈局圖案集合212b可用以或對應於製造積體電路300或積體電路500的主動區集合303或主動區集合305。
在一些實施例中，積體電路300或積體電路500的主動 區集合303或主動區集合305包含第一下拉電晶體(NMOS電晶體PD0)、第二下拉電晶體(NMOS電晶體PD1)以及第一傳輸閘極電晶體(PMOS電晶體PG0)、第二傳輸閘極電晶體(PMOS電晶體PG1)的主動區。在一些實施例中，積體電路300或積體電路500的主動區集合303或主動區集合305包含第一上拉電晶體(PMOS電晶體PU0)、第二上拉電晶體(PMOS電晶體PU1)以及第一傳輸閘極電晶體(NMOS電晶體PG2)、第二傳輸閘極電晶體(NMOS電晶體PG3)的主動區。
在一些實施例中，主動區佈局圖案集合212a、主動區佈局圖案集合212b的佈局圖案中的每一者在第二方向Y上以第一間距與主動區佈局圖案集合212a、主動區佈局圖案集合212b中的相鄰佈局圖案分隔開。在一些實施例中，主動區佈局圖案集合212a、主動區佈局圖案集合212b在不同於第二方向Y的第一方向X上延伸且位於第一佈局層級(例如，主動區或主動阱)上。
在一些實施例中，操作610的產生主動區佈局圖案集合212a、主動區佈局圖案集合212b包含產生主動區佈局圖案202a1、主動區佈局圖案202a2、主動區佈局圖案202b1以及主動區佈局圖案202b2。
在一些實施例中，操作610包含將主動區佈局圖案集合212a、主動區佈局圖案集合212b置放於第一佈局層級(例如，主動區或主動阱)上。在一些實施例中，第一佈局層級對應於佈局設計200或佈局設計400的主動區。
在操作612中，產生閘極佈局圖案集合204。在一些實施例中，閘極佈局圖案集合204對應於製造記憶胞100B至記憶胞 100C或積體電路300或積體電路500的閘極結構集合304。
在一些實施例中，方法600的閘極佈局圖案集合204包含閘極佈局圖案204a、閘極佈局圖案204b或閘極佈局圖案204c中的一或多者。在一些實施例中，操作612包含將閘極佈局圖案集合202置放於第二佈局層級(例如，POLY)上。
在操作614中，產生金屬接觸窗佈局圖案集合210。在一些實施例中，金屬接觸窗佈局圖案集合210對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的金屬接觸窗集合310。
在一些實施例中，在操作614中，金屬接觸窗佈局圖案210a及金屬接觸窗佈局圖案210b與佈局設計200或佈局設計400的胞邊界及主動區佈局圖案202a交疊。
在一些實施例中，在操作614中，金屬接觸窗佈局圖案210a、金屬接觸窗佈局圖案210b、金屬接觸窗佈局圖案210c以及金屬接觸窗佈局圖案210d用以製造對應的金屬接觸窗310a、金屬接觸窗310b、金屬接觸窗310c以及金屬接觸窗310d。在一些實施例中，金屬接觸窗310a電耦接至第一下拉電晶體(NMOS電晶體PD0)的源極。在一些實施例中，金屬接觸窗310b電耦接至第二下拉電晶體(NMOS電晶體PD1)的源極。
在一些實施例中，金屬接觸窗310a電耦接至第一上拉電晶體(PMOS電晶體PU0)的源極。在一些實施例中，金屬接觸窗310b電耦接至第二上拉電晶體(PMOS電晶體PU1)的源極。
在一些實施例中，金屬接觸窗310c電耦接至第一傳輸閘極電晶體(PMOS電晶體PG0)的源極或汲極。在一些實施例中， 金屬接觸窗310d電耦接至第二傳輸閘極電晶體(PMOS電晶體PG1)的源極或汲極。
在一些實施例中，金屬接觸窗310c電耦接至第一傳輸閘極電晶體(NMOS電晶體PG2)的源極或汲極。在一些實施例中，金屬接觸窗310d電耦接至第二傳輸閘極電晶體(NMOS電晶體PG3)的源極或汲極。
在一些實施例中，方法600B的金屬接觸窗佈局圖案集合210包含導電特徵佈局圖案210a、導電特徵佈局圖案210b、導電特徵佈局圖案210c、導電特徵佈局圖案210d、導電特徵佈局圖案210e或導電特徵佈局圖案210f中的一或多者。在一些實施例中，操作614包含將金屬接觸窗佈局圖案集合210置放於第三佈局層級(例如，MD)上。
在操作616中，產生第一導電特徵佈局圖案集合
Figure 108124896-A0305-02-0050-1
。在一些實施例中，操作616的第一導電特徵佈局圖案集合包含導電特徵佈局圖案集合212。在一些實施例中，導電特徵佈局圖案集合212對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的導電結構集合312。
在一些實施例中，方法600B的導電特徵佈局圖案集合212包含導電特徵佈局圖案212a、導電特徵佈局圖案212b、導電特徵佈局圖案212c、導電特徵佈局圖案212d、導電特徵佈局圖案212e或導電特徵佈局圖案212f中的一或多者。在一些實施例中，操作616包含將導電特徵佈局圖案集合212置放於第四佈局層級(例如，M0)上。
在操作618中，產生第一通孔佈局圖案集合。在一些實 施例中，操作618的第一通孔佈局圖案集合包含通孔佈局圖案集合214。在一些實施例中，通孔佈局圖案集合214對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的通孔集合314。
在一些實施例中，方法600B的通孔佈局圖案集合214包含通孔佈局圖案214a、通孔佈局圖案214b、通孔佈局圖案214c、通孔佈局圖案214d、通孔佈局圖案214e、通孔佈局圖案214f、通孔佈局圖案214g、通孔佈局圖案214h或通孔佈局圖案214i中的一或多者。在一些實施例中，操作618包含將通孔集合置放於金屬接觸窗佈局圖案集合210與導電特徵佈局圖案集合212之間。在一些實施例中，操作618包含將通孔集合置放於第三佈局層級(例如，MD)與第四佈局層級(例如，M0)之間。在一些實施例中，操作618包含將通孔集合214置放於VG佈局層級或VD佈局層級上。
在操作620中，產生第二導電特徵佈局圖案集合。在一些實施例中，操作620的第二導電特徵佈局圖案集合包含導電特徵佈局圖案集合218。在一些實施例中，導電特徵佈局圖案集合218對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的導電結構集合318。
在一些實施例中，方法600B的導電特徵佈局圖案集合218包含導電特徵佈局圖案218a、導電特徵佈局圖案218b、導電特徵佈局圖案218c、導電特徵佈局圖案218d或導電特徵佈局圖案218e中的一或多者。在一些實施例中，操作620包含將導電特徵佈局圖案集合218置放於第五佈局層級(例如，M1)上。
在操作622中，產生第二通孔佈局圖案集合。在一些實施例中，操作622的第二通孔佈局圖案集合包含通孔佈局圖案集合220。在一些實施例中，通孔佈局圖案集合220對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的通孔集合320。
在一些實施例中，方法600B的通孔佈局圖案集合220包含通孔佈局圖案220a、通孔佈局圖案220b、通孔佈局圖案220c、通孔佈局圖案220d或通孔佈局圖案220e中的一或多者。在一些實施例中，操作622包含將通孔佈局圖案集合220置放於導電特徵佈局圖案集合218與導電特徵佈局圖案集合212之間。
在一些實施例中，操作622包含將通孔集合置放於第四佈局層級(例如，M0)與第五佈局層級(例如，M1)之間。在一些實施例中，操作622包含將通孔集合220置放於V0佈局層級上。
在操作624中，產生第三導電特徵佈局圖案集合。在一些實施例中，操作624的第三導電特徵佈局圖案集合包含導電特徵佈局圖案集合222。在一些實施例中，導電特徵佈局圖案集合222對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的導電結構集合322。
在一些實施例中，方法600B的導電特徵佈局圖案集合222包含導電特徵佈局圖案222a、導電特徵佈局圖案222b、導電特徵佈局圖案222c、導電特徵佈局圖案222d、導電特徵佈局圖案222e、導電特徵佈局圖案422b或導電特徵佈局圖案422d中的一或多者。在一些實施例中，操作624包含將導電特徵佈局圖案集合222置放於第六佈局層級(例如，M2)上。
在操作626中，產生第三通孔佈局圖案集合。在一些實施例中，操作626的第三通孔佈局圖案集合包含通孔佈局圖案集合226。在一些實施例中，通孔佈局圖案集合226對應於製造記憶胞100B至記憶胞100C或積體電路300或積體電路500的通孔集合326。
在一些實施例中，方法600B的通孔佈局圖案集合226包含通孔佈局圖案226a、通孔佈局圖案226b、通孔佈局圖案226c、通孔佈局圖案226d或通孔佈局圖案226e中的一或多者。在一些實施例中，操作626包含將通孔佈局圖案集合226置放於導電特徵佈局圖案集合218與導電特徵佈局圖案集合222之間。在一些實施例中，操作626包含將通孔集合置放於第五佈局層級(例如，M1)與第六佈局層級(例如，M2)之間。在一些實施例中，操作626包含將通孔集合226置放於V1佈局層級上。
在一些實施例中，佈局設計200或佈局設計400中的一或多者為標準胞。在一些實施例中，未進行操作610至操作626中的一或多者。
藉由經組態以執行用於製造諸如記憶體巨集100A的記憶體陣列電路、諸如記憶胞100B或記憶胞100C的記憶胞或諸如IC結構300或IC結構500的IC的指令的處理元件來進行方法600A至方法600B的操作中的一或多者。在一些實施例中，方法600A至方法600B的一或多個操作使用與用於方法600A至方法600B的一或多個不同操作中的處理元件相同的處理元件來進行。在一些實施例中，使用與用以進行方法600A至方法600B的一或多個不同操作的處理元件不同的處理元件來進行方法600A至方 法600B的一或多個操作。
圖7為根據一些實施例的用於設計IC佈局設計的系統700的示意圖。在一些實施例中，系統700產生或置放本文中所描述的一或多個IC佈局設計。系統700包含硬體處理器702及非暫時性的記憶體704，其中非暫時性記憶體704編碼有(亦即，儲存)電腦程式碼706(亦即，可執行指令集)。記憶體704經組態以與用於產生積體電路的製造機器介接。處理器702經由匯流排708電耦接至記憶體704。處理器702亦藉由匯流排708電耦接至輸入/輸出(I/O)介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以使處理器702及記憶體704能夠經由網路714連接至外部部件。處理器702經組態以執行經編碼於記憶體704中的電腦程式碼706，以使系統700可用於進行如描述於方法600A或方法600B中的操作的一部分或全部。
在一些實施例中，處理器702為中央處理單元(central processing unit；CPU)、多元處理器(multi-processor)、分佈式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一些實施例中，記憶體704為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統(或設備或元件)。舉例而言，記憶體704包含半導體或固態記憶體、磁帶、可移除式電腦磁片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、硬磁碟(rigid magnetic disk)及/或光碟。在一些實施例中，記憶體704為電腦可讀儲存媒體。 在使用光碟的一些實施例中，記憶體704包含光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、可讀/寫光碟(compact disk-read/write；CD-R/W)及/或數位影音光碟(digital video disc；DVD)。
在一些實施例中，儲存媒體704儲存經組態以使系統700進行方法600A或方法600B的電腦程式碼706。在一些實施例中，儲存媒體704亦儲存進行方法600A或方法600B所需的資訊以及在進行方法600A或方法600B期間產生的資訊，諸如佈局設計716及使用者介面718，及/或用以進行方法600A或方法600B的操作的可執行指令集。在一些實施例中，佈局設計716包括佈局設計200或佈局設計400中的一或多者。
在一些實施例中，儲存媒體704儲存用於與製造機器介接的指令(例如，電腦程式碼706)。這些指令(例如，電腦程式碼706)啟用處理器702以產生可被製造機器讀取的製造指令，以在製造製程期間有效地實施方法600A或方法600B。
系統700包含I/O介面710。I/O介面710耦接至外部電路。在一些實施例中，I/O介面710包含用以將資訊及命令傳達至處理器702的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)及/或游標方向按鍵。
系統700亦包含耦接至處理器702的網路介面712。網路介面712能夠使系統700與網路714通信，以使一或多個其他電腦系統連接至所述網路。網路介面712包含無線網路介面，諸如藍芽(BLUETOOTH)、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路(ETHERNET)、USB或IEEE-1394。 在一些實施例中，方法600A或方法600B實施於兩個或多於兩個系統700中，且諸如佈局設計的資訊及使用者介面可藉由網路714在不同系統700之間交換。
系統700經組態以經由I/O介面710或網路介面712接收與佈局設計相關的資訊。上述資訊藉由匯流排708傳送至處理器702以決定用於產生諸如IC結構300或IC結構500的IC結構的佈局設計。上述佈局設計接著作為佈局設計716儲存於記憶體704中。系統700經組態以經由I/O介面710或網路介面712接收與使用者介面相關的資訊。上述資訊作為使用者介面718儲存於記憶體704中。
在一些實施例中，方法600A或方法600B實施為用於由處理器執行的獨立軟體應用程式。在一些實施例中，方法600A或方法600B實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，方法600A或方法600B實施為軟體應用程式的插件(plug-in)。在一些實施例中，方法600A或方法600B實施為軟體應用程式，所述軟體應用程式為EDA工具的一部分。在一些實施例中，方法600A或方法600B實施為由EDA工具使用的軟體應用程式。在一些實施例中，所述EDA工具用以產生積體電路元件的佈局。在一些實施例中，所述佈局儲存於非暫時性電腦可讀媒體或記憶體704上。在一些實施例中，使用諸如可購自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)的VIRTUOSO®或另一合適的佈局產生工具來產生佈局。在一些實施例中，所述佈局基於網路連線表(netlist)產生，所述網路連線表基於示意性設計創建。在一些實施例中，方 法600A藉由製造元件實施以使用基於由系統700產生的一或多個佈局設計(例如，佈局設計200或佈局設計400)所製造的罩幕集合來製造積體電路(例如，記憶胞100B或記憶胞100C、IC結構300或IC結構500)。
圖7的系統700產生記憶體巨集100A、記憶胞100B或記憶胞100C或IC結構300或IC結構500的比其他方法更小的佈局設計(例如，佈局設計200或佈局設計400)。
圖8為根據本揭露內容的至少一個實施例的積體電路(IC)製造系統800及與其相關聯的IC製造流程的方塊圖。
在圖8中，IC製造系統800包含實體，諸如設計單位820、罩幕單位830以及IC製造商/製作商(「工廠(fab)」)840，所述實體在與製造IC元件860相關的設計、開發以及製造循環及/或服務中彼此相互作用。系統800中的實體藉由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，諸如企業內部網路及網際網路。通信網路包含有線通信通道及/或無線通信通道。每一實體與其他實體中的一或多者相互作用且將服務提供至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，單一的較大的公司擁有設計單位820、罩幕單位830以及IC工廠840中的兩者或大於兩者。在一些實施例中，設計單位820、罩幕單位830以及IC工廠840中的兩者或大於兩者同時存在於公共設施中且使用公共資源。
設計單位(或設計團隊)820產生IC設計佈局822。IC設計佈局822包含設計用於IC元件860的各種幾何圖案。幾何圖 案對應於組成IC元件860的各種組件的金屬層、氧化物層或半導體層的圖案。各種膜層組合以形成各種IC特徵。舉例而言，IC設計佈局822的一部分包含待形成於半導體基底(諸如矽晶圓)的各種IC特徵，諸如主動區、閘極電極、源極電極以及汲極電極、層間內連線的金屬線或通孔以及接合墊的開口，以及安置於半導體基底上的各種材料層。設計單位820實施恰當設計程序以形成IC設計佈局822。設計程序包含邏輯設計、物理設計或置放及佈線中的一或多者。IC設計佈局822呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局822可以GDSII檔案格式或DFII檔案格式來表達。
罩幕單位830包含資料準備832及罩幕製造834。罩幕單位830使用IC設計佈局822以製造一或多個罩幕，所述一或多個罩幕用以根據IC設計佈局822來製造IC元件860的各種膜層。罩幕單位830進行罩幕資料準備832，其中IC設計佈局822被轉譯成代表性資料檔案(「representative data file；RDF」)。罩幕資料準備832將RDF提供至罩幕製造834。罩幕製造834包含罩幕寫入器(mask writer)。上述罩幕寫入器將RDF轉換成諸如罩幕(光罩)或半導體晶圓的基底上的影像。藉由罩幕資料準備832來操縱IC設計佈局822，使其遵從罩幕寫入器的特定特性及/或IC工廠840的要求。在圖8中，將罩幕資料準備832及罩幕製造834示出為單獨的部件。在一些實施例中，罩幕資料準備832及罩幕製造834可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備832包含光學鄰近校正(optical proximity correction；OPC)，所述光學鄰近校正使用微影 增強技術(lithography enhancement technique)以補償例如來自於繞射、干擾、其他製程效應以及類似者所引起的影像誤差。OPC會調整IC設計佈局822。在一些實施例中，罩幕資料準備832更包含解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明(off-axis illumination)、次解析輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他合適的技術以及類似者或其組合。在一些實施例中，逆向微影技術(inverse lithography technology；ILT)亦可被使用，以將光學鄰近校正作為逆向成像問題來進行處理。
在一些實施例中，罩幕資料準備832包含罩幕規則檢查器(mask rule checker；MRC)，以檢查IC設計佈局，所述IC設計佈局已藉由罩幕集合創建規則在OPC中處理過，所述罩幕創建規則含有特定幾何限制及/或連接性限制以確保充足裕度，從而考慮半導體製造過程中的可變性及類似者。在一些實施例中，MRC在罩幕製造834期間修改IC設計佈局822以補償侷限性，其可復原由OPC進行的修改的部分以便符合罩幕創建規則。
在一些實施例中，罩幕資料準備832包含模擬將由IC工廠840實施以製造IC元件860的處理的微影製程檢查(lithography process checking；LPC)。LPC基於IC設計佈局822來模擬此處理以創造出模擬製造元件，諸如IC元件860。LPC模擬中的處理參數可包含與IC製造循環的各種製程相關聯的參數、與用以製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮各種因素，諸如空間影像對比度(aerial image contrast)、聚焦深度(「depth of focus；DOF」)、罩幕誤差增強因子(「mask error enhancement factor；MEEF」)、其他合適的因素以及類似者或其組合。在一些實施例中，在已藉由LPC創造模擬製造的元件之後，若模擬元件在形狀上並不足夠接近於滿足設計規則，則重複進行OPC及/或MRC以進一步優化IC設計佈局822。
應理解，為清晰起見，簡化了上述罩幕資料準備832的說明。在一些實施例中，資料準備832包含諸如邏輯運算(logic operation；LOP)等額外特徵以根據製造規則來修改IC設計佈局822。另外，在資料準備832期間應用於IC設計佈局822的製程可依各種不同次序來執行。
在罩幕資料準備832之後及在罩幕製造834期間，罩幕或罩幕群組可依據經修改的IC設計佈局來製造。在一些實施例中，電子束(e-beam)或多重電子束的機構可根據經修改的IC設計佈局用以在罩幕(光罩(photomask)或光罩(reticle))上形成圖案。罩幕可以各種技術形成。在一些實施例中，罩幕使用二元技術(binary technology)形成。在一些實施例中，罩幕圖案包含不透明區及透明區。用以暴露已塗佈於晶圓上的影像敏感性材料層(例如，光阻)的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區阻擋並穿透透明區。在一個實例中，二元罩幕(binary mask)包含透明基底(例如，熔融石英(fused quartz))及塗佈於罩幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，罩幕使用相移技術形成。在相移罩幕(phase shift mask；PSM)中，形成於罩幕上的圖案中的各種特徵經組態以具有恰當的相位差，以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕(alternating PSM)。 藉由罩幕製造834而產生的罩幕可用於各種製程中。舉例而言，此類罩幕用於離子植入製程中以於半導體晶圓中形成各種摻雜區、用於蝕刻製程中以於半導體晶圓中形成各種蝕刻區，及/或用於其他合適的製程中。
IC工廠840為IC製造企業，其包含用以製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC工廠840為半導體代工廠。舉例而言，可存在用於多個IC產品的前端製造(前段製程(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可為IC產品的內連線及封裝提供後端製造(後段製程(back-end-of-line；BEOL)製造)，且第三製造設施可提供其他代工廠務服務。
IC工廠840使用由罩幕單位830所製造的一或多個罩幕來製造IC元件860。因此，IC工廠840至少間接地使用IC設計佈局822以製造IC元件860。在一些實施例中，IC工廠840使用一或多個罩幕來製造半導體晶圓842，以形成IC元件860。半導體晶圓842包含矽基底或在其上形成有材料層的其他恰當基底。半導體晶圓更包含(在後續製造步驟處形成的)各種摻雜區、介電特徵、多層級內連線以及類似者中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第20150278429號、於2014年2月6日公開的美國預先授權公開案第20140040838號以及於2007年8月21日獲得授權的美國專利第7,260,442中能找到與積體電路(IC)製造系統(例如，圖8所示系統800)及與其相關聯的積體電路製造流程有關的細節，上述 美國專利及美國預先授權公開案中的每一者全文併入本案供參考。
本發明實施例是關於一種記憶胞。在一些實施例中，所述記憶胞包含第一上拉電晶體、第一傳輸閘極電晶體、第二上拉電晶體、第二傳輸閘極電晶體以及第一金屬接觸窗。在一些實施例中，第一上拉電晶體具有在第一方向上延伸且位於第一層級上的第一主動區。在一些實施例中，第一傳輸閘極電晶體具有在第一方向上延伸的第二主動區。在一些實施例中，第二主動區位於第一層級上，且在不同於第一方向的第二方向上與第一主動區分隔開。在一些實施例中，第二主動區與第一主動區相鄰。在一些實施例中，第二傳輸閘極電晶體耦接至第二上拉電晶體。在一些實施例中，第一金屬接觸窗在第二方向上延伸，且自第一主動區延伸至第二主動區。在一些實施例中，第一金屬接觸窗位於不同於第一層級的第二層級上。在一些實施例中，第一金屬接觸窗將第一上拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。在一些實施例中，第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一上拉電晶體以及第二上拉電晶體為四電晶體(4T)記憶胞的一部分。在一些實施例中，第二上拉電晶體具有在第一方向上延伸的第三主動區。在一些實施例中，第三主動區位於第一層級上，且在第一方向上與第一主動區分隔開。在一些實施例中，第二傳輸閘極電晶體具有在第一方向上延伸的第四主動區。在一些實施例中，第四主動區位於第一層級上，在第二方向上與第三主動區分隔開，且在第一方向上與第二主動區分隔開，且第四主動區與第三主動區相鄰。在一些實施例中，所述記憶胞更包含在第二方 向上延伸且自第三主動區延伸至第四主動區的第二金屬接觸窗。在一些實施例中，第二金屬接觸窗位於第二層級上，且將第二上拉電晶體的汲極電耦接至第二傳輸閘極電晶體的汲極。在一些實施例中，所述記憶胞更包含閘極集合。在一些實施例中，閘極集合包含第一閘極及第二閘極。在一些實施例中，第一閘極在第二方向上延伸，與第一主動區或第二主動區交疊，且位於第二層級上。在一些實施例中，第二閘極在第二方向上延伸，與第三主動區或第四主動區交疊，且位於第二層級上。在一些實施例中，所述記憶胞更包含第一導電結構集合，所述第一導電結構集合在第一方向上延伸且與至少第一主動區、第二主動區、第三主動區、第四主動區或閘極集合交疊。在一些實施例中，第一導電結構集合的每一導電結構在至少第一方向或第二方向上與第一導電結構集合中的相鄰導電結構分隔開，且位於不同於第一層級及第二層級的第三層級上。在一些實施例中，所述記憶胞更包含位於第一導電結構集合與第一主動區及第二主動區之間的第一通孔集合。在一些實施例中，第一通孔集合將第一導電結構集合耦接至至少第一主動區、第二主動區、第三主動區、第四主動區或閘極集合。在一些實施例中，第一通孔集合中的至少一個通孔位於第一導電結構集合中的至少一個導電結構與第一主動區或第二主動區中的至少一者交疊之處。在一些實施例中，所述記憶胞更包含第二導電結構集合及第二通孔集合。在一些實施例中，第二導電結構集合在第二方向上延伸且與至少第一主動區、第二主動區、第三主動區、第四主動區或第一導電結構集合交疊。在一些實施例中，第二導電結構集合中的每一導電結構在第一方向上與第二導電結 構集合中的相鄰結構分隔開，且位於不同於第一層級、第二層級以及第三層級的第四層級上。在一些實施例中，第二通孔集合位於第二導電結構集合與第一導電結構集合之間。在一些實施例中，第二通孔集合將第二導電結構集合耦接至第一導電結構集合。在一些實施例中，第二通孔集合中的至少一個通孔位於第二導電結構集合中的至少一個導電結構與第一導電結構集合中的至少一者交疊之處。在一些實施例中，所述記憶胞更包含第三導電結構集合及第三通孔集合。在一些實施例中，第三導電結構集合在第一方向上延伸且與至少第二導電結構集合交疊。在一些實施例中，第三導電結構集合中的每一導電結構在第二方向上與第三導電結構集合中的相鄰結構分隔開，且位於不同於第一層級、第二層級、第三層級以及第四層級的第五層級上。在一些實施例中，第三通孔集合位於第三導電結構集合與第二導電結構集合之間。在一些實施例中，第三通孔集合將第三導電結構集合耦接至第二導電結構集合，且第三通孔集合中的至少一個通孔位於第三導電結構集合中的至少一個導電結構與第二導電結構集合中的至少一者交疊之處。
本發明另一實施例是關於一種形成記憶體電路的方法。在一些實施例中，所述方法包含：藉由處理器來產生記憶體電路的佈局設計，且基於佈局設計來製造記憶體電路。在一些實施例中，佈局設計具有胞邊界。在一些實施例中，記憶體電路為4T記憶胞。在一些實施例中，4T記憶胞包含第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一下拉電晶體以及第二下拉電晶體。在一些實施例中，產生佈局設計包含產生對應於製造第一下拉電晶體 的第一主動區的第一主動區佈局圖案。在一些實施例中，第一主動區佈局圖案在第一方向上延伸，且位於第一層級上。在一些實施例中，產生佈局設計更包含產生對應於製造第一傳輸閘極電晶體的第二主動區的第二主動區佈局圖案。在一些實施例中，第二主動區佈局圖案在第一方向上延伸，位於第一層級上，且在不同於第一方向的第二方向上與第一主動區佈局圖案分隔開。在一些實施例中，產生佈局設計更包含產生對應於製造第二下拉電晶體的第三主動區的第三主動區佈局圖案。在一些實施例中，第三主動區佈局圖案在第一方向上延伸，位於第一層級上，且在第一方向上與第一主動區佈局圖案分隔開。在一些實施例中，產生佈局設計更包含產生對應於製造第二傳輸閘極電晶體的第四主動區的第四主動區佈局圖案。在一些實施例中，第四主動區佈局圖案在第一方向上延伸，位於第一層級上，在第二方向上與第三主動區佈局圖案分隔開，且在第一方向上與第二主動區佈局圖案分隔開。在一些實施例中，產生佈局設計更包含產生對應於製造第一金屬接觸窗的第一金屬接觸窗佈局圖案。在一些實施例中，第一金屬接觸窗佈局圖案在第二方向上延伸，與記憶胞的胞邊界及第一主動區佈局圖案交疊，且位於不同於第一層級的第二層級上。在一些實施例中，第一金屬接觸窗電耦接至第一下拉電晶體的源極。在一些實施例中，產生佈局設計更包含產生對應於製造第二金屬接觸窗的第二金屬接觸窗佈局圖案。在一些實施例中，第二金屬接觸窗佈局圖案在第二方向上延伸，與記憶胞的胞邊界及第三主動區佈局圖案交疊，且位於第二層級上。在一些實施例中，第二金屬接觸窗電耦接至第二下拉電晶體的源極。在一些實施例 中，產生佈局設計更包含產生對應於製造第三金屬接觸窗的第三金屬接觸窗佈局圖案以及產生對應於製造第四金屬接觸窗的第四金屬接觸窗佈局圖案。在一些實施例中，第三金屬接觸窗佈局圖案在第二方向上延伸，自第一主動區佈局圖案延伸至第二主動區佈局圖案。在一些實施例中，第三金屬接觸窗佈局圖案位於第二層級上。在一些實施例中，第三金屬接觸窗將第一下拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。在一些實施例中，第四金屬接觸窗佈局圖案在第二方向上延伸，且自第三主動區佈局圖案延伸至第四主動區佈局圖案。在一些實施例中，第四金屬接觸窗佈局圖案位於第二層級上。在一些實施例中，第四金屬接觸窗將第二下拉電晶體的汲極電耦接至第二傳輸閘極電晶體的汲極。在一些實施例中，產生佈局設計更包含產生對應於製造閘極集合的閘極佈局圖案集合。在一些實施例中，閘極佈局圖案集合包含第一閘極佈局圖案及第二閘極佈局圖案。在一些實施例中，第一閘極佈局圖案在第二方向上延伸，與第一主動區佈局圖案或第二主動區佈局圖案交疊，且位於第二層級上。在一些實施例中，第二閘極佈局圖案在第二方向上延伸，與第三主動區佈局圖案或第四主動區佈局圖案交疊，且位於第二層級上。在一些實施例中，產生佈局設計更包含產生對應於製造第一導電結構集合的第一導電特徵佈局圖案集合。在一些實施例中，第一導電特徵佈局圖案集合在第一方向上延伸且與至少第一主動區佈局圖案、第二主動區佈局圖案、第三主動區佈局圖案、第四主動區佈局圖案或閘極佈局圖案集合交疊。在一些實施例中，第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少第一方向或第二方向上與第 一導電特徵佈局圖案集合中的相鄰導電特徵佈局圖案分隔開，且位於不同於第一層級及第二層級的第三層級上。在一些實施例中，產生佈局設計更包含產生對應於製造第一通孔集合的第一通孔佈局圖案集合。在一些實施例中，第一通孔佈局圖案集合位於第一導電特徵佈局圖案集合與第一主動區佈局圖案及第二主動區佈局圖案之間。在一些實施例中，第一通孔集合將第一導電結構集合耦接至至少第一主動區、第二主動區、第三主動區、第四主動區或閘極集合。在一些實施例中，第一通孔佈局圖案集合中的至少一個通孔佈局圖案位於第一導電特徵佈局圖案集合中的至少一個導電特徵佈局圖案與第一主動區佈局圖案或第二主動區佈局圖案中的至少一者交疊之處。在一些實施例中，產生佈局設計更包含產生對應於製造第二導電結構集合的第二導電特徵佈局圖案集合以及產生對應於製造第二通孔集合的第二通孔佈局圖案集合。在一些實施例中，第二導電特徵佈局圖案集合在第二方向上延伸且與至少第一主動區佈局圖案、第二主動區佈局圖案、第三主動區佈局圖案、第四主動區佈局圖案或第一導電特徵佈局圖案集合交疊。在一些實施例中，第二導電特徵佈局圖案集合中的每一導電特徵佈局圖案在第一方向上與第二導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於第一層級、第二層級以及第三層級的第四層級上。在一些實施例中，第二通孔佈局圖案集合位於第二導電特徵佈局圖案集合與第一導電特徵佈局圖案集合之間。在一些實施例中，第二通孔集合將第二導電結構集合耦接至第一導電結構集合。在一些實施例中，第二通孔佈局圖案集合中的至少一個通孔佈局圖案位於第二導電特徵佈局圖案集合中 的至少一個導電特徵佈局圖案與第一導電特徵佈局圖案集合中的至少一者交疊之處。在一些實施例中，產生佈局設計更包含產生對應於製造第三導電結構集合的第三導電特徵佈局圖案集合，以及產生對應於製造第三通孔集合的第三通孔佈局圖案集合。在一些實施例中，第三導電特徵佈局圖案集合在第一方向上延伸且與至少第二導電特徵佈局圖案集合交疊。在一些實施例中，第三導電特徵佈局圖案集合中的每一導電特徵佈局圖案在第二方向上與第三導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於第一層級、第二層級、第三層級以及第四層級的第五層級上。在一些實施例中，第三通孔佈局圖案集合位於第三導電特徵佈局圖案集合與第二導電特徵佈局圖案集合之間。在一些實施例中，第三通孔集合將第三導電結構集合耦接至第二導電結構集合。在一些實施例中，第三通孔佈局圖案集合中的至少一個通孔佈局圖案位於第三導電特徵佈局圖案集合中的至少一個導電特徵佈局圖案與第二導電特徵佈局圖案集合中的至少一者交疊之處。
本發明另一實施例是關於一種記憶胞。在一些實施例中，所述記憶胞包含第一下拉電晶體、第一傳輸閘極電晶體、第二下拉電晶體、第二傳輸閘極電晶體、第一金屬接觸窗以及第二金屬接觸窗。在一些實施例中，第一下拉電晶體具有在第一方向上延伸且位於第一層級上的第一主動區。在一些實施例中，第一傳輸閘極電晶體具有在第一方向上延伸的第二主動區。在一些實施例中，第二主動區位於第一層級上，且在不同於第一方向的第二方向上與第一主動區分隔開。在一些實施例中，第二下拉電晶體具有在第一方向上延伸的第三主動區。在一些實施例中，第三 主動區位於第一層級上，且在第一方向上與第一主動區分隔開。在一些實施例中，第二傳輸閘極電晶體具有在第一方向上延伸的第四主動區。在一些實施例中，第四主動區位於第一層級上，在第二方向上與第三主動區分隔開，且在第一方向上與第二主動區分隔開。在一些實施例中，第一金屬接觸窗在第二方向上延伸，且自第一主動區延伸至第二主動區。在一些實施例中，第一金屬接觸窗位於不同於第一層級的第二層級上。在一些實施例中，第一金屬接觸窗將第一下拉電晶體的汲極電耦接至第一傳輸閘極電晶體的汲極。在一些實施例中，第二金屬接觸窗在第二方向上延伸，且自第三主動區延伸至第四主動區。在一些實施例中，第二金屬接觸窗位於第二層級上，且將第二下拉電晶體的汲極電耦接至第二傳輸閘極電晶體的汲極。在一些實施例中，第一傳輸閘極電晶體、第二傳輸閘極電晶體、第一下拉電晶體以及第二下拉電晶體為4T記憶胞的一部分。在一些實施例中，所述記憶胞更包含閘極集合。在一些實施例中，閘極集合包含第一閘極及第二閘極。在一些實施例中，第一閘極在第二方向上延伸，與第一主動區或第二主動區交疊，且位於第二層級上。在一些實施例中，第二閘極在第二方向上延伸，與第三主動區或第四主動區交疊，且位於第二層級上。在一些實施例中，所述記憶胞更包含第一導電結構集合及第一通孔集合。在一些實施例中，第一導電結構集合在第一方向上延伸且與至少第一主動區、第二主動區、第三主動區、第四主動區或閘極集合交疊。在一些實施例中，第一導電結構集合的每一導電結構在至少第一方向或第二方向上與第一導電結構集合中的相鄰導電結構分隔開，且位於不同於第一層級及第二層 級的第三層級上。在一些實施例中，第一通孔集合位於第一導電結構集合與第一主動區及第二主動區之間。在一些實施例中，第一通孔集合將第一導電結構集合耦接至至少第一主動區、第二主動區、第三主動區、第四主動區或閘極集合。在一些實施例中，第一通孔集合中的至少一個通孔位於第一導電結構集合中的至少一個導電結構與第一主動區或第二主動區中的至少一者交疊之處。在一些實施例中，所述記憶胞更包含第二導電結構集合及第二通孔集合。在一些實施例中，第二導電結構集合在第二方向上延伸且與至少第一主動區、第二主動區、第三主動區、第四主動區或第一導電結構集合交疊。在一些實施例中，第二導電結構集合中的每一導電結構在第一方向上與第二導電結構集合中的相鄰結構分隔開，且位於不同於第一層級、第二層級以及第三層級的第四層級上。在一些實施例中，第二通孔集合位於第二導電結構集合與第一導電結構集合之間。在一些實施例中，第二通孔集合將第二導電結構集合耦接至第一導電結構集合。在一些實施例中，第二通孔集合中的至少一個通孔位於第二導電結構集合中的至少一個導電結構與第一導電結構集合中的至少一者交疊之處。在一些實施例中，所述記憶胞更包含第三導電結構集合及第三通孔集合。在一些實施例中，第三導電結構集合在第一方向上延伸且與至少第二導電結構集合交疊。在一些實施例中，第三導電結構集合中的每一導電結構在第二方向上與第三導電結構集合中的相鄰結構分隔開，且位於不同於第一層級、第二層級、第三層級以及第四層級的第五層級上。在一些實施例中，第三通孔集合位於第三導電結構集合與第二導電結構集合之間。在一些實施例 中，第三通孔集合將第三導電結構集合耦接至第二導電結構集合。在一些實施例中，第三通孔集合中的至少一個通孔位於第三導電結構集合中的至少一個導電結構與第二導電結構集合中的至少一者交疊之處。在一些實施例中，第一通孔集合包含第一通孔及第二通孔。在一些實施例中，第一通孔集合中的第一通孔將第一閘極電耦接至第一導電結構集合中的第一導電結構。在一些實施例中，第一通孔集合中的第二通孔將第二閘極電耦接至第一導電結構集合中的第一導電結構。在一些實施例中，第二通孔集合包含第一通孔及第二通孔。在一些實施例中，第二通孔集合中的第一通孔將第一導電結構集合中的第一導電結構電耦接至第二導電結構集合中的第一導電結構。在一些實施例中，第二通孔集合中的第二通孔將第一導電結構集合中的第一導電結構電耦接至第二導電結構集合中的第二導電結構。在一些實施例中，第三通孔集合包含第一通孔。在一些實施例中，第三通孔集合中的第一通孔將第三導電結構集合中的第一導電結構電耦接至第二導電結構集合中的第三導電結構。在一些實施例中，第三導電結構集合中的第一導電結構對應於耦接至電壓供應或參考供應的功率供應軌(power supply rail)。
前文概述若干實施例的特徵，以使所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬 技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100B:記憶胞
BL:位元線
BLB:反相位元線
ND、NDB:儲存節點
PD0、PD1:N型金屬氧化物半導體電晶體
PG0、PG1:P型金屬氧化物半導體電晶體
VSS:供應參考電壓
WL:字元線
X:第一方向
Y:第二方向

Claims (10)

  1. 一種記憶胞，包括：第一上拉電晶體，具有在第一方向上延伸的第一主動區，且所述第一主動區位於第一層級上；第一傳輸閘極電晶體，具有在所述第一方向上延伸的第二主動區，所述第二主動區位於所述第一層級上，且在不同於所述第一方向的第二方向上與所述第一主動區分隔開，且所述第二主動區與所述第一主動區相鄰；第二上拉電晶體；第二傳輸閘極電晶體，耦接至所述第二上拉電晶體；以及第一金屬接觸窗，在所述第二方向上延伸，且自所述第一主動區延伸至所述第二主動區，所述第一金屬接觸窗位於不同於所述第一層級的第二層級上，所述第一金屬接觸窗將所述第一上拉電晶體的汲極電耦接至所述第一傳輸閘極電晶體的汲極；其中所述第一傳輸閘極電晶體、所述第二傳輸閘極電晶體、所述第一上拉電晶體以及所述第二上拉電晶體為四電晶體(4T)記憶胞的一部分。
  2. 如申請專利範圍第1項所述的記憶胞，其中：所述第二上拉電晶體具有在所述第一方向上延伸的第三主動區，所述第三主動區位於所述第一層級上，且在所述第一方向上與所述第一主動區分隔開；所述第二傳輸閘極電晶體具有在所述第一方向上延伸的第四主動區，所述第四主動區位於所述第一層級上，在所述第二方向上與所述第三主動區分隔開，且在所述第一方向上與所述第二主 動區分隔開，且所述第四主動區與所述第三主動區相鄰；且所述記憶胞更包括第二金屬接觸窗，所述第二金屬接觸窗在所述第二方向上延伸，且自所述第三主動區延伸至所述第四主動區，所述第二金屬接觸窗位於所述第二層級上，且將所述第二上拉電晶體的汲極電耦接至所述第二傳輸閘極電晶體的汲極。
  3. 如申請專利範圍第2項所述的記憶胞，更包括：閘極集合，包括：第一閘極，在所述第二方向上延伸，與所述第一主動區或所述第二主動區交疊，且位於所述第二層級上；以及第二閘極，在所述第二方向上延伸，與所述第三主動區或所述第四主動區交疊，且位於所述第二層級上。
  4. 如申請專利範圍第3項所述的記憶胞，更包括：第一導電結構集合，在所述第一方向上延伸且與至少所述第一主動區、所述第二主動區、所述第三主動區、所述第四主動區或所述閘極集合交疊，所述第一導電結構集合中的每一導電結構在至少所述第一方向或所述第二方向上與所述第一導電結構集合中的相鄰導電結構分隔開，且位於不同於所述第一層級及所述第二層級的第三層級上。
  5. 如申請專利範圍第4項所述的記憶胞，更包括：第一通孔集合，位於所述第一導電結構集合與所述第一主動區及所述第二主動區之間，所述第一通孔集合將所述第一導電結構集合耦接至至少所述第一主動區、所述第二主動區、所述第三主動區、所述第四主動區或所述閘極集合；且所述第一通孔集合中的至少一個通孔位於所述第一導電結構集合中的至少一個導電 結構與所述第一主動區或所述第二主動區中的至少一者交疊之處。
  6. 一種形成記憶體電路的方法，所述方法包括：藉由處理器來產生所述記憶體電路的佈局設計，所述佈局設計具有胞邊界，其中所述產生所述佈局設計包括：產生對應於製造第一下拉電晶體的第一主動區的第一主動區佈局圖案，所述第一主動區佈局圖案在第一方向上延伸，且位於第一層級上；產生對應於製造第一傳輸閘極電晶體的第二主動區的第二主動區佈局圖案，所述第二主動區佈局圖案在所述第一方向上延伸，位於所述第一層級上，且在不同於所述第一方向的第二方向上與所述第一主動區佈局圖案分隔開；產生對應於製造第二下拉電晶體的第三主動區的第三主動區佈局圖案，所述第三主動區佈局圖案在所述第一方向上延伸，位於所述第一層級上，且耦接至所述第一主動區佈局圖案；產生對應於製造第二傳輸閘極電晶體的第四主動區的第四主動區佈局圖案，所述第四主動區佈局圖案在所述第一方向上延伸，位於所述第一層級上，在所述第一方向上耦接至所述第二主動區佈局圖案，且在所述第二方向上與所述第三主動區佈局圖案分隔開；產生對應於製造第一金屬接觸窗的第一金屬接觸窗佈局圖案，所述第一金屬接觸窗佈局圖案在所述第二方向上延伸，與所述記憶胞的所述胞邊界及所述第一主動區佈局圖案 交疊，且位於不同於所述第一層級的第二層級上，且所述第一金屬接觸窗電耦接至所述第一下拉電晶體的源極；以及產生對應於製造第二金屬接觸窗的第二金屬接觸窗佈局圖案，所述第二金屬接觸窗佈局圖案在所述第二方向上延伸，與所述記憶胞的所述胞邊界及所述第三主動區佈局圖案交疊，且位於所述第二層級上，且所述第二金屬接觸窗電耦接至所述第二下拉電晶體的源極；以及基於所述佈局設計來製造所述記憶體電路，所述記憶體電路為包含所述第一傳輸閘極電晶體、所述第二傳輸閘極電晶體、所述第一下拉電晶體以及所述第二下拉電晶體的四電晶體(4T)記憶胞。
  7. 如申請專利範圍第6項所述的形成記憶體電路的方法，其中所述產生所述佈局設計更包括：產生對應於製造第三金屬接觸窗的第三金屬接觸窗佈局圖案，所述第三金屬接觸窗佈局圖案在所述第二方向上延伸，自所述第一主動區佈局圖案延伸至所述第二主動區佈局圖案，所述第三金屬接觸窗佈局圖案位於所述第二層級上，且所述第三金屬接觸窗將所述第一下拉電晶體的汲極電耦接至所述第一傳輸閘極電晶體的汲極；以及產生對應於製造第四金屬接觸窗的第四金屬接觸窗佈局圖案，所述第四金屬接觸窗佈局圖案在所述第二方向上延伸，且自所述第三主動區佈局圖案延伸至所述第四主動區佈局圖案，所述第四金屬接觸窗佈局圖案位於所述第二層級上，且所述第四金屬接觸窗將所述第二下拉電晶體的汲極電耦接至所述第二傳輸閘極 電晶體的汲極。
  8. 如申請專利範圍第7項所述的形成記憶體電路的方法，其中所述產生所述佈局設計更包括：產生對應於製造閘極集合的閘極佈局圖案集合，所述閘極佈局圖案集合包括：第一閘極佈局圖案，在所述第二方向上延伸，與所述第一主動區佈局圖案或所述第二主動區佈局圖案交疊，且位於所述第二層級上；以及第二閘極佈局圖案，在所述第二方向上延伸，與所述第三主動區佈局圖案或所述第四主動區佈局圖案交疊，且位於所述第二層級上。
  9. 一種記憶胞，包括：第一下拉電晶體，具有在第一方向上延伸的第一主動區，且所述第一主動區位於第一層級上；第一傳輸閘極電晶體，具有在所述第一方向上延伸的第二主動區，所述第二主動區位於所述第一層級上，且在不同於所述第一方向的第二方向上與所述第一主動區分隔開；第二下拉電晶體，具有在所述第一方向上延伸的第三主動區，所述第三主動區位於所述第一層級上，且在所述第一方向上與所述第一主動區分隔開；第二傳輸閘極電晶體，具有在所述第一方向上延伸的第四主動區，所述第四主動區位於所述第一層級上，在所述第二方向上與所述第三主動區分隔開，且在所述第一方向上與所述第二主動區分隔開； 第一金屬接觸窗，在所述第二方向上延伸，且自所述第一主動區延伸至所述第二主動區，所述第一金屬接觸窗位於不同於所述第一層級的第二層級上，所述第一金屬接觸窗將所述第一下拉電晶體的汲極電耦接至所述第一傳輸閘極電晶體的汲極；以及第二金屬接觸窗，在所述第二方向上延伸，且自所述第三主動區延伸至所述第四主動區，所述第二金屬接觸窗位於所述第二層級上，且將所述第二下拉電晶體的汲極電耦接至所述第二傳輸閘極電晶體的汲極，其中所述第一傳輸閘極電晶體、所述第二傳輸閘極電晶體、所述第一下拉電晶體以及所述第二下拉電晶體為四電晶體(4T)記憶胞的一部分。
  10. 如申請專利範圍第9項所述的記憶胞，更包括：閘極集合，包括：第一閘極，在所述第二方向上延伸，與所述第一主動區或所述第二主動區交疊，且位於所述第二層級上；以及第二閘極，在所述第二方向上延伸，與所述第三主動區或所述第四主動區交疊，且位於所述第二層級上。
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