TW201405558A

TW201405558A - 靜態隨機存取記憶體胞及記憶裝置

Info

Publication number: TW201405558A
Application number: TW102125171A
Authority: TW
Inventors: 廖忠志
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2012-07-31
Filing date: 2013-07-15
Publication date: 2014-02-01
Also published as: CN103579241A; US9478553B2; KR101435744B1; KR20140016797A; US20140035056A1; CN103579241B; TWI521509B; US9041117B2; US20150221655A1

Abstract

一種靜態隨機存取記憶體胞，包括一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體以及一第二下拉電晶體。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。一第一傳導特徵包括一第一區段。第一區段往一第一方向延伸，並連接第一上拉電晶體的一汲極及第一下拉電晶體的一汲極。第一傳導特徵更包括一第二區段。第二區段往一第二方向延伸。第一方向並未垂直及平行第二方向。第二區段連接第一上拉電晶體的汲極以及第二上拉電晶體的一閘極。

Description

靜態隨機存取記憶體胞及記憶裝置

本發明係有關於一種記憶體胞，特別是有關於一種靜態隨機存取記憶體胞。

在深微米技術中，仍持續縮小接觸插塞的尺寸，用以符合愈來愈多被縮小的閘極間距。為了縮小接觸插塞的尺寸並不產生接觸阻抗，故將較長的接觸插塞作為矩形接觸插塞使用。藉由使用較長的接觸插塞，將可能會減小接觸插塞的寬度，其中接觸插塞的寬度測量係往閘極間距方向。較長的接觸插塞具有較大的長度。接觸插塞的長度係往閘極繞線方向(閘極的縱向)測量。藉由使用較長的接觸插塞，可增加主動區的接觸面積以及平版印刷的曝曬面積。

較長的接觸插塞可達到高閘極密度以及低接觸阻抗。舉例而言，在相鄰接觸插塞的末端可能會造成線端縮小及/或線端與線端間的橋樑。因而造成接觸至鰭狀主動開路(contact-to-fin active opening)(也就是接觸縮短)或是接觸至接觸洩漏(contact-to-contact leakage)(因接觸橋樑造成)。為了降低線端縮短的可能性，需要許多空間規定，用以增加相鄰接觸插塞間的距離，或是利用光學近場校正(optical proximity correction，OPC)規範線端。然而，這些解決的方式影響積體電路的尺寸。在末來的鰭型MOSFET(3D MOSFET)中，這問題會變得更嚴重，因3D MOSFET具有很窄的主動區。

本發明提供一種靜態隨機存取記憶體胞，包括一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體、一第二下拉電晶體以及一第一傳導特徵。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。第一傳導特徵包括一第一區段以及一第二區段。第一區段往一第一方向延伸，並連接第一上拉電晶體的一汲極及第一下拉電晶體的一汲極。第二區段往一第二方向延伸。第一方向並未垂直及平行第二方向。第二區段連接第一上拉電晶體的汲極以及第二上拉電晶體的一閘極。

本發明另提供一種記憶裝置，包括一靜態隨機存取記憶體胞。靜態隨機存取記憶體胞包括，一第一邊界、一第二邊界、一第三邊界、一第四邊界、一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體、一第二下拉電晶體、一第一傳輸閘電晶體、一第二傳輸閘電晶體、一第一電源線、一第一貫孔、一字元線以及一第二貫孔。第二邊界平行第一邊界。一第三邊界垂直第一及第二邊界。第四邊界平行第三邊界，並垂直第一及第二邊界。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。第一傳輸閘電晶體連接第一上拉電晶體的一汲極及第一下拉電晶體的一汲極。第二傳輸閘電晶體連接第二上拉電晶體的一汲極及第二下拉電晶體的一汲極。第一電源線重疊並平行第一邊界。第一貫孔位於第一電源線的下方，並平行第一電源線。第一貫孔電性耦接第一電源線及第一下拉電晶體的一源極。字元線平行第一電源線。第二貫孔位於字元線的下方，並接觸字元線。第二貫孔電性耦接字元線與第一傳輸閘電晶體的一閘極。第一連接線形成在第一貫孔的一第一中心與第二貫孔的一第二中心之間。第一連接線並未平行及垂直第一、第二、第三及第四邊界。

本發明更提供一種靜態隨機存取記憶體胞，在一實體非暫態儲存媒體上實現，並包括一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體、一第二下拉電晶體以及一傳導特徵圖案。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。傳導特徵圖案包括，一第一區段、一第二區段以及一閘接觸插塞。第一區段往一第一方向延伸。第一區段連接第一上拉電晶體的一汲極與第一下拉電晶體的一汲極。第二區段往一第二方向延伸。第二方向垂直第一方向。第二區段連接第一區段，並位於第一區段、第二上拉電晶體的一第一閘電極及第二下拉電晶體之間。閘接觸插塞包括一第一部分。第一部分重疊部分第二區段。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧靜態隨機存取記憶體胞

PG-1、PG-2‧‧‧傳輸閘電晶體

PU-1、PU-2‧‧‧上拉電晶體

PD-1、PD-2‧‧‧下拉電晶體

WL 306‧‧‧字元線

110、112‧‧‧資料節點

Vdd、Vss‧‧‧電壓

102、104、106、108‧‧‧電源供應節點

BL Node、BLB Node‧‧‧節點

BLB 308、BL 312‧‧‧位元線

GC‧‧‧閘極接觸層

OD‧‧‧主動區層

Via_0、Via_1、Via_2‧‧‧貫孔層

M1~M3‧‧‧金屬層

50‧‧‧介電層

42、44、46、48‧‧‧接觸插塞

16、18、36、38‧‧‧閘電極

20、14、40、34‧‧‧主動區

42A、42B、46A、46B、56、56’、58、58’‧‧‧區段

57、57’、59、59’‧‧‧軸心

α、β、γ、γ’‧‧‧角度

142、144、142’、144‧‧‧開口

via 202、62、via 206、68、via 204、62’、via 208‧‧‧貫孔

60、66、60’、66’‧‧‧金屬墊

64‧‧‧閘極接觸

10A、10B、10C、10D‧‧‧邊界

72、72’‧‧‧連接線

S1、S2‧‧‧距離

第1圖係為本發明之靜態隨機存取記憶體胞的一可能實施例。

第2圖係為本發明之靜態隨機存取記憶體胞的剖面示意圖。

第3圖係為靜態隨機存取記憶體胞的佈局示意圖。

第4圖係為靜態隨機存取記憶體胞的介電層的開口的俯視圖。

第5圖係為靜態隨機存取記憶體胞的俯視圖，其中靜態隨機存取記憶體胞具有閘極接觸層及主動區層的接觸插塞。

第6-9圖係為本發明之靜態隨機存取記憶體胞的其它實施例。

在不同的實施例中，係揭露一靜態隨機存取記憶體(Static Random Access Memory；SRAM)胞。以下將說明各實施例間的變化。在以下的說明中，相同的符號代表相同的元件。雖然以下係為六電晶體(six-transistor；6T)為例，但並非用以限制本發明。在其它實施例中，靜態隨機存取記憶體胞可能具有其它數量的電晶體，如8T。

第1圖係為本發明之靜態隨機存取記憶體胞的一可能實施例。如圖所示，靜態隨機存取記憶體胞10包括傳輸閘電晶體PG-1、PG-2、上拉電晶體PU-1、PU-2以及下拉電晶體PD-1、PD-2。上拉電晶體PU-1及PU-2均為P型金屬氧化半導體(PMOS)電晶體。下拉電晶體PD-1及PD-2均為N型金屬氧化半導體(NMOS)電晶體。傳輸閘電晶體PG-1及PG-2的閘極係由字元線WL 306所控制。字元線WL 306上的信號可決定是否選擇靜態隨機存取記憶體胞10。上拉電晶體PU-1及PU-2與下拉電晶體PD-1及PD-2構成一閂鎖器，用以儲存1位元的資料，其中資料節點110與112儲存互補的值。透過位元線BL 312及BLB 308，便可讀取靜態隨機存取記憶體胞10所儲存的位元值，或是寫入位元值至靜態隨機存取記憶體胞10。靜態隨機存取記憶體胞10透過電源供應節點102、104接收正電壓Vdd。靜態隨機存取記憶體胞10亦透過電源供應節點106及108接收電壓Vss，其可能係為一接地電壓。上拉電晶體PU-1及下拉電晶體PD-1構成一第一反相器。上拉電晶體PU-2及下拉電晶體PD-2構成一第二反相器。第一反相器的輸入端連接傳輸閘電晶體PG-1及第二反相器的輸出端。第一反相器的輸出端連接傳輸閘電晶體PG-2及第二反相器的輸入端。

上拉電晶體PU-1及PU-2的源極分別連接至電源供應節點102及104。電源供應節點102及104均接收電壓Vdd。下拉電晶體PD-1及PD-2的源極分別連接至電源供應節點106及108。電源供應節點106及108均接收電壓Vss。上拉電晶體PU-1及下拉電晶體PD-1的閘極連接至上拉電晶體PU-2及下拉電晶體PD-2的汲極。上拉電晶體PU-1與下拉電晶體PD-1的閘極連接點作為資料節點112。上拉電晶體PU-2及下拉電晶體PD-2的閘極連接至上拉電晶體PU-1及下拉電晶體PD-1的汲極。上拉電晶體PU-2與下拉電晶體PD-2的閘極連接點作為資料節點110。傳輸閘電晶體PG-1的源/汲極透過節點BLN連接至位元線BL 312。傳輸閘電晶體PG-2的源/汲極透過節點BLB Node連接至位元線BLB 308。

第2圖係為本發明之靜態隨機存取記憶體胞10的剖面示意圖。靜態隨機存取記憶體胞10係形成在半導體晶片或晶圓上。第2圖呈現許多連接的結構及電晶體，但並非靜態隨機存取記憶體胞10的實際剖面圖。連接結構包括一閘極接觸層GC、一主動區(active region)層OD、貫孔層Via_0、Via_1、Via_2以及金屬層M1~M3。每一層均具有一個或以上的介電層及介電層所提供的傳導特性。介電層可能形成在一相對應層的上表面或下表面或同時形成在相對應層的上下表面。閘極接觸層GC將電晶體(如上拉電晶體PU-1及PU-2)的閘電極連接至一上層，如貫孔層Via_0。主動區層OD將電晶體的源極與汲極區、井區的延伸區(pickup region)…等連接至一上層，如貫孔層Via_0。

第3圖係為靜態隨機存取記憶體胞10的佈局示意圖。在一些實施例中，佈局係為一繪圖資料庫系統(graphic database system；GDS)格式，並且可在一實體非暫態儲存媒體(tangible non-transitory storage medium)上實現，如一硬碟。佈局可在一電腦上存取或處理。另外，可利用平版印刷的方式，形成具有透明及不透明圖案的佈局。平版印刷係曝曬光阻，藉由形成的圖案(或形狀)呈現特徵。因此，本發明的佈局可能表示許多平版印刷所形成的圖案。

靜態隨機存取記憶體胞10的外圍邊界如虛線所示，其為一矩形。第1圖所顯示的節點102、104、106、108、BL Node、BLB Node亦呈現於第3圖中。閘電極16與下方的主動區20(n井)形成上拉電晶體PU-1。主動區20能係為一鰭基底(fin-based)。閘電極16與下方的主動區14(p井)形成下拉電晶體PD-1。主動區14可能係為一鰭基底。閘電極18與下方的主動區 14形成傳輸閘電晶體PG-1。閘電極36與下方的主動區40(n井)形成上拉電晶體PU-2。閘電極36與下方的主動區34(p井)形成下拉電晶體PD-2。閘電極38與下方的主動區34形成傳輸閘電晶體PG-2。在其它實施例中，傳輸閘電晶體PG-1、PG-2、上拉電晶體PU-1、PU-2、下拉電晶體PD-1及PD-2可能係為鰭式場效電晶體(FinFET)。

如第3圖所示，資料節點110包括主動區層OD的接觸插塞42以及閘接觸層GC的接觸插塞44。插塞42及44分別為第2圖中的主動區層OD及閘極接觸層GC的特徵。主動區層OD的接觸插塞42係為一L形，並具有一第一區段42A。第一區段42A往X方向延伸，並平行閘電極16及36。主動區層OD的接觸插塞42更具有一第二區段42B，其往Y方向延伸，其中Y方向垂直X方向。在本實施例中，主動區層OD的接觸插塞42亦可稱為L形接觸接塞。第一區段42A形成在主動區(汲極區)14及20之上，並電性連接主動區14及20。第二區段42B重疊並電性連接至主動區20。以下第二區段42B亦稱為資料節點凸出部42B。在一些實施例中，資料節點凸出部42B從閘電極16方向往閘電極36方向延伸。閘接觸層GC的接觸插塞44部分覆蓋閘電極36，並電性連接閘電極36。在一些實施例中，閘接觸層GC的接觸插塞44往Y方向延伸。

另外，閘接觸層GC的接觸插塞44重疊資料節點凸出部42B以及部分的第一區段42A。因此，當第3圖的佈局結構實現在一物理性半導體晶片上，用以形成一物理性靜態隨機存取記憶體胞10時，閘接觸層GC的接觸插塞44將與L型接觸插塞 42合併成為資料節點110。另外，如第5圖所示，可使用相同的金屬填充製程，將閘接觸層GC的接觸插塞44與L形接觸插塞42形成在一半導體晶片上，並可形成一被整合並連續的資料節點110。稍後將會說明第5圖。

資料節點112可包括閘接觸層GC的接觸插塞48及L形接觸插塞46。閘接觸層GC的接觸插塞48及L形接觸插塞46部分重疊。由於資料節點110與112具有相同的特性，故關於閘接觸層GC的接觸插塞48及L形接觸插塞46的特性可參考上述的閘接觸層GC的接觸插塞44及L形接觸插塞42，以下將不再贅述閘接觸層GC的接觸插塞48及L形接觸插塞46的特性。L形接觸插塞46包括區段46A。區段46A往X方向延伸，並且主動區層OD的接觸插塞46B往Y方向並朝閘電極16的方向延伸。因此，在其它實施例中，資料節點凸出部42B與46B可能朝相反方向延伸。在一些實施例中，接觸插塞(如44及48)的佈局形狀可能以矩形繪製。在另一實施例中，接觸插塞(如44及48)的佈局形狀可能以其它延伸的狀態繪製，楕圓形。

在其它實施例中，藉由形成資料節點凸出部42B及46B，主動區層OD的接觸插塞42及46的末端並不會朝向彼此。在積體電路製程中，線的末端很容易有許多不同的問題。舉例而言，線的末端的尺寸及形狀很不容易控制。特別來說，由於靜態隨機存取記憶體胞10的尺寸很小，因此，主動區層OD的接觸插塞42及46彼此相當靠近，因而遭受許多來自線末端問題。藉由避免主動區層OD的接觸插塞42與46的末端朝向彼此，便可克服相關的線末端問題。由於資料節點凸出部42B及 46B的形成，因此，主動區層OD的接觸插塞42及46分別朝向閘電極36與16。由於L形接觸插塞42與46分別朝向閘電極36及16延伸，並電性連接閘電極36及16，因此，L型接觸插塞42與46將不會影響靜態隨機存取記憶體胞10的可靠性。

第4圖係為靜態隨機存取記憶體胞10的介電層的開口的俯視圖。為了形成第3圖所示的特徵42、44、46及48，必須形成第4圖所示的開口。除非具體說明，否則在這些實施例中的元件的特性本質上與第3圖相同符號的元件的特性相同。因此，第4圖裡的相關元件的說明將可在第3圖的實施例中找到。在第4圖中，為了形成第3圖裡的接觸插塞44，接觸開口144會形成在第2圖的介電層50之中。閘接觸層GC的接觸開口144往一方向延伸，該方向並未平行X或Y方向。閘接觸層GC的接觸開口144的延伸方向與X方向之間具有一角度α，其中角度α不等於90度。透過製造的方法，可將角度α控制在所需的範圍內。在其它實施例中，角度α大約在60度至90度之間。在一些實施例中，閘接觸層GC的接觸開口144及144’為楕圓形，並相似於第3圖裡的閘接觸層GC的極接觸插塞48。

當第3圖所示的佈局實現在一物理的半導體晶圓或晶片上時，資料節點110及112可能具有如第5圖所示的形狀。第5圖顯示物理的半導體晶片上的靜態隨機存取記憶體胞10的元件俯視圖。第2圖顯示部分的資料節點110。資料節點110包括閘接觸層GC的接觸插塞44及主動區層OD的接觸插塞42。閘接觸層GC的接觸插塞44及主動區層OD的接觸插塞42彼此合併。在這些實施例中，閘接觸層GC的接觸插塞44及主動區層 OD的接觸插塞42形成在介電層50之中。介電層50又稱為層間介面層(Inter-Layer Dielectric；ILD)50。藉由蝕刻ILD50，便可形成第4圖中的開口142、144、142’以及144，然後再填滿開口142、144、142’及144’。填滿第4圖的開口142及144，便可形成第5圖的資料節點110。填滿第4圖的開口142’及144’後，便可形成第5圖所示的資料節點112。在一些實施例中，必須藉由多次的蝕刻步驟蝕刻ILD50，並利用不同的平版印刷，才能形成開口142、144、142’及144’，其中開口142及142’的形成是利用同一平版印刷，而開口144及144’的形成是利用另一平版印刷。然而，開口142及144係透過相同的填滿步驟，其相同於開口142’及144’所使用的填滿步驟。因此，回到第5圖，資料節點110作為被整合及連續特徵，而資料節點112作為另一被整合及連續特徵。

雖然第3、4及5圖均係用以製作靜態隨機存取記憶體胞10，但為了簡單說明，第5圖省略了與第3及4圖相同的特徵。資料節點110包括第一區段56以及第二區段58。第一區域56具有一軸心57。軸心57平行X方向。第二區段58具有一軸心59。軸心59並未平行X及Y方向。軸心57及59形成一角度β。角度β大約落在45度至80度之間。同樣地，資料節點112包括第一區段56’以及第二區段58’。第一區域56’具有一軸心57’。軸心57’平行X方向。第二區段58’具有一軸心59’。軸心59’並未平行X及Y方向。軸心57’及59’形成一角度β’。角度β’大約落在45度至80度之間。

第6至第9圖顯示靜態隨機存取記憶體胞10的其它佈局示意圖。第6至第9圖裡的靜態隨機存取記憶體胞10可能具有GDS格式，並被實現在一實體非暫態儲存媒體上，如硬碟，並可製作在一半導體晶片上。除非具體說明，不然第6至第9圖裡的元件的特性均相似於第1至第5圖裡具有相同符號的元件的特性。第6至第9圖裡的元件特性亦出現在第1至第5圖的說明裡。

請參考第6圖，電源線302、304、位元線BL 312、BLB 308以及電源線310連接靜態隨機存取記憶體胞10。電源線302及304接收電壓Vss。電源線310接收電壓Vdd。電源線302、304及字元線WL 306平行X方向，並且可能形成在第2圖的金屬層M2之中。位元線BL 312、BLB 308及電源線310平行Y方向，並且可能形成在第2圖的金屬層M1之中。

在一可能實施例中，字元線WL 306連接下面的貫孔via 202。貫孔via 202連接下面的金屬墊60。金屬墊60位於第2圖的金屬層M1之中。金屬墊60連接下面的貫孔62。貫孔62位於第2圖的貫孔層Via_0。貫孔62更連接閘極接觸64。閘極接觸64連接傳輸閘電晶體PG-1的閘電極18。電源線302連接下面的貫孔via 206。貫孔via 206連接下面的金屬墊66。金屬墊66位於第2圖的金屬層M1。金屬墊66更連接下面的貫孔68。貫孔68位於第2圖的貫孔層Via_0。貫孔68更連接至節點106。節點106位於第2圖的主動區層OD。節點106更連接至主動區14的部分。主動區14的部分作為下拉電晶體PD-1的源極。

同樣地，字元線WL 306連接下面的貫孔via 204。貫孔via 204連接下面的金屬墊60’。金屬墊60’位於第2圖的金屬層M1之中。金屬墊60’連接下面的貫孔62’。貫孔62’位於第2圖的貫孔層Via_0。貫孔62’更連接閘極接觸64’。閘極接觸64’連接傳輸閘電晶體PG-2的閘電極38。電源線304連接下面的貫孔via 208。貫孔via 208連接下面的金屬墊66’。金屬墊66’位於第2圖的金屬層M1。金屬墊66’更連接下面的貫孔68’。貫孔68’位於第2圖的貫孔層Via_0。貫孔68’更連接至節點108。節點108位於第2圖的主動區層OD。節點108更連接至主動區34的部分。主動區34的部分作為下拉電晶體PD-2的源極。

為簡潔起見，第6圖的貫孔via 202、via 204、via 206及via 208將會出現在第7圖中，而第6圖的其它元件將會被省略。第7圖亦呈現靜態隨機存取記憶體胞10的邊界10A、10B、10C及10D。邊界10A及10B彼此平行。邊界10C及10D彼此平行，並垂直邊界10A及10B。在一些實施例中，貫孔via 202、via 204、via 206及via 208的中心並未對準邊界10C及10D。舉例而言，貫孔via 202及via 206之至少一者並未對準靜態隨機存取記憶體胞10的邊界10D。另外，貫孔via 206的中心並未重疊邊界10A與10D的接縫，並且貫孔via 208的中心並未重疊邊界10B與10C的接縫。

一連接線72連接貫孔via 202與via 206的中心。連接線72的延伸方向與X方向之間具有一角度γ，其中X方向係為邊界10A及10B的延伸方向。角度γ既不等於0度，也不等於90度。在一些實施例中，角度γ係位於30度至80度之間。由於貫孔via 202、via 204、via 206及via 208的中心並未對準靜態隨機存取記憶體胞10的邊界10C及10D，因此，可能增加貫孔via 202與via 206之間的距離，以及貫孔via 204與via 208之間的距離。舉例而言，假設貫孔via 202與via 206之間的距離為S1。若貫孔via 204與via 206對準邊界10D時，則貫孔via 202與via 206之間的距離將為S2。S2小於S1。藉由增加貫孔via 202與via 206之間的距離，便可利用同一平板印刷形成貫孔via 202及via 206，而不需要藉由雙圖案化技術，使用兩平板印刷形成貫孔via 202及via 206，因而降低製造成本。

同樣地，一連接線72’連接貫孔via 204與via 208的中心。連接線72’與X方向之間具有一角度γ’。角度γ’既不等於0度，也不等於90度。在一些實施例中，角度γ’係位於30度至80度之間。連接線72與72’可能約略彼此平行。

第8及第9圖呈現靜態隨機存取記憶體胞10的其它實施例。第8及第9圖相似第6及第7圖，不同之處在於，連接線72’並未平行連接線72。在一些實施例中，請參考第9圖，貫孔via 202與via 208在貫孔via 204與via 206的內側。連接線72的傾斜方向可能不同於連接線72’的傾斜方向。舉例而言，連接線72朝+X方向傾斜，而連接線72’朝-X方向傾斜。

在其它實施例中，一靜態隨機存取記憶體胞包括一第一上拉電晶體以及一第二上拉電晶體。一第一下拉電晶體及一第二下拉電晶體與第一上拉電晶體以及一第二上拉電晶體構成複數交叉閂鎖反相器(cross-latched inverters)。一傳導特徵包括一第一區段。第一區段往一第一方向延伸，並連接第一上拉電晶體與第一下拉電晶體的汲極。傳導特徵更包括一第二區段。第二區段往一第二方向延伸。第一及第二方向並未互相垂直或平行。第二區段連接第一上拉電晶體的汲極及第二下拉電晶體的閘極。

在其它實施例中，一裝置具有一靜態隨機存取記憶體胞。靜態隨機存取記憶體胞包括一第一邊界、一第二邊界、一第三邊界、一第四邊界、一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體、一第二下拉電晶體、一第一傳輸閘電晶體以及一第二傳輸閘電晶體。第一及第二邊界互相平行。第三及第四邊界互相平行，並垂直第一及第二邊界。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。第一傳輸閘電晶體連接第一上拉電晶體及第一下拉電晶體的汲極。第二傳輸閘電晶體連接第二上拉電晶體及第二下拉電晶體的汲極。該裝置更包括一Vss電源線以及一第一貫孔。Vss電晶線重疊並平行第一邊界。第一貫孔位於Vss電源線的下方，並接觸Vss電源線。一字元線平行Vss電源線。一第二貫孔位於字元線的下方，並接觸字元線。第二貫孔電性耦接字元線與第一傳輸閘電晶體的閘極。在俯視靜態隨機存取記憶體胞時，一第一連接線連接第一貫孔的第一中心。第二貫孔的第二中心並未平行及垂直第一至第四邊界。

在其它實施例中，一靜態隨機存取記憶體胞實現在一實體非暫態儲存媒體中。靜態隨機存取記憶體胞包括一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體、一第二下拉電晶體。第一及第二下拉電晶體與第一及第二上拉電晶體構成複數交叉閂鎖反相器。一傳導特徵圖案包括一第一區段以及一第二區段。第一區段往第一方向延伸。第一區段連接第一上拉電晶體及第一下拉電晶體的汲極。第二區段往第二方向延伸。第二方向垂直第一方向。第二區段連接第一區段，並位於第一區段與第二上拉電晶體的一第一閘電極與第二下拉電晶體之間。一閘接觸插塞的一部分重疊部分的第二區段。

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雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。