TWI709211B - 扇出型組件封裝 - Google Patents

Abstract

一種扇出型組件封裝包括：核心構件，具有貫穿孔且包括多個配線層以及一或多個連接通孔；一或多個第一電子組件，配置於貫穿孔中；第一包封體，覆蓋核心構件及第一電子組件的至少一部分，且填充貫穿孔的至少一部分；連接構件，配置於核心構件及第一電子組件上，且包括一或多個重佈線層，所述一或多個重佈線層電性連接至配線層及第一電子組件；一或多個第二電子組件，配置於連接構件上且電性連接至重佈線層；以及第二包封體，配置於連接構件上且包封第二電子組件，其中連接構件的上表面與第二包封體的下表面彼此間隔開預定間隔。

Description

扇出型組件封裝

[相關申請案的交叉參考]

本申請案主張2018年3月13日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0029384號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。

本揭露是有關於一種其中半導體晶片或被動組件以扇出形式封裝的扇出型組件封裝。

近來，根據智慧型電話的多功能化(面部識別及三維(three-dimensional，3D)照相機等)、智慧型電話的顯示器的大小的增大、智慧型電話中的全面板顯示器的使用等趨勢，增大電池的容量的必要性增大。因此，已減小智慧型電話中的主板的大小。因此，需要用於確保安裝面積的各種方法。

本揭露的一個樣態可提供一種安裝密度可在電子裝置的主板中增大的扇出型組件封裝。

根據本揭露的態樣，可提供一種扇出型組件封裝，其中多個組件以雙面安裝方式以扇出形式進行封裝。

根據本揭露的態樣，一種扇出型組件封裝可包括：核心構件，具有貫穿孔且包括多個配線層以及一或多個連接通孔，所述一或多個連接通孔將所述多個配線層電性連接至彼此；一或多個第一電子組件，配置於所述貫穿孔中；第一包封體，覆蓋所述核心構件及所述第一電子組件中的每一者的至少一部分，且填充所述貫穿孔的至少一部分；連接構件，配置於所述核心構件及所述第一電子組件上，且包括一或多個重佈線層，所述一或多個重佈線層電性連接至所述配線層及所述第一電子組件；一或多個第二電子組件，配置於所述連接構件上且電性連接至所述重佈線層；以及第二包封體，配置於所述連接構件上且包封所述第二電子組件，其中所述連接構件的上表面與所述第二包封體的下表面彼此間隔開預定間隔。

根據本揭露的另一態樣，一種扇出型組件封裝可包括：核心構件，具有貫穿孔，且包括多個配線層以及一或多個連接通孔，所述一或多個連接通孔將所述多個配線層彼此電性連接；半導體晶片，配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；第一包封體，覆蓋所述核心構件及所述半導體晶片的所述非主動面中的每一者的至少一部分且填充所述貫穿孔的至少一部分；連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連 接至所述配線層及所述連接墊的一或多個重佈線層；多個被動組件，配置於所述連接構件上且電性連接至所述重佈線層；以及第二包封體，配置於所述連接構件上且包封所述多個被動組件，其中當在與所述半導體晶片的所述主動面垂直的方向上觀察時，所述多個被動組件中的至少一者配置於所述半導體晶片的所述主動面中。

100A、100B、100C、100D、100E、100F:扇出型組件封裝

110:核心構件

110H:貫穿孔

111:絕緣層

111a:第一絕緣層

111b:第二絕緣層

111c:第三絕緣層

112a:第一配線層

112b:第二配線層

112c:第三配線層

112d:第四配線層

113:連接通孔

113a:第一連接通孔

113b:第二連接通孔

113c:第三連接通孔

115:金屬層

120:半導體晶片

121:本體

122:連接墊

123:鈍化層

125A、125B、125C:被動組件

130:第一包封體

131:開口

140:連接構件

141:絕緣層

142:重佈線層

143:重佈線通孔

150:第二包封體

151:核心層

151H1:空腔

151H2:空腔

152:樹脂層

153:阻擋通孔

155:阻擋層

157:子阻擋通孔

160:電子組件

165:低熔點金屬

170:底部填充樹脂

180:凸塊下金屬

190:電性連接結構

200:載體基板

201:支撐層

202:黏合層

1000:電子裝置

1010、1101A、1101B:主板

1020:晶片相關組件

1030:網路相關組件

1040:其他組件

1050:照相機模組

1060:天線

1070:顯示器裝置

1080:電池

1090:訊號線

1100:智慧型電話

1100A、1100B:行動設備

1101:本體

1110:主板

1120:電子組件

1121:半導體封裝

1130:照相機模組

1150:模組

1180:電池

2100:扇出型半導體封裝

2120:半導體晶片

2121:本體

2122:連接墊

2130:包封體

2140:連接構件

2141:絕緣層

2142:重佈線層

2143:連接通孔

2150:鈍化層

2160:凸塊下金屬層

2170:焊球

2200:扇入型半導體封裝

2220:半導體晶片

2221:本體

2222:連接墊

2223:鈍化層

2240:連接構件

2241:絕緣層

2242:配線圖案

2243:連接通孔

2243h:連接通孔孔洞

2250:鈍化層

2251:開口

2260:凸塊下金屬層

2270:焊球

2280:底部填充樹脂

2290:模製材料

2301、2302:球柵陣列基板

2500:主板

I-I’:剖線

h:預定間隔

根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中：圖1為示出電子裝置系統的實例的方塊示意圖；圖2為示出電子裝置的實例的立體示意圖；圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖；圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖；圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖；圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖；圖7為示出扇出型半導體封裝的剖面示意圖；圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情 形的剖面示意圖；圖9為示出扇出型組件封裝的實例的剖面示意圖；圖10為沿圖9的扇出型組件封裝的剖線I-I’所截取的平面示意圖；圖11及圖12為示出製造圖9的扇出型組件封裝的製程的示意圖；圖13為示出扇出型組件封裝的另一實例的剖面示意圖；圖14為示出扇出型組件封裝的另一實例的剖面示意圖；圖15為示出扇出型組件封裝的另一實例的剖面示意圖；圖16為示出扇出型組件封裝的另一實例的剖面示意圖；圖17為示出扇出型組件封裝的另一實例的剖面示意圖；以及圖18為示出根據本揭露的扇出型組件封裝用於電子裝置的主板上之情形中的一種效果的平面示意圖。

在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。

在本文中，下側、下部分、下表面等是用來指代相對於圖式的剖面的朝向扇出型組件封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述 所定義的方向特別限制。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接(disconnection)。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。

電子裝置

圖1為示出電子裝置系統的實例的方塊示意圖。

參照圖1，電子裝置1000可以在其中容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、 高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020 或網路相關組件1030一起彼此組合。

視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如，硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的立體示意圖。

參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型 電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。

半導體封裝

一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片可能無法單獨使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。

扇入型半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。

圖4為示出扇入型半導體封裝的封裝製程的剖視示意圖。

參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。

因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的連接通孔孔洞2243h，並接著形成配線圖案2242及連接通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層 2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如，輸入/輸出(input/output，I/O)端子)均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊大小的同時達成快速的訊號傳輸。

然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。

扇出型半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120 的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的連接通孔2143。

如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的大小減小時，需減小球的大小及間距(pitch)，因而使得標準化球佈局(standardized ball layout)可能無法用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的BGA基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。

參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的BGA基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無須使用單獨的BGA基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用BGA基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，因而尤其適宜用於行動產品。因此，扇出型電子組件封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式，且可解決因翹曲(warpage)現象出現而產生的問題。

同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如BGA基板等印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。

以下將參照圖式闡述一種扇出型組件封裝，所述扇出型 組件封裝在電子裝置的主板中的安裝密度可增大，儘管安裝密度增大但厚度可顯著減小，且因訊號距離的減小可改善電性特性。

圖9為示出扇出型組件封裝的實例的剖面示意圖。

圖10為沿圖9的扇出型組件封裝的剖線I-I’所截取的平面示意圖。

參照圖9及圖10，根據本揭露中的例示性實施例的扇出型組件封裝100A可包括：核心構件110，具有貫穿孔110H並包括第一配線層112a及第二配線層112b以及連接通孔113，連接通孔113將第一配線層112a與第二配線層112b彼此電性連接；半導體晶片120，配置於貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊122；第一包封體130，覆蓋核心構件110及半導體晶片120的至少一部分，並填充貫穿孔110H的至少一部分；連接構件140，配置於核心構件110及半導體晶片120的主動面上，且包括重佈線層142，重佈線層142電性連接至第一配線層112a及第二配線層112b以及連接墊122；一或多個電子組件160，配置於連接構件140上且電性連接至重佈線層142；以及第二包封體150，配置於連接構件140上且包封電子組件160。在此種情形中，連接構件140的上表面以及第二包封體150的下表面可彼此間隔開預定間隔h。電子組件160可藉由低熔點金屬165電性連接至連接構件140的重佈線層142。連接構件140的上表面與第二包封體150的下表面之間的空間可被填充以底部填充樹脂170，底部填充樹脂170掩埋低熔點金屬 165。除半導體晶片120之外，在貫穿孔110H中還配置有一或多個被動組件125A及125B，且一或多個被動組件125A及125B可藉由第一包封體130被包封。被動組件125A及125B亦可電性連接至連接構件140的重佈線層142，且可藉由重佈線層142電性連接至半導體晶片120的連接墊122或電子組件160。可在第一包封體130的下表面中形成暴露出核心構件110的第二配線層112b的至少一部分的多個開口131，可分別在開口131中配置多個凸塊下金屬180，且配置於第一包封體130下方的多個電性連接結構190可分別藉由所述多個凸塊下金屬180電性連接至被暴露出的第二配線層112b。藉由一系列電性連接，半導體晶片120、被動組件125A及125B及/或電子組件160可依據功能藉由電性連接結構190電性連接至電子裝置的主板。

近來，隨著行動設備的顯示器的大小的增大，增大電池的容量的必要性增大。隨著電池的容量的增大，電池在行動設備中佔據的面積增大，因此需要減小例如主板等印刷電路板(PCB)的大小。因此，組件的安裝面積已被減小，進而使得對模組化的興趣(interest)不斷增加。用於安裝多個組件的先前技術的一個實例可包括板上晶片(chip on board，COB)技術。板上晶片是一種使用表面安裝技術(surface mount technology，SMT)將個別的被動元件及半導體封裝安裝到印刷電路板上的方法。此種方式在成本方面具有優點，但需要寬的安裝面積以保持組件之間的最小間隔，組件之間的電磁干擾(electromagnetic interference，EMI) 大，且半導體晶片與被動組件之間的距離大，使得電性雜訊增大。

另一方面，在根據例示性實施例的扇出型組件封裝100A中，一或多個電子組件160以及一或多個被動組件125A及125B可與半導體晶片120一起以雙面安裝形式配置及模組化於一個封裝中。因此，可顯著減小組件之間的間距，且可因此顯著減小組件於例如主板等印刷電路板上的安裝面積。此外，可顯著減小半導體晶片120與電子組件160及/或被動組件125A及125B之間的電性通路，以抑制雜訊。具體而言，半導體晶片120、被動組件125A及125B以及電子組件160可相對於連接構件140以雙面安裝形式配置，且扇出型組件封裝因此可得以薄化。

同時，在根據例示性實施例的扇出型組件封裝100A中，可引入能夠保持扇出型組件封裝的剛性的核心構件110，且可將半導體晶片120及/或被動組件125A及125B配置於核心構件110的貫穿孔110H中，並可因此抑制扇出型組件封裝的翹曲。此外，根據製造製程，包封電子組件160的第二包封體150可包括具有空腔151H1及151H2的核心層151以及包封核心層151以及電子組件160的樹脂層152，且核心層151可由剛性大於樹脂層152(例如，彈性模數大於樹脂層152)的材料形成。因此亦可抑制扇出型組件封裝的上部單元的翹曲。此外，若有必要，則可在核心構件110的貫穿孔110H的壁面上配置金屬層115，且可藉由金屬層115達成散熱效果及電磁干擾阻擋效果。同時，電子組件160可為多個被動組件。在此種情形中，與半導體晶片120一起配置於核心 構件110的貫穿孔110H中的被動組件125A及125B可具有相對大於安裝於連接構件140上的多個被動組件的厚度。亦即，具有相對大的厚度的被動組件125A及125B可配置於扇出型組件封裝的下部處，且具有相對小的厚度的被動組件可配置於扇出型組件封裝的上部處，使得可減小扇出型組件封裝的整體厚度，且可抑制可在包封製程中發生的例如填充缺陷或飛灰(fly)等組件安裝缺陷。

以下將更詳細說明根據例示性實施例的扇出型組件封裝100A中所包括的相應組件。

核心構件110可視特定材料而保持根據例示性實施例的扇出型組件封裝100A的剛性，且可用以確保第一包封體130的厚度的均勻性。此外，核心構件110可在扇出型組件封裝中提供垂直的電性連接路徑，且半導體晶片120的連接墊122或被動組件125A及125B可因此電性連接至配置於扇出型組件封裝的下部處的電性連接結構190。此外，核心構件110可包括多個配線層112a及112b以更有效地對半導體晶片120的連接墊122進行重佈線，且可提供寬的配線設計區以抑制重佈線層形成於其他區中。半導體晶片120及/或被動組件125A及125B可配置於貫穿孔110H中以與貫穿孔110H的壁面間隔開預定距離。若有必要，則可將金屬層115配置於貫穿孔110H的壁面上以達成電磁干擾阻擋效果及散熱效果。核心構件110可包括：絕緣層111；第一配線層112a，配置於絕緣層111的上表面上；第二配線層112b，配置於絕緣層111 的下表面上；以及連接通孔113，穿透絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。

舉例而言，可使用包含無機填料及絕緣樹脂的材料作為絕緣層111的材料。舉例而言，可使用：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或包含例如無機填料(例如，氧化矽、氧化鋁等)等增強材料的樹脂，更具體來說，味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)、感光成像介電(photoimagable dielectric，PID)樹脂等。或者，可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料(例如，預浸體等)。在此種情形中，可保持扇出型組件封裝100A的優異剛性，使得核心構件110可用作一種支撐構件。

配線層112a及112b可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。相應的配線層112a及配線層112b可視其對應層的設計而執行各種功能。舉例而言，配線層112a及配線層112b可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。此外，配線層112a配線層及112b可包括用於連接通孔的接墊圖案及用於電性連接結構的接墊圖案等。核心構件110的配線層112a的厚度及配線層112b 的厚度可大於連接構件140的重佈線層142的厚度。原因在於核心構件110可具有與半導體晶片120的厚度類似的厚度，但連接構件140較佳地為較薄以減小封裝的整體厚度。此外，核心構件110的製程與連接構件140的製程彼此不同。

連接通孔113可穿透絕緣層111並將第一配線層112a與第二配線層112b彼此電性連接。連接通孔113中的每一者的材料可為以上闡述的導電材料。連接通孔113中的每一者可利用導電材料完全填充，或者導電材料可沿各個連接通孔孔洞的壁面形成。連接通孔113中的每一者可為完全穿透絕緣層111的連接貫通孔，且可具有圓柱形狀或沙漏形狀，但並非僅限於此。

半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。半導體晶片120可以主動晶圓為基礎形成。在此種情形中，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)等導電材料。半導體晶片120的主動面指的是其上配置有連接墊122的半導體晶片120的表面，且半導體晶片120的非主動面指的是相對於主動面的半導體晶片120的表面。若有必要，則可在本體121上形成覆蓋連接墊122的至少一部分的鈍化層123。鈍化層123可為氧化物層、氮化物層等，抑或可為由氧化物層與氮化物層構成的雙層。亦可在其他需要的位置上進一步配置絕緣層(未繪 示)等。半導體晶片120可為：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等，但未必僅限於此。

被動組件125A及被動組件125B可為各種被動組件，例如電容器、電感器、珠粒等。被動組件125A及被動組件125B可為同一類型的被動組件或可為不同類型的被動組件。被動組件125A與被動組件125B亦可藉由連接構件140的重佈線層142電性連接至彼此，且亦可藉由重佈線層142電性連接至半導體晶片120的連接墊122。同時，例如半導體晶片120或被動組件125A及被動組件125B等電子組件的數目可依據設計而多於在圖式中所示者或少於在圖式中所示者。

第一包封體130可保護半導體晶片120及/或被動組件125A及被動組件125B。第一包封體130的包封形式不受特別限制，但可為第一包封體130環繞核心構件110、半導體晶片120及 /或被動組件125A及被動組件125B中的每一者的至少一部分的形式。第一包封體130亦可填充貫穿孔110H的至少一部分。第一包封體130的某種材料不受特別限制，但可為例如絕緣材料。舉例而言，第一包封體130可包括包含絕緣樹脂及無機填料的ABF。然而，若有必要，則可使用感光成像包封體(photoimagable encapsulant，PIE)或包含玻璃纖維的材料(例如，預浸體)作為第一包封體130的材料。

連接構件140可包括重佈線層142，重佈線層142可對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百萬個連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構190與外部進行物理連接或電性連接。此外，多個被動組件125A及被動組件125B以及電子組件160可視功能而定藉由重佈線層142電性連接至半導體晶片120的連接墊122，且可視功能而定，藉由電性連接結構190與外部進行物理連接及/或電性連接。連接構件140可包括：一或多個絕緣層141；一或多個重佈線層142，配置於相應的絕緣層141上；以及重佈線通孔143，穿透相應的絕緣層141並將形成於不同層上的重佈線層142、第一配線層112a、連接墊122以及被動組件125A及被動組件125B電性連接至彼此。依據設計而定，連接構件140可包括絕緣層、重佈線層以及重佈線通孔，所述絕緣層、重佈線層以及重佈線通孔的數目多於圖式中所示者。

絕緣層141中的每一者的材料可為絕緣材料。在此種情 形中，亦可使用例如感光成像介電樹脂(PID resin)等感光性絕緣材料作為絕緣材料。此種情形在形成精細圖案方面可為有利的。在一些情形中，可使用ABF或阻焊劑(solder resist，SR)作為最外側絕緣層141的材料。

重佈線層142可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可視對應層的設計而執行各種功能。例如，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層142可包括用於連接通孔的接墊圖案、用於電性連接結構的接墊圖案、以及用於電子組件的接地圖案等。

重佈線通孔143可將形成於不同層上的重佈線層142、第一配線層112a、連接墊122、被動組件125A及被動組件125B等電性連接至彼此。重佈線通孔143中的每一者的材料可為以上闡述的導電材料。重佈線通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿各個重佈線通孔孔洞的壁面形成。另外，重佈線通孔143中的每一者可具有在相關技術中已知的任何形狀，例如錐形形狀。

第二包封體150可保護電子組件160。第二包封體150的包封形式不受特別限制，但可為第二包封體150環繞電子組件160的至少一部分的形式。第二包封體150可包括：核心層151， 具有其中配置有電子組件160的空腔151H1及空腔151H2；以及樹脂層152，覆蓋核心層151及電子組件160的至少一部分，並填充空腔151H1及空腔151H2的至少一部分。核心層151的材料可為預浸體，且樹脂層152的材料可為ABF或PIE。然而，核心層151及樹脂層152的材料並非僅限於此，且核心層151的材料及樹脂層152的材料兩者皆可為預浸體。然而，使用預浸體作為核心層151的材料且使用ABF或PIE作為樹脂層152的材料在保持剛性及確保填充性質方面可為有利的。亦即，可使用彈性模數大於樹脂層152的彈性模數的材料作為核心層151的材料。第二包封體150的下表面可自連接構件140的上表面間隔開預定間隔h。原因在於，在將電子組件160安裝於連接構件140上之前，電子組件160由第二包封體150包封，如自以下將闡述的製程可見。藉由使第二包封體150的下表面自連接構件140的上表面間隔開，可解決在製造扇出型組件封裝100A時的良率問題。

電子組件160可為各種主動組件及/或被動組件。亦即，電子組件160可為積體電路(IC)或可為被動組件，例如電容器或電感器。電子組件160可為同一類型的組件或可為不同類型的組件。相應的電子組件160可安裝於連接構件140上，且可藉由低熔點金屬165電性連接至重佈線層142。低熔點金屬165是指熔點低於銅(Cu)的金屬(例如，錫(Sn))，且可為例如焊料凸塊等。當在與半導體晶片120的主動面垂直的方向上觀察時，電子組件160中的至少一者可配置於半導體晶片120的主動區中的區 域中。亦即，電子組件160可安裝於連接構件140上的大部分區域中。此外，由於電子組件160直接安裝於連接構件140上，因此在安裝多個電子組件160時，可顯著減小電子組件160之間的間隔(例如，被動組件之間的間隔)，使得可改善安裝密度。同時，底部填充樹脂170可配置於連接構件140與第二包封體150之間以用於將連接構件140與第二包封體150彼此結合，且可掩埋低熔點金屬165以用於更有效地將電子組件160安裝於連接構件140上並固定至連接構件140。

暴露出核心構件110的第二配線層112b的至少一部分的所述多個開口131可形成於第一包封體130的下表面中，且電性連接至被暴露出的第二配線層112b的凸塊下金屬180可分別配置於開口131中。此外，依據功能藉由凸塊下金屬180電性連接至被暴露出的第二配線層112b的多個電性連接結構190可配置於第一包封體130下方。在根據例示性實施例的扇出型組件封裝100A中，電性連接結構190如上所述僅配置於扇出區中，且因此可能不需要單獨的背側配線層。因此，可更有效地減小扇出型組件封裝100A的厚度。同時，可在被暴露出的第二配線層112b上形成表面處理層(未示出)。所述表面處理層(未示出)可包含Ni-Au。凸塊下金屬180可藉由任意已知的金屬化方法形成。

電性連接結構190可物理地及/或電性地外部連接扇出型組件封裝100A，且根據例示性實施例的扇出型組件封裝100A可藉由電性連接結構190安裝於電子裝置的主板上。電性連接結構 190中的每一者可由低熔點金屬(例如焊料，例如包含錫(Sn)的合金，更具體而言，錫(Sn)-鋁(Al)-銅(Cu)合金等)形成。然而，此僅為舉例說明，且電性連接結構190中的每一者的材料並不特別以此為限。電性連接結構190中的每一者可為接腳(land)、球、引腳等。電性連接結構190可形成為多層結構或單層結構。當電性連接結構190形成為多層結構時，電性連接結構190可包含銅(Cu)柱及焊料。當電性連接結構190形成為單層結構時，電性連接結構190可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接結構190並非僅限於此。電性連接結構190的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構190可設置為數十至數百萬的數量，或可設置為數十至數百萬或更多的數量或數十至數百萬或更少的數量。

圖11及圖12為示出製造圖9的扇出型組件封裝的製程的示意圖。

參照圖11，可將其中預先鑽有空腔151H1及空腔151H2的核心層151配置於載體基板200上，且可將一或多個電子組件160配置於位於空腔151H1及空腔151H2中的載體基板200上。載體基板200可包括支撐層201及黏合層202，且核心層151及電子組件160可貼附至黏合層202。然後，可在黏合層202上對樹脂層152進行壓縮並使樹脂層152硬化。可藉由該些製程形成第二包封體150。然而，可省略核心層151，且可僅將電子組件160簡 單地貼附至黏合層202然後僅以樹脂層152進行包封。在樹脂層硬化之後，可分離並移除載體基板200。

參照圖12，半導體晶片120以及被動組件125A及被動組件125B可以扇出型封裝形式進行封裝。可藉由以下方式製造封裝結構：利用如上所述具有黏合層的載體基板將具有貫穿孔110H等的核心構件110貼附至黏合層；將半導體晶片120以及被動組件125A及被動組件125B貼附至貫穿孔110H；以第一包封體130包封半導體晶片120以及被動組件125A及被動組件125B；以及然後藉由半導體製程形成連接構件140。可將以第二包封體150包封的電子組件160安裝於所製造的封裝結構的連接構件140上。電子組件160可利用低熔點金屬165進行安裝。可藉由一系列製程製造根據例示性實施例的扇出型組件封裝100A。

圖13為示出扇出型組件封裝的另一實例的剖面示意圖。

參照圖13，在根據本揭露中的另一例示性實施例的扇出型組件封裝100B中，核心構件110可包括較大數目的配線層112a、配線層112b、配線層112c及配線層112d。更詳細而言，核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的上表面及下表面上；第二絕緣層111b，配置於第一絕緣層111a的上表面上並覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b的上表面上；第三絕緣層111c，配置於第一絕緣層111a的下表面上並覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c的下 表面上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122、被動組件125A及被動組件125B、電子組件160等。因為核心構件110可包括數量較大的配線層112a、配線層112b、配線層112c及配線層112d，所以連接構件140可被進一步簡化。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c以及第四配線層112d可藉由各自穿透第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一連接通孔113a、第二連接通孔113b以及第三連接通孔113c而彼此電性連接。

第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a可包括不同於第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。類似地，穿透第一絕緣層111a的第一連接通孔113a的直徑可大於各自穿透第二絕緣層111b及第三絕緣層111c的第二連接通孔113b及第三連接通孔113c的直徑。

核心構件110的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。由於核心構件110可以對應於半導體晶片120的厚度而形成，因此形成於核心構件110中的第一配線層112a及第二配線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142的厚度。對其他配置的說明與以上所述者重疊，且因此不再予以贅述。

圖14為示出扇出型組件封裝的另一實例的剖面示意圖。

參照圖14，在根據本揭露中的另一例示性實施例的扇出型組件封裝100C中，核心構件110可包括數量較多的配線層112a、配線層112b及配線層112c。更詳細而言，核心構件110可包括：第一絕緣層111a，與連接構件140接觸；第一配線層112a，與連接構件140接觸且嵌入第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的下表面上，所述下表面與第一絕緣層111a的其中嵌入有第一配線層112a的上表面相對；第二絕緣層111b，配置於第一絕緣層111a的下表面上且覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b的下表面上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122、被動組件125A及被動組件125B、電子組件160等。分別而言，第一配線層112a與第二配線層112b可藉由穿透第一絕緣層111a的第一連接通孔113a而彼此電性連接，而第二 配線層112b與第三配線層112c可藉由貫穿第二絕緣層111b的第二連接通孔113b而彼此電性連接。

核心構件110的第一配線層112a的上表面所配置的水平高度可低於半導體晶片120的連接墊122的上表面。另外，在連接構件140的重佈線層142與核心構件110的第一配線層112a之間的距離可大於在連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於，第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的上表面與第一配線層112a的上表面之間具有台階時，可防止第一包封體130的材料滲入而污染第一配線層112a的現象。核心構件110的第二配線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142的厚度。對其他配置的說明與以上所述者重疊，且因此不再予以贅述。

圖15為示出扇出型組件封裝的另一實例的剖面示意圖。

參照圖15，在根據本揭露中的另一例示性實施例的扇出型組件封裝100D中，可省略半導體晶片120，且可在扇出型組件封裝100C的下部處進一步配置被動組件125C。在此種情形中，所有的電子組件160亦可為被動組件。亦即，扇出型組件封裝100D可僅包括被動組件125A、被動組件125B、被動組件125C及作為被動組件的電子組件160。對其他配置的說明與以上所述者重疊， 且因此不再予以贅述。

圖16為示出扇出型組件封裝的另一實例的剖面示意圖。

參照圖16，在根據本揭露中的另一例示性實施例的扇出型組件封裝100E中，可在核心層151中形成阻擋通孔153，且可在樹脂層152上形成阻擋層155。阻擋層155可藉由子阻擋通孔157等而連接至阻擋通孔153。可藉由阻擋通孔153、阻擋層155以及子阻擋通孔157而達成電子組件160的散熱效果以及電磁波阻擋效果。所有的阻擋通孔153、阻擋層155以及子阻擋通孔157皆可由導電材料形成，且可藉由鍍覆形成。同時，可在連接構件140外部配置具有由導電材料形成的堆疊通孔的形式的阻擋構件(未示出)，且亦可藉由阻擋構件(未示出)達成重佈線層142的電磁波阻擋效果。若有必要，則可將阻擋構件(未示出)連接至以上所述的阻擋通孔153等。若有必要，則阻擋構件(未示出)亦可連接至金屬層115。亦即，若有必要，則所有的散熱構件及阻擋構件皆可彼此連接，且可連接至重佈線層142中的接地。對其他配置的說明與以上所述者重疊，且因此不再予以贅述。

圖17為示出扇出型組件封裝的另一實例的剖面示意圖。

參照圖17，在根據本揭露中的另一例示性實施例的扇出型組件封裝100F中，可在第二包封體150的外表面上形成阻擋層156。亦即，核心層151的外側表面以及樹脂層152的上表面及外側表面可被阻擋層156覆蓋。可藉由阻擋層156而達成電子組件160的散熱效果以及電磁波阻擋效果。阻擋層156可由導電材料形 成，且可藉由濺鍍等形成。同時，可在連接構件140外部配置具有由導電材料形成的堆疊通孔的形式的阻擋構件(未示出)，且亦可藉由阻擋構件(未示出)達成重佈線層142的電磁波阻擋效果。若有必要，則可將阻擋構件(未示出)連接至以上所述的阻擋層156等。若有必要，則阻擋構件(未示出)亦可連接至金屬層115。亦即，若有必要，則所有的散熱構件及阻擋構件皆可彼此連接，且可連接至重佈線層142中的接地。對其他配置的說明與以上所述者重疊，且因此不再予以贅述。

圖18為示出根據本揭露的扇出型組件封裝用於電子裝置的主板上之情形中的一種效果的平面示意圖。

參照圖18，近來，根據行動設備1100A及行動設備1100B的顯示器的大小的增大，增大電池的容量的必要性增大。根據電池的容量的增大，電池1180在行動設備中佔據的面積增大，因此需要減小主板1101A、1101B的大小。因此，已減小了組件的安裝面積使得可由包括積體電路(例如，電源管理積體電路(power management integrated circuit，PMIC))以及被動組件(例如，電容器)的模組1150佔據的面積已持續減小。然而，當使用根據本揭露的扇出型組件封裝100A、扇出型組件封裝100B、扇出型組件封裝100C、扇出型組件封裝100D、扇出型組件封裝100E或扇出型組件封裝100F代替模組時，模組1150的大小可顯著減小，且可因此有效地使用如上所述的減小的面積。

如上所述，根據本揭露中的例示性實施例，可提供一種 扇出型組件封裝，所述扇出型組件封裝在電子裝置的主板中的安裝密度可增大，儘管安裝密度增大但厚度可顯著減小，且因訊號距離的減小可改善電性特性。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100A‧‧‧扇出型組件封裝

110‧‧‧核心構件

110H‧‧‧貫穿孔

111‧‧‧絕緣層

112a‧‧‧第一配線層

112b‧‧‧第二配線層

113‧‧‧連接通孔

115‧‧‧金屬層

120‧‧‧半導體晶片

121‧‧‧本體

122‧‧‧連接墊

123‧‧‧鈍化層

125A、125B‧‧‧被動組件

130‧‧‧第一包封體

131‧‧‧開口

140‧‧‧連接構件

141‧‧‧絕緣層

142‧‧‧重佈線層

143‧‧‧重佈線通孔

150‧‧‧第二包封體

151‧‧‧核心層

151H1‧‧‧空腔

151H2‧‧‧空腔

152‧‧‧樹脂層

160‧‧‧電子組件

165‧‧‧低熔點金屬

170‧‧‧底部填充樹脂

180‧‧‧凸塊下金屬

190‧‧‧電性連接結構

I-I’‧‧‧剖線

h‧‧‧預定間隔

Claims (21)

1. 一種扇出型組件封裝，包括：核心構件，具有貫穿孔且包括多個配線層以及將所述多個配線層電性連接至彼此的一或多個連接通孔；一或多個第一電子組件，配置於所述貫穿孔中；第一包封體，覆蓋所述核心構件及所述第一電子組件中的每一者的至少一部分，且填充所述貫穿孔的至少一部分；連接構件，配置於所述核心構件及所述第一電子組件上，且包括電性連接至所述配線層及所述第一電子組件的一或多個重佈線層；一或多個第二電子組件，配置於所述連接構件上且電性連接至所述重佈線層；以及第二包封體，配置於所述連接構件上且包封所述第二電子組件；其中所述一或多個第二電子組件的至少部分自所述第二包封體的下表面露出，所述一或多個第二電子組件的所述至少部分透過金屬凸塊連接至所述連接構件的所述一或多個重佈線層，所述連接構件的上表面與所述第二包封體的所述下表面彼此間隔開預定間隔，且所述金屬凸塊配置在所述連接構件的所述上表面與所述第二包封體的所述下表面之間。
2. 如申請專利範圍第1項所述的扇出型組件封裝，更包括：底部填充樹脂，配置於所述連接構件的所述上表面與所述第二包封體的所述下表面之間並掩埋所述金屬凸塊。
3. 如申請專利範圍第1項所述的扇出型組件封裝，其中所述第一電子組件中的至少一者是具有主動面及與所述主動面相對的非主動面的半導體晶片，所述主動面上配置有連接墊，所述半導體晶片被配置成使所述主動面面對所述連接構件，且所述重佈線層電性連接至所述連接墊。
4. 如申請專利範圍第3項所述的扇出型組件封裝，其中所述第一電子組件中的另一者是第一被動組件，所述第二電子組件中的至少一者是第二被動組件，且所述第一被動組件具有較所述第二被動組件的厚度大的厚度。
5. 如申請專利範圍第1項所述的扇出型組件封裝，其中所述第一電子組件及所述第二電子組件分別為多個被動組件。
6. 如申請專利範圍第1項所述的扇出型組件封裝，其中所述第二包封體包括核心層及樹脂層，所述核心層具有其中配置有所述第二電子組件的空腔，且所述樹脂層覆蓋所述核心層及所述第二電子組件中的每一者的至少一部分，且填充所述空腔的至少一部分。
7. 如申請專利範圍第6項所述的扇出型組件封裝，其中所述核心層具有較所述樹脂層的彈性模數大的彈性模數。
8. 如申請專利範圍第6項所述的扇出型組件封裝，更包括：阻擋通孔，穿透所述核心層；以及阻擋層，配置於所述第二包封體上且連接至所述阻擋通孔。
9. 如申請專利範圍第1項所述的扇出型組件封裝，更包括覆蓋所述第二包封體的外表面的阻擋層。
10. 如申請專利範圍第1項所述的扇出型組件封裝，更包括：多個開口，形成於所述第一包封體的下表面中且暴露出所述多個配線層中配置於最下部的配線層的至少一部分；多個凸塊下金屬，分別配置於所述開口中，且電性連接至被暴露出的所述配線層；以及多個電性連接結構，配置於所述第一包封體下方且藉由所述凸塊下金屬電性連接至被暴露出的所述配線層，其中所述電性連接結構僅配置於扇出區中。
11. 如申請專利範圍第10項所述的扇出型組件封裝，更包括配置於所述貫穿孔的壁面上的金屬層。
12. 如申請專利範圍第1項所述的扇出型組件封裝，其中所述核心構件包括：第一絕緣層；第一配線層，配置於所述第一絕緣層的上表面上；第二配線層，配置於所述第一絕緣層的下表面 上；以及第一連接通孔，穿透所述第一絕緣層並將所述第一配線層與所述第二配線層連接至彼此。
13. 如申請專利範圍第12項所述的扇出型組件封裝，其中所述核心構件更包括：第二絕緣層，配置於所述第一絕緣層的所述上表面上且覆蓋所述第一配線層；第三配線層，配置於所述第二絕緣層上；第三絕緣層，配置於所述第一絕緣層的所述下表面上且覆蓋所述第二配線層；第四配線層，配置於所述第三絕緣層上；第二連接通孔，穿透所述第二絕緣層並將所述第一配線層與所述第三配線層彼此連接；以及第三連接通孔，穿透所述第三絕緣層並將所述第二配線層與所述第四配線層彼此連接。
14. 如申請專利範圍第1項所述的扇出型組件封裝，其中所述核心構件包括：第一絕緣層，與所述連接構件接觸；第一配線層，與所述連接構件接觸且嵌入所述第一絕緣層中；第二配線層，配置於所述第一絕緣層的下表面上，所述下表面與所述第一絕緣層的其中嵌入有所述第一配線層的上表面相對；第二絕緣層，配置於所述第一絕緣層的所述下表面上且覆蓋所述第二配線層；第三配線層，配置於所述第二絕緣層的下表面上；第一連接通孔，穿透所述第一絕緣層並將所述第一配線層與所述第二配線層彼此連接；以及第二連接通孔，穿透所述第二絕緣層並連接所述第二配線層及所述第三配線層。
15. 一種扇出型組件封裝，包括：核心構件，具有貫穿孔且包括多個配線層以及將所述多個配 線層電性連接至彼此的一或多個連接通孔；半導體晶片，配置於所述貫穿孔中且具有主動面以及與所述主動面相對的非主動面，所述主動面上配置有連接墊；第一包封體，覆蓋所述核心構件及所述半導體晶片的所述非主動面中的每一者的至少一部分且填充所述貫穿孔的至少一部分；連接構件，配置於所述核心構件及所述半導體晶片的所述主動面上，且包括電性連接至所述配線層及所述連接墊的一或多個重佈線層；多個被動組件，配置於所述連接構件上且電性連接至所述重佈線層；以及第二包封體，配置於所述連接構件上且包封所述多個被動組件；其中，所述多個被動組件的至少部分自所述第二包封體的下表面露出，所述多個被動組件的所述至少部分透過金屬凸塊連接至所述連接構件的所述一或多個重佈線層，所述金屬凸塊配置在所述連接構件的上表面與所述第二包封體的所述下表面之間其中當在與所述半導體晶片的所述主動面垂直的方向上觀察時，所述多個被動組件中的至少一者配置於所述半導體晶片的所述主動面中。
16. 一種扇出型組件封裝，包括： 連接構件，包括重佈線層且具有第一表面以及與所述第一表面相對的第二表面；第一電子組件，配置於核心構件的貫穿孔中，所述核心構件包括電性連接至所述第一電子組件的配線層，所述第一電子組件及所述核心構件配置於所述連接構件的第一表面上，使得所述第一電子組件、所述重佈線層以及所述配線層電性連接至彼此；第一包封體，填充所述貫穿孔的至少一部分並覆蓋所述第一電子組件及所述核心構件的至少一部分；第二電子組件，配置於所述連接構件的所述第二表面上且電性連接至所述重佈線層；以及第二包封體，配置於所述連接構件的所述第二表面上且自所述連接構件的所述第二表面間隔開預定距離，所述第二包封體包封所述第二電子組件；其中所述第二電子組件的至少部分自所述第二包封體的下表面露出，所述第二電子組件的所述至少部分透過金屬凸塊連接至所述連接構件的所述重佈線層，所述金屬凸塊配置在所述連接構件的上表面與所述第二包封體的所述下表面之間。
17. 如申請專利範圍第16項所述的扇出型組件封裝，其中所述第一電子組件包括多個電子組件，所述多個電子組件至少包括半導體晶片及被動組件，所述半導體晶片具有連接墊，所述連 接墊面向所述連接構件的所述第一表面且電性連接至所述配線層及所述重佈線層。
18. 如申請專利範圍第16項所述的扇出型組件封裝，其中所述連接構件包括多個重佈線層，所述多個重佈線層藉由重佈線通孔電性連接至彼此。
19. 如申請專利範圍第16項所述的扇出型組件封裝，其中所述第二包封體與所述連接構件的所述第二表面之間的空間被底部填充樹脂填充，且所述金屬凸塊穿透所述底部填充樹脂。
20. 一種扇出型組件封裝，包括：連接構件，包括一或多個重佈線層且具有第一側及與所述第一側相對的第二側；框架，配置於所述連接構件的所述第一側且具有貫穿孔；半導體晶片，配置於所述連接構件的所述第一側上並配置於所述貫穿孔中且具有連接墊，所述連接墊配置於所述半導體晶片的面對所述連接構件的所述第一側的表面上且電性連接到所述一或多個重佈線層；包封體，配置於所述連接構件的所述第一側上，填充所述貫穿孔的至少一部分，且覆蓋所述框架的至少一部分及所述半導體晶片的至少一部分；一或多個被動組件，配置於所述連接構件的所述第二側上且電性連接到所述一或多個重佈線層；及模製化合物，配置於所述連接構件的所述第二側上，且覆蓋 所述一或多個被動組件的至少一部分，其中所述框架包括：第一絕緣層，配置於所述連接構件的所述第一側上；第一配線層，與所述連接構件的所述第一側接觸且嵌入所述第一絕緣層中；第二配線層，配置於所述第一絕緣層的第二表面上，所述第二表面與所述第一絕緣層的其中嵌入有所述第一配線層的第一表面相對；以及第一連接通孔，穿透所述第一絕緣層並將所述第一配線層與所述第二配線層彼此電性連接，且所述第一配線層及所述第二配線層經由所述一或多個重佈線層而電性連接到所述連接墊。
21. 如申請專利範圍第20項所述的扇出型組件封裝，其中所述框架更包括：第二絕緣層，配置於所述第一絕緣層的所述第二表面上且覆蓋所述第二配線層的至少一部分；第三配線層，配置於所述第二絕緣層的第二表面上，所述第二表面與所述第二絕緣層的其中嵌入有所述第二配線層的第一表面相對；以及第二連接通孔，穿透所述第二絕緣層且將所述第二配線層及所述第三配線層彼此電性連接，且所述第三配線層經由所述一或多個重佈線層而電性連接到所述連接墊。

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