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TWI709135B - Nand快閃記憶體操作技術 - Google Patents

Nand快閃記憶體操作技術 Download PDF

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TWI709135B
TWI709135B TW108103025A TW108103025A TWI709135B TW I709135 B TWI709135 B TW I709135B TW 108103025 A TW108103025 A TW 108103025A TW 108103025 A TW108103025 A TW 108103025A TW I709135 B TWI709135 B TW I709135B
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TW
Taiwan
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voltage
write
potential
intermediate bias
memory cell
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Application number
TW108103025A
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TW202015055A (zh
Inventor
林威良
呂君章
蔡文哲
吳冠緯
張耀文
Original Assignee
旺宏電子股份有限公司
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Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
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Abstract

一種高密度記憶體，例如立體NAND快閃記憶體，的寫入方法，修改在寫入操作期間所施加的波形，以減輕在操作期間對於未被選取用來進行寫入之記憶胞的無預期干擾。此方法通常在寫入序列中的寫入驗證通過電壓和寫入通過電壓之間的時間間隔內施加偏壓安排。此偏壓安排包括軟壓降和預啟動，用以減小寫入操作期間位於未被選取的NAND記憶胞串列的浮置通道上的電壓分布變異程度。

Description

NAND快閃記憶體操作技術
本發明是有關高密度記憶體的設計，包括立體NAND記憶體的設計，這些記憶體是被配置來減少因為對被選取記憶胞進行寫入操作所產生的干擾，而這些干擾會擾亂儲存在記憶胞陣列中其他記憶胞的資料。
包含有立體NAND記憶體的高密度積體電路記憶體，目前正持續發展中，用來降低資料儲存的成本。為了實現這個目的，會將記憶胞的尺寸縮小，並且增加記憶胞陣列的密度。由於這些記憶體結構複雜，因此在操作期間所產生的電場會干擾或擾亂儲存在未進行操作之記憶胞中的電荷。而這些所謂的寫入干擾和讀取干擾效應會降低記憶體的可靠度和耐用性，或者使記憶胞需要更大的操作餘裕(operating margin)。
現有技術還提出以實現多階層記憶胞(multilevel cells MLC)的方式，來解決資料儲存密度的問題。其中，多階層記憶胞中的的每一個記憶胞，可以儲存2個位元(bits)或3個位元(三階層記憶胞)。而這些多階層記憶胞需要具有較窄邊際界線的多個臨界電壓範圍的結構和程序來支援。但這些較窄邊際界線會 加劇儲存在記憶體中之電荷所造成的干擾或擾亂的問題。
因此，有需要提供操作高密度記憶體的方法，以緩解因為提高記憶體密度，而對儲存在高密度記憶體之記憶胞中的資料造成非預期的干擾的趨勢發展。
本說明書描一種技術，提供修改施加於寫入操作期間的波形，以減輕在操作期間對於未被選取用來進行寫入操作的記憶胞所產生的非預期干擾。通常，此一技術係提供來在寫入序列中的寫入驗證通過電壓(program verify pass voltages)和寫入通過電壓(program pass voltages)二者間的時間間隔內施加偏壓安排(bias arrangement)。其中，寫入序列可以包括「軟壓降(soft ramp down)」、「預啟動(pre-turn-on)」或兩者，用以減少寫入操作期間未被選取的NAND記憶胞串列的浮接通道上的電位分佈變異程度。偏壓安排的變化可以為「軟壓降」(如第7A圖所繪示)、兩步驟壓降(如第8A圖所繪示)、預啟動(如第9A圖所繪示)、兩步驟壓降加上預啟動(如第10A圖所繪示)、「增強(plus)」預啟動(如第11A圖所繪示)和兩步驟壓降加上增強預啟動(如第12A圖所繪示)。
由前述內容可以發現，在上述時間間隔中所施加的偏壓安排，可以減輕未被選取之NAND記憶胞串列的寫入干擾，進而可以擴大高密度記憶體的感測裕度。
為了讓本發明之其他方面及優點更明顯易懂，特舉 出下述的附圖、詳細的說明書與申請專利範圍來進行說明。
102:主機
108:記憶體元件
114:線路
116:資料路徑
118:輸入/輸出電路
126:匯流排系統
128:快取電路
134:控制電路
138:頁面緩衝器電路
144:線路
145、146:箭頭
148:位元線驅動器電路
164:偏壓安排電壓源
166、WL、WL0-WLn+k、WLn-i、WLn-j、WLn-k、WLn +j、WLn-1、WLn-2:位元線
177、401、403、BL、BL0、BL1、BL2:字元線
176A:字元線解碼器
176B:字元線驅動器
178:記憶體陣列
178A:串列選擇線/接地選擇線解碼器
178B:串列選擇線/接地選擇線驅動器電路
179:串列選擇線/接地選擇線
200:NAND記憶胞串列
201:半導體通道
202:資料存儲層
203:串列選擇線閘極
204-208:字元線
300:記憶胞的臨界電壓分佈圖
301-304:範圍
311、312、313:感測邊界
402:串列選擇閘極
501:驗證讀取的預充電時間
502:驗證讀取的預充電恢復時間
503:驗證完成時間
504:預充電時間
505:寫入時間
510:壓降的後緣
511:寫入通過電壓脈衝的前緣
601-604、606:垂直線
610:下降趨勢
611:電位下降
612:區域
701、801、901、1001、1101、1201:寫入驗證通過電壓脈衝
703、803、903、1003、1103、1203:寫入通過電壓脈衝
704、806、807、909、1005、1007、1207:降壓
705、805、908、1006、1009、1109、1206、1209:中間偏壓電位
706、809、910、1110、1210:寫入通過電壓脈衝的前緣
808、906、1106:較低電位
902、1102、1205:寫入驗證通過電壓脈衝的後緣
907、1008、1108、1208:升壓
1010:升壓的後緣
PGM:寫入程序
VtMAX:最高的臨界電壓值
SSL0、SSL1、SSL2:串列選擇線
GSL:接地選擇線
X、Y:記憶胞
DWLG、DWLS:虛擬字元線
VBLR:位元線預充電電位
VSSLR、VSSLP:串列選擇線的電位
VGSLR:接地選擇線的電位
VpassR、VpassP:通過電位
VBLP:預充電電位
Vread:讀取電壓
CSL:共同源極線
VCSLP:共同源極線的電壓
Sel WL:被選取的字元線
Un-sel WL:未被選取的字元線
Vpgm:高電位
第1圖係繪示一種記憶體元件以及包括NAND快閃記憶體陣列和配置來做為偏壓控制器之主機的簡化方塊圖。
第2圖係繪示一種使用於第1圖之記憶體元件中的垂直NAND記憶胞串列結構示意圖。
第3圖係繪示一種使用於本說明書所述記憶體中，用以實現每個記憶胞儲存2位元之記憶體元件的臨界電壓值分佈。
第4圖係繪示一種適用於第1圖所繪示之系統中的3D垂直NAND記憶體元件的等效電路方塊圖。
第5圖係繪示一種寫入序列的時脈圖，其中寫入序列包括寫入程序之後的寫入驗證程序。
第6A圖、第6B圖和第6C圖係繪示在第5圖的寫入序列中，沿著垂直NAND記憶胞串列的長軸方向所繪示的通道電位模擬圖。
第7A圖至第7B圖係繪示偏壓安排的第一實施例和由此偏壓安排所產生的通道電位模擬圖。
第8A圖至第8B圖係繪示偏壓安排的第二實施例和由此偏壓安排所產生的通道電位模擬圖。
第9A圖至第9B圖係繪示偏壓安排的第三實施例和由此偏壓安排所產生的通道電位模擬圖。
第10A圖至第10B圖係繪示偏壓安排的第四實施例和由此偏壓安排所產生的通道電位模擬圖。
第11A圖至第11B圖係繪示偏壓安排的第五實施例和由此偏壓安排所產生的通道電位模擬圖。
第12A圖至第12B圖係繪示偏壓安排的第六實施例和由此偏壓安排所產生的通道電位模擬圖。
請參考第1圖至第12A圖-第12B圖，其提供了對本發明實施例的詳細描述。
第1圖係繪示一種記憶體系統的簡化方塊圖。此記憶體系統包括在積體電路上實現的NAND記憶體元件108以及配置來進行記憶體操作的主機102。其中，記憶體操作包括頁面寫入、寫入、讀取、抹除或其他操作。在不同實施例中，記憶體元件108可具有單階層記憶胞(single-level cells，SLC)，或每記憶胞儲存多於一個位元的多階層記憶胞(例如，多階層記憶胞、三階層記憶胞(Triple-level cells，TLC)或四階層記憶胞(Quad-level-cell，QLC))。記憶體元件108可以在單一積體電路晶片、在多晶片模組上，或在適合特定需要的多個晶片上實現。
記憶體元件108包括記憶體陣列178，其可以是使用立體記憶體陣列技術實現的NAND快閃記憶體。在一些實施例中，記憶體陣列178包括位於密集立體記憶體結構中的垂直 NAND記憶胞串列陣列。在其他實施例中，記憶體陣列178可以包括NAND記憶胞串列的二維陣列。
字元線解碼器176A經由字元線驅動器176B耦接到記憶體陣列178中的多條字元線177。串列選擇線/接地選擇線(SSL/GSL)解碼器178A通過串列選擇線/接地選擇線驅動器電路178B，並經由串列選擇線/接地選擇線179耦接到位於記憶體陣列靠近位元線側(SSL)和靠近共同源極線CLS側的串列選擇閘極。頁緩面衝器電路138通過位元線驅動器電路148耦接到記憶體陣列178中的位元線166。在一些實施例中，可以包括列解碼器電路，用以將資料從位元線驅動器傳送到被選定的位元線。頁面緩衝器電路138可以儲存在頁面寫入操作中用於定義資料圖案(data pattern)的多個資料頁面，並且可以包括用於進行讀取和驗證操作的感測電路。
記憶體陣列178的位元線可包括全域位元線(global bit lines，GBL)和區域位元線。位元線通常包括位於較高圖案化層中的導體，其穿過記憶體陣列中的多個記憶胞區塊，並且經由區塊選擇電晶體(block select transistors)或組選擇電晶體(bank select transistors)耦接到記憶區塊中的區域位元線。區域位元線連接到記憶胞，用以使電流流入和流出位元線，並且次第連接到位元線驅動器電路148和頁面緩衝器電路138。同樣地，字元線包括對應於字元線驅動器176B之支援電路的全域字元線和區域字元線。
在感測操作中，來自頁面緩衝器電路138的感測資料經由匯流排系統126中的第二資料線提供給快取電路128，又經由資料路徑116耦接到輸入/輸出電路118。此外，在本實施例中，輸入資料藉由資料路徑116提供至快取電路128上，並通過匯流排系統126提供至頁緩衝器電路138，以用來支援寫入操作。
輸入/輸出電路118藉由(包括I/O銲墊的)線路114連接，並為記憶體元件108外部的目的地。在本實施例中輸入/輸出電路118包括主機102，用以提供傳輸資料、位址和命令的通信路徑。輸入/輸出電路118藉由資料路徑116提供通信路徑到快取電路128以支援記憶體的操作。快取電路128與頁面緩衝器電路138(使用例如匯流排系統126)進行資料流通信(data flow communication)。
控制電路134連接到輸入/輸出電路118，並且包括指令解碼器邏輯、位址計數器、狀態機、計時電路和控制各種記憶體操作的其他邏輯電路。其中，前述的各種記憶體操作，包括：用於記憶體陣列178操作的寫入、讀取和抹除操作。控制電路134可以將控制電路信號分配到記憶體元件108中的多個電路，如箭頭145和146所示，以支援電路的操作。控制電路134可以包括位址暫存器，用以根據需要將位址傳送到記憶體元件108的組件，包括將資料傳送到快取電路128，並且經由線路144傳送到頁面緩衝器的電路138、字元線解碼器176A和串列選擇線/接地選擇線解碼器178A。
如第1圖所繪示的實施例，控制電路134包括控制邏輯電路，其包括用來實現偏壓安排的狀態機或機器模組，以控制藉由方塊164所標示的電壓源所產生或提供的偏壓，例如讀取、抹除驗證寫入電壓，的應用。更包括對一組可選擇的寫入和讀取操作，將預充電電壓、通過電壓和其他偏壓施加到字元線驅動器176B和位元線驅動器電路148。箭頭165所標示的偏壓被施加到記憶體元件108的組件，用以支援操作。如下面更詳細描述，控制電路134包括用於實現偏壓安排的邏輯，例如藉由在寫入序列的寫入驗證脈衝和寫入脈衝之間施加「預啟動」偏壓，來減緩熱電子在未被選取之NAND記憶胞串列的通道生成。
控制電路134可以包括本領域中已知，使用包括狀態機的專用邏輯電路來實現的模組。在另一實施例中，控制電路134可以包括使用通用處理器來實現的模組。其中，此通用處理器可以在執行電腦運算以控制記憶體元件108之操作的相同積體電路上實現。在又一實施例中，專用邏輯電路和通用處理器的組合可用以實現控制電路134中的模組。
快閃記憶體陣列178可以包括建構來使每一個記憶胞可以儲存多個位元的浮閘記憶胞或介電電荷捕捉記憶胞。其係藉由建構多個寫入階層來實現，而多個寫入階層則係與用來構成記憶胞之臨界電壓值Vt的儲存電荷量相對應。此技術可用於一記憶胞儲存一位元的快閃記憶體，以及其他一記憶胞儲存多位元和一記憶胞儲存一位元的其他記憶體技術中。在其他實施例中， 上述記憶胞可以包括可寫入的電阻式記憶胞、相變式記憶胞和記憶胞技術中其他類型的非揮發性和揮發性記憶胞。
在圖示的實施例中，主機102耦接到記憶體元件108上的線路114，以及未繪示的其他控制端，例如晶片選擇端等，並且可以對記憶體元件108提供命令或指令。在一些實施例中，主機102可以使用共享的位址和資料線，並使用序列匯流排(serial bus technology)技術耦接到記憶體元件108。主機102可以包括通用處理器、專用處理器、配置來作為記憶體控制器的處理器，或使用記憶體元件108的其他處理器。主機102的全部或部分可以在與建構記憶體之積體電路相同的積體電路上實現。
主機102可以包括文件系統或基於來自應用程式的請求而儲存、檢索(retrieve)和更新儲存在記憶體中的資料的文件系統。通常，主機102可以包括執行記憶體管理功能的程式和可以產生儲存於記憶體中之資料的狀態資訊的其他功能的程式。其中，這些狀態資訊包括因為上述記憶體管理功能所產生的結果，而被標記為無效的資訊。這些記憶體管理功能可以包括例如耗損平均(wear leveling)、損壞區塊修復(bad block recovery)、功率損失修復(power loss recovery)、垃圾收集(garbage collection)、糾錯(error correction)等。而且，主機102可以包括應用程式、文件系統、快閃記憶體轉換層程式以及其他可以產生儲存於記憶體中之資料狀態資訊的組件。其中，這些狀態資訊包括因為上述記憶體管理功能所產生的結果，而被標記為無效的 資訊。
在高密度記憶體中，頁面可以包括數百或數千個位元，並且頁面緩衝器可以平行連接到相應的數百或數千個位元線。在寫入操作期間，例如，選擇一組位元線、一條字元線和一條串列選擇線來施加偏壓，用以寫入由頁面緩衝器電路138的內容所定義的特定資料圖案。其中，另一組位元線被選擇來施加偏壓，用以根據此一特定資料圖案來抑制寫入。
第2圖係根據一實施例所繪示的一種垂直NAND記憶胞串列200的結構示意圖，其可配置成高密度記憶體陣列。垂直NAND記憶胞串列200包括垂直通道結構。垂直通道結構包括被資料儲存層202，例如介電電荷捕捉層或浮置閘極層，所包圍的半導體通道201。多階層的圖案化導體，在NAND記憶胞串列200上構成串列選擇閘極(例如，串列選擇線閘極203、未繪示的接地選擇線閘極)和字元線(在本實施例中為204至208)。由於垂直通道結構穿透圖案化的導體層，因此垂直NAND記憶胞串列200可以稱為閘極環繞式(gate-all-around，GAA)NAND記憶胞串列。如下面更詳細的討論，在高密度記憶體的實施例中，單一個圖案化導體可以用來作為大量垂直通道結構的字元線。
另外，也可以使用包括單閘極和雙閘極記憶胞的其他類型的垂直NAND記憶胞串列。其中，單閘極和雙閘極記憶胞的垂直通道結構係設置在圖案化導線之間的溝槽之中，並且不會被用來作為字元線的導體完全包圍。
在操作中，資料存儲層202配置來做為捕捉會引起對應記憶胞的臨界電壓Vt值變化的電荷。這些臨界電壓的變化代表示可寫入、抹除和讀取的資料數值。在一些實施例中，每一個記憶胞各自儲存一位元的資料。在一些實施例中，這些記憶胞是可以儲存多位元資料的多階層記憶胞。例如，這些記憶胞可以被配置來進行具有四個臨界電壓階層的操作，以表示2位元的資料。其他可以配置來進行具有8或16個臨界電壓階層的操作，以代表每個記憶胞中更多位元的資料。
第3圖係繪示一種4階層記憶胞的臨界電壓分佈圖300。因此，記憶單胞可以配置為具有臨界電壓位於範圍301之內的抹除狀態。第二狀態可以具有位於範圍302內的臨界電壓。第三狀態可以具有位於範圍303內的臨界電壓。第四狀態可以具位於範圍304之內的臨界電壓。為了能夠感測不同臨界電壓的差異，系統因此被建構來在各個臨界電壓範圍之間建立感測邊界311、312和313。在記憶胞中，對應於資料的最大臨界電壓，是範圍304中較高的臨界電壓值，具有操作中之記憶胞臨界電壓分佈範圍中最高的臨界電壓值VtMAX。
在高密度垂直NAND記憶體中，因逐漸增加的複雜度所衍生的可能問題，與第2圖所繪示者類似，都涉及了記憶胞中電荷的擾動。而此問題係由記憶體陣列中其他記憶胞的操作所引起的。因此，如第3圖所繪示，位於記憶體陣列狀態中的一個記憶胞，可能無意中暴露於電場之下，使該記憶胞增加了其所捕獲的電荷，進而增加了此記憶胞的臨界電壓。這樣的結過會擴張記憶胞位於抹除狀態或較低臨界電壓狀態的臨界電壓分佈。且隨著這樣的干擾逐漸增加，操作 感測的裕度311將逐步減少。
第4圖係繪示一種適用於3D垂直NAND快閃記憶體陣列的等效電路方塊圖。在本實施例中，其繪示了9個垂直NAND記憶胞串列。本實施例亦繪示出多個階層的字元線WL0至WLn+k。此記憶區塊中的所有垂直NAND記憶胞串列共用單一條字元線。而且，每個NAND記憶胞串列都包括一個靠近位元線側的選擇閘極，其耦合到串列選擇線。在本圖示中，串列選擇線(SSL0、SSL1、SSL2)耦接到9個記憶胞串列陣列中的3個垂直NAND記憶胞串列。而且，每個NAND記憶胞串列包括靠近源極側的選擇閘極，其耦接到接地選擇線GSL。在本實施例中，所有的接地選擇線，都會耦接到單一的接地選擇線GSL。其中，接地選擇線GSL係用來控制NAND記憶胞串列與記憶區塊之共同源極線的連接或斷開。
為了選擇特定的記憶胞，會選擇單一個位於頂部的串列選擇閘極(例如，402、SSL0)，並選擇單一條字元線(例如，401，WLn)，以及單一條位元線(例如，403，BL0)。進行頁面操作時，會選擇單一個位於頂部的串列選擇閘極，選擇單一條字元線，並選擇多條位元線。
例如，為了在第4圖所繪示之電路中(包含有的記憶胞P的頁面)寫入資料圖案，會選擇串列選擇線SSL0、選擇字元線WLn並且選擇位元線BL0、BL1和BL2。為了根據儲存在頁緩衝器中的資料圖案，只對記憶胞P進行寫入，位元線BL0會被施加偏壓以進行寫入，且位元線BL1和BL2會被設定為抑制寫入。在寫入序列的支援下，字元線WLn會接收被選取之字元線的寫入序列；其他字元線則會接收到 未選取字元線的序列。
寫入程序期間，在高密度記憶體陣列中產生的電場可能是複雜的。位於NAND記憶胞串列上，共用串列選擇線SSL0和字線WLn的記憶胞(標記為X)，會遭遇到第一種形式的干擾。此種干擾係源自於施加到字元線WLn的字元線偏壓以及串列選擇閘極之操作；而串列選擇閘極之操作，係響應串列選擇線SSL0施加在位元線上的寫入偏壓與抑制偏壓的差額。位於NAND記憶胞串列上，共用位元線BL0和字線WLn的的記憶胞(標記為Y)，會遭遇到第二種形式的干擾。其中，第二種形式的干擾係源自於施加到字元線WLn的字元線偏壓以及個別串列選擇閘極的操作。而這些串列選擇閘極的操作，係指分別響應串列選擇線SSL1和SSL2的信號，對位元線BL0施加偏壓以進行寫入的操作。在NAND記憶胞串列上，共用字元線WLn，但不共享位元線或串列選擇線SSL的記憶胞(標記為XY)，仍會遭遇到源自於字元線偏壓的干擾。
第5圖係繪示一種用於如第3圖所繪示之立體NAND記憶胞串列的頁面寫入操作之偏壓安排的時脈圖。其中，如第1圖所繪示的控制器，會執行寫入序列，藉以施加偏壓到位元線BL、串列選擇線SSL、被選取的字元線Sel WL、未被選取的字元線Un-sel WL、接地選擇線GSL和由多條垂直NAND記憶胞串列所構成之記憶區塊的共同源極線CSL。寫入序列包括第5圖所標註的寫入驗證程序和寫入程序PGM。
寫入驗證程序包括預充電期間(時間501)、感測期間和 恢復期間(時間502)。在預充電期間中，位元線的電壓會升高到位元線預充電電位VBLR，串列選擇線的電壓會升高到電位VSSLR，未被選取的字元線的電壓會升高到通過電位VpassR，並且接地選擇線的電壓會升高到電位VGSLR。這具有對記憶區塊中垂直NAND記憶胞串列的通道結構進行充電的效果。在預充電期間之後，相對於未被選取的記憶胞串列而言，串列選線的電壓轉變為低電位，並且相對於被選取的記憶胞串列而言，其保持在高電位。在本實施例中，位元線和接地選擇線保持與預充電期間相同的電位。
未被選取的字元線接收寫入驗證通過電壓脈衝。寫入驗證通過電壓脈衝包括一個對應於預充電之開始時間的升壓，以及一個位於寫入驗證通過電壓脈衝之後緣(trailing edge)510電壓降至接地電位的壓降。此壓降可以具有相對快速的減壓或壓降速率。在符合特定寫入程序的要求內，寫入驗證通過電壓脈衝的後緣510係對應於寫入驗證讀取結束的時間。
被選取字元線接收讀取電壓Vread脈衝。為了驗證寫入狀態，感測電路(未繪示)會根據所選取記憶胞的臨界電壓來檢測位元線中的電流。在讀取脈衝結束時，即恢復時間502，每一條線路的電壓會恢復到接地電位。在本實施例中，當驗證完成之後，即時間503，電壓應該完全返回到接地狀態。
寫入程序包括預充電時間504和寫入時間505。在寫入開始時，位元線的電壓會提升到用來進行寫入的預充電電位VBLP，並且串列選擇線的電壓會提升到用來進行寫入的串列選擇線電位 VSSLP。同時，接地選擇線GSL的電壓升高到接地選擇線電位以進行寫入，且共同源極線CSL的電壓升高到電壓VCSLP。這將開啟記憶胞串列，並連接到位元線和共用源極線，以將頁面中的通道結構預充電到預充電電位。在預充電步驟之後，除了本實施例中的共同源極線之外，其他線路的電壓返回到接地電位。位元線的電壓值是假定基於頁面緩衝器中的資料圖案的值，於本實施例中，其係對應具有較高電壓的抑制值，以及對應為接地電壓的寫入值。串列選擇線也假定基於所選取頁面的值，包括較高電壓的被選取值和較低電壓未被選取值。接下來，將寫入脈衝和寫入通過電壓脈衝(program pass voltage pulse)分別施加到被選取的字元線和未被選取的字元線。寫入通過電壓脈衝具有一個前緣(leading edge)511。在寫入通過電壓脈衝的前緣511處，將電壓升壓至電位VpassP。此一升壓可以具有相對快速的增壓或電壓上升的速率。在符合特定寫入程序的要求內，寫入通過電壓脈衝的前沿511的發生時間點，係對應於寫入脈衝的前沿。本實施例中的寫入脈衝包括2階段脈衝，先升高到第一電位並保持一段期間，然後在增加到高電位Vpgm。在本實施例中，寫入通過電壓脈衝在寫入期間會升高到恆定的電位VpassP。這樣的結果，可以在被選取的字元線、被選取的位元線以及被選取的頁面中的記憶胞上建立較強的電場，同時抑制較強的電場形成在未被選取的記憶胞中。
被抑制的記憶胞串列，其串列選擇閘極(SSL閘極和GSL閘極)可以藉由用於寫入程序的偏壓安排來加以關閉。因此，在對被選取和未被選取的字元線上施加字元線電壓的期間，通道結構是處 於浮置的狀態。藉由字元線電壓的電容耦合，可以使浮置通道結構升壓，進而防止在未被選取的記憶胞串列上形成強電場。
NAND快閃記憶體通常以強制命令對記憶胞串列中的記憶胞進行寫入操作。例如，按順序寫入的第一頁是第一字線WL1，並且按順序進行直到最後一個字元線。為了支援多階層寫入，有時會調整此一寫入順序。但是，儘管如此，它一般仍按特定順序進行。沿著通道的記憶胞臨界電壓值的變化，很可能引起未被選取之記憶胞串列的耦合效率(coupling efficiency)沿著通道產生變異。因此，當寫入特定字元線WLn時，這種情形可能出現在包括其中一個或多個相鄰字元線(WLn-1，WLn-2，...)已經被寫入成為高臨界電壓狀態的情況。在一些實施例中，這可能是記憶體陣列中記憶胞的最高臨界電壓狀態VtMAX。出現這一種條件時，耦合效率的變化可能導致橫向電場在電容性升壓期間，沿著被選取字元線WLn附近的通道形成。這些橫向電場可能導致熱電子在被施加了寫入脈衝的被選取字元線附近產生。而這些熱電子會干擾未被選取之記憶胞串列上的記憶胞。
第6A圖至第6C圖係繪示在類似第5圖的偏壓安排下，未被選取之記憶胞串列的通道電位模擬結果圖。在第6A圖中，圖式的上部繪示出了NAND記憶胞串列，其包括接地選擇線GSL、接地側虛擬字元線DWLG、字元線WL0至WLn+j、位元線側虛擬字元線DWLS和串列選擇線SSL。被選取的字元線標記為WLn，並且大致佈置在線604和606之間。寫入順序中較早的相鄰字元線標記為WLn-2和WLn-1，大致佈置在線603和604之間。其他被繪示出的字元線WLn-i、 WLn-j、WLn-k和WL0，可以具有不同臨界電壓值。為了進行模擬，會假設字線WLn-2和WLn-1具有記憶體的最大臨界電壓值VtMAX，藉以使得這些字元線區域中通道結構的電導相對較低。
在第6A圖中，其繪示了對應於時間501(參見第5圖)之驗證讀取的預充電時間，以及對應於時間502之驗證讀取的預充電恢復時間的模擬圖。在預充電期間，可以看出沿著未被選取之記憶胞串列的通道，其電位接近接地電壓的電位。在施加預充電脈衝之後，恢復期間的電位，在字元線WLn-1的高臨界電壓記憶胞區域和被選取字元線WLn附近顯示出電位下降610的趨勢。此電位下降610的趨勢可以對應於，例如寫入通過電壓脈衝VpassR之後緣上的電壓下降。
在第6B圖中，其繪示了對應於寫入驗證結束時間503和寫入程序之預充電期間內的時間504的模擬圖。在時間503，未被選取的字元線在寫入通過電壓脈衝結束時，電壓藉由壓降進一步向下陡降，並保持電位下降611，進而建立橫向電場，並驅使電子朝向被選取字元線的記憶胞之通道移動。在時間504，預充電脈衝期間，由於被選取字元線和位元線之間的低臨界電壓記憶胞的導通，被選取字元線下方的電位增加，而字元線WLn-1和WLn-2下方的高臨界電壓記憶胞保持不導電，並且具有相對較低的電位。這增加了區域612中的橫向場。
在第6C圖中，其繪示了在寫入脈衝時對應於時間505的模擬圖。此時，通道是浮置的，並且寫入脈衝將被選取的字元線的電壓升高到高過未被選取之字元線的電壓電位。這樣在被選取字元線 的區域中形成一個垂直電場。其中，垂直電場係由提供熱電子的橫向電場所補充。這可能導致記憶胞在被選取字元線上受到干擾，即使該記憶胞位於受到抑制或未被選取的記憶胞串列中，也同樣會受到干擾。
儘管任何一個寫入脈衝的干擾量可能相對較小。但隨著施加到未被選取之記憶胞的寫入脈衝的數量增加，臨界電壓值偏移的可能性便大增，這將導致資料丟失。例如，在具有可儲存3位元之記憶胞的立體NAND記憶體陣列中，記憶區塊中未被選取的記憶胞串列，在頁面的寫入操作期間，經歷數百個寫入脈衝並不罕見。
第7A-7B圖、第8A-8B圖、第9A-9B圖、第10A-10B圖和第11A-11B圖係繪示對寫入序列的改進，可以減少橫向場在未被選取的記憶胞串列中未被選取的字元線附近形成。這些序列被施加到未被選取的字元線，包括與被選取字元線相鄰的至少一個未被選取的字元線。在一些實施例中，為了對被選取字元線WLn進行寫入，可以將這些序列施加於相鄰字元線WLn-1至WLn-k，其中k可以是1至3或更大的整數。在一些實施例中，例如，可以在寫入順序中較早地將這些序列施加於所有字元線。當然，未被選取的字元線的其他組合，可以接收這種類型的偏壓安排，這取決於特定的實體記憶體陣列的配置和所使用的寫入操作。
如這些圖式所繪示，寫入序列包括將偏壓施加到至少一個未被選取的字元，以及寫入驗證通過電壓脈衝(VpassR)的後緣與寫入通過電壓脈衝(VpassP)的前緣之間的時間間隔。請參照第5圖所繪 示的時脈圖，此一偏壓傾向於在對被選取的字元線施加寫入脈衝的期間內，導通至少一個未被選取的字元線中的一個或多個記憶胞。當電壓傾向於增加記憶胞的閘極-通道電壓時，用於本說明書之目的的偏壓傾向於導通記憶胞。對於具有一個最大臨界電壓值VtMAX的多階層記憶胞而言，該最大臨界電壓值VtMAX代表一個資料值，且在一個實施例中，被施加在其上的電壓可以大於此一最大臨界電壓值VtMAX。
此一偏壓可以增加高臨界電壓Vt記憶胞的通道電導，改變電容耦合效率，並且促進通道沿線的電荷共享，藉以平衡電壓電位的分佈，減少橫向電場並降低儲存在記憶胞串列的記憶胞中之電荷的擾動。而且，偏壓可以具有轉化(軟壓降)的功能，這會影響在高臨界電壓Vt記憶胞區域中所發生的電容性升壓現象，以減少橫向電場的產生。
第7A圖係繪示稱被為「軟壓降偏壓安排」的偏壓安排第一實施例。其係被施加在寫入驗證通過電壓脈衝和寫入通過電壓脈衝之間的時間間隔中。此一偏壓安排包括具有後緣的寫入驗證通過電壓脈衝701，以及具有前緣706的寫入通過電壓脈衝703。在寫入驗證通過電壓脈衝701的後緣，壓包括降壓704到中間偏壓電位705，並且保持偏壓電位705直到寫入通過電壓脈衝703的前緣706，而不返回到較低的參考電壓，例如，本實施例所述的接地電壓。
第7B圖係繪示在寫入驗證結束時間(例如時間503)、預充電時間(例如時間504)和寫入時間(例如時間505)的模擬圖。垂直線 601至604和606大致對應第6A圖至第6C圖中所繪示的那些線，並且繪示出未被選取的記憶胞串列中的字緣線的空間關係。每個模擬圖包括在第5圖中所繪示的偏壓安排(下方跡線)以及第7A圖所繪示之修正後的偏壓安排(上方跡線)之通道沿線的電位。如圖所示，在寫入驗證結束時間，由於在壓降704之轉折點的電壓下降幅度小於傳統偏壓安排中寫入驗證通過電壓脈衝701後緣之轉折點的電壓下降幅度，因此高臨界電壓記憶胞區域中的電位具有較小的壓降耦合(down-coupling of the potential)。在寫入的預充電期間，由於有較高的中間偏壓施加在高臨界電壓記憶胞上，使通道沿線存在更多的電荷共享現象，並且導致位於被選取記憶胞上方的低臨界電壓記憶胞，其通道沿線發生更多電荷共享的現象。
在寫入脈衝期間，因為寫入通過電壓脈衝所造成的結果，使得通道沿線被升壓。然而，在被選取記憶胞和高臨界電壓記憶胞之間的區域中，產生了電位下降的現象。這種電位下降的現象為電子創造了傳導能障(conduction barriers)，並減少熱電子注入被選取字元線區域。結果，使得位於被選取字元線上的記憶胞中的電荷受到較少的干擾。
第8A圖係繪示偏壓安排的第二實施例。此一偏壓安排包括寫入驗證通過電壓脈衝801和分別具有後緣和前緣的寫入通過電壓脈衝803。在本實施例中，施加到未被選取字元線的偏壓安排，包括寫入驗證操作期間的通過電壓。在此期間，將電壓增加到對應於讀取通過電壓的電位801。在讀取通過電壓脈衝結束時，偏壓包括一個 降壓806，將電壓從寫入驗證通過電壓脈衝801的後緣降到中間偏壓電位805，此時偏壓可以是大於或等於被寫入記憶胞的最大臨界電壓值VtMAX。然後，中間偏壓電位805被保持一段時間，該段時間為寫入驗證通過電壓脈衝801的後緣和寫入通過電壓脈衝803的前緣之間的時間間隔的一部分。偏壓安排又包括降壓807，將電壓從中間偏壓電位805降到較低電位808，例如降至寫入通過電壓脈衝前緣809之升壓點前的接地電位。
第8B圖所繪示的模擬圖說明了，與第7A圖的實施例類似，在寫入驗證操作結束時的壓降耦合，比在寫入程序中的預充電操作期間更少。在寫入程序期間，會形成電流傳導能障，減少電子橫向移動到被選取字元線的區域中。由於，位於被選取字元線上方的低臨界電壓記憶胞，在預充電期間處於較低的電壓電位808，導致導電度較低。因此，鄰接於被選取字元線的高臨界電壓記憶胞的電位，略低於第7A圖實施例中的電位。
第9A圖繪示了偏壓安排的第三實施例。在本實施例中，偏壓安排包括在寫入驗證通過電壓脈衝901的前緣處具有一個升壓的脈衝，在寫入驗證通過電壓脈衝901的後緣902處，字元線上的電壓可以降低到較低電位906，例如接地電位。預啟動脈衝包括一個上升到中間偏壓電位908的升壓907以及一個降低到較低電位，例如接地電位，的降壓909。升壓907可以大於或等於被寫入記憶胞的最大臨界電壓值。降壓909係發生在寫入通過電壓脈衝的前緣910升壓點之前。預啟動脈衝908在時間上可以與施加在被選取記憶胞串列的預充 電脈衝對應。
如第9B圖所繪示，偏壓安排的第三實施例可以使鄰接於被選取字元線的高臨界電壓記憶胞的電位增加。這可以在寫入預充電脈衝期間讓高臨界電壓記憶胞和被選取記憶胞之間有較小的電位差，並且可以在寫入脈衝期間增加電流傳導能障，藉以阻擋熱電子。
第10A圖繪示了偏壓安排的第四實施例。在本實施例中，偏壓安排包括在寫入驗證程序期間的寫入驗證通過電壓脈衝1001與寫入程序期間的寫入通過電壓脈衝1003之間的時間間隔中，位於寫入驗證通過電壓脈衝1001後緣的壓降1005，其電壓下降至第一中間偏壓電位1006，並在一部分的時間間隔內保持中間第一偏壓電位1006。然後，進行降壓1007，並在寫入通過電壓脈衝1003的前緣1011升壓點之前將電壓降低到較低的電壓電位。此外，在降壓1007之後，並且在寫入通過電壓脈衝1003的前緣1011升壓點之前，施加具有升壓1008和後緣1010的脈衝。此脈衝將電壓增加到第二中間偏壓電位1009，其可以大於記憶體中高臨界電壓記憶胞的最大臨界電壓值。第二中間偏壓電位1009可以與第一中間偏壓電位1006相同或不同。
第10B圖所繪示的模擬圖顯示，偏壓安排的第四實施例可以導致寫入驗證完成期間具有較少的壓降耦合；在預充電期間，高臨界電壓記憶胞和被選取記憶胞之間會有較小的電位差；且在寫入脈衝其間，會有較高的傳導能障。
第11A圖係繪示偏置壓安排的第五實施例。在本實施例中，偏壓安排包括在寫入驗證通過電壓脈衝1101的後緣1102處降壓 到較低電壓電位1106，例如接地電位。此後，在寫入驗證通過電壓脈衝1101的後緣1102之後的期間內發生升壓1108，將電壓提升到中間偏壓電位1109，其可以高於記憶體陣列中高臨界電壓記憶胞的最大臨界電壓值VtMAX。在本實施例中，可以維持中間偏壓電位1109到寫入通過電壓脈衝1103前緣1110的升壓點。
如第11B圖所繪示的模擬圖，在寫入驗證結束期間，通道上的電位分佈與沒有施加預啟動偏壓之序列的電位分佈大致相同。在預充電期間，由於電壓電位1109增進了被選取記憶胞以及位於其上方之低臨界電壓記憶胞之間的電荷共享，使被選取記憶胞中的高臨界電壓記憶胞之間出現較小的電位差。而且，在寫入期間，誘導產生了更高的傳導能障，其可以阻擋熱電子進入被選取記憶胞的區域。
第12A圖繪示了偏壓安排的第六實施例。在本實施例中，結合了第8A圖和第11A圖的偏壓安排。在寫入驗證通過電壓脈衝1201的後緣1205與寫入通過電壓脈衝1203的前緣1201之間的時間間隔中所施加的偏壓，包括：在寫入驗證通過電壓脈衝1201的後緣1205所進行的一個壓降，將電壓降到第一中間偏壓電位1206。其中，第一中間偏壓電位1206可以高於高臨界電壓記憶胞的最大臨界電壓值VtMAX。第一中間偏壓電位1206可以維持一部分的時間間隔，直到壓降1207，將電壓降低到接近接地電位的較低電壓。在壓降1207之後，進行升壓1208，將電壓升高到第二中間偏壓電位1209(其可以高於VtMAX)，並維持到寫入通過電壓脈衝1203的前緣1210的升壓點。
如第12B圖中所繪示的模擬圖，偏壓安排的第六實施例在寫入驗證結束期間產生較小的壓降耦合，在寫入預充電期間高臨界電壓記憶胞與被選取的記憶胞之間具有較小的電位差；且在寫入期間具有較高的傳導能障。
在偏壓安排期間所施加的中間電壓傾向於接通高臨界電壓記憶胞下方的通道。這些中間電壓較佳係高於用來儲存資料之記憶胞的最大臨界電壓值VtMAX。但是，如果中間電壓和臨界電壓值都太高，會導致未被選取的字元線發生電荷干擾。因此，在本文所述的「預啟動」和「軟壓降」偏壓安排的實施例中，中間電壓可以設定在VtMAX至約VtMAX+1V的範圍內。在任何情況下，在偏壓安排的部分期間內，中間電壓小於寫入通過電壓脈衝的最大電位。在一些實施例中，在偏壓安排的部分期間內，中間電壓大於VtMAX並且小於寫入通過電壓脈衝的最大電位。
通常，如本文所述的偏壓安排是施加在寫入驗證通過電壓脈衝和寫入通過電壓脈衝之間的時間間隔，藉以在施加寫入通過電壓脈衝時減少橫向電場的生成。
在第1圖所描述的記憶體元件中，控制器可以耦接到字元線驅動器電路和位元線驅動器電路，並且包括用於在NAND記憶胞串列的陣列中，對被選取字元線的被寫入記憶胞執行寫入序列的邏輯。其中，NAND記憶胞串列的陣列還包括多個未被選取的字元線。寫入序列包括寫入驗證程序以及緊跟其後的寫入程序。在如本文所述的記憶體元件實施例中，控制器被配置來執行如本文所述的偏壓安排。偏 壓安排可以包括「軟壓降」和「預啟動」的特徵組合。其中，「軟壓降」是在通過電壓產生改變的期間內降低電容耦合的影響(effect of capacitive coupling)。「預啟動」傾向於導通鄰接於被選取記憶胞的高臨界電壓記憶胞下方的通道。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
701:寫入驗證通過電壓脈衝
703:寫入通過電壓脈衝
704:降壓
705:中間偏壓電位
706:寫入通過電壓脈衝的前緣

Claims (17)

  1. 一種NAND記憶體的寫入方法，包括：執行一寫入序列，對位於一NAND記憶胞串列中一被選取字元線的一記憶胞進行寫入；其中該NAND記憶胞串列包括複數個未被選取字元線；該寫入序列包括一寫入驗證程序以及在該寫入驗證程序之後的一寫入程序；在該寫入驗證程序中，將一驗證讀取電壓脈衝施加到該被選取字元線，並將複數個驗證通過電壓脈衝施加到該些未被選取字元線；在該寫入程序中，對該NAND記憶胞串列進行一預充電，然後將一寫入電壓脈衝施加到該被選取字元線，並將複數個寫入通過電壓脈衝施加到該些未被選取字元線；以及在該些驗證通過電壓脈衝和該些寫入通過電壓脈衝之間的一時間間隔中，對該些未被選取字元線之至少一者施加一中間偏壓；其中該中間偏壓具有大於或等於被寫入的該記憶胞的一最大臨界電壓值之一最大電壓電位，並且用以導通位於該些未被選取字元線之該至少一者的一記憶胞的一通道。
  2. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓具有該最大電壓電位，小於該些寫入通過電壓脈衝的一最大電位。
  3. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓具有一最大電壓電位，介於被寫入的該記憶胞的一最大臨界電壓值(VtMAX)至該最大臨界電壓值加1伏特之間(VtMAX+1 Volt)。
  4. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括壓降(step-dowm)，從該些驗證通過電壓脈衝之一者的一後緣降到一中間偏壓電位，並保持該中間偏壓電位，直到該些寫入通過電壓脈衝之一者的一前緣的一升壓(step-up)點。
  5. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括一壓降，從該些驗證通過電壓脈衝之一者的一後緣降到一中間偏壓電位，保持該中間偏壓電位持續一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位。
  6. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括一脈衝，具有一升壓(step-up)位於一脈衝前緣；該脈衝前緣位於該些驗證通過電壓脈衝之一者的一後緣到一中間偏壓電位之間的一時間間隔；且該脈衝具有一脈衝後緣，位於該些寫入通過電壓脈衝之一者的一前緣之前。
  7. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括一第一壓降，從該些驗證通過電壓脈衝之一者的一後緣降到一第一中間偏壓電位，保持該第一中間偏壓電位一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位；以及一預啟動脈衝(pre-turn-on pulse)位於該第一壓降之後，並具有一升壓，上升至一第二中間偏壓電位，以及一第二壓降位於該些寫入通過電壓脈衝之一者的一前緣之前。
  8. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括一升壓，從該些驗證通過電壓脈衝之一者的一後緣上升到一中間偏壓電位，保持該中間偏壓電位，直到該些寫入通過電壓脈衝之一者的一前緣。
  9. 如申請專利範圍第1項所述之NAND記憶體的寫入方法，其中該中間偏壓包括一壓降，從該些驗證通過電壓脈衝之一者的一後緣降到一第一中間偏壓電位，保持該第一中間偏壓電位持續一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位；於降壓之後升壓至一第二中間偏壓電位，以及維持該第二中間偏壓電位至該些寫入通過電壓脈衝之一者的一前緣。
  10. 一種NAND記憶體，包括：一NAND記憶胞串列陣列，包括複數個字元線和複數個位元線；複數個字元線驅動電路和複數個位元線驅動電路；一控制器，可操作地耦接到該些字元線驅動器電路和該些位元線驅動器電路，該控制器包括執行一寫入序列的一邏輯，用以對位於該NAND記憶胞串列陣列中一被選取字元線的一記憶胞進行寫入；其中該NAND記憶胞串列陣列還包括複數個未被選取字元線；該寫入序列包括一寫入驗證程序以及在該寫入驗證程序之後的一寫入程序；該寫入驗證程序，包括使該些字元線驅動電路將一驗證讀取電壓脈衝施加到該被選取字元線，並將複數個驗證通過電壓脈衝加到該些未被選取字元線，並確定一記憶區塊中複數個被選取的NAND記憶胞串列是否通過驗證；該寫入程序中，包括對該些被選取的NAND記憶胞串列進行一預充電，然後使該些字元線驅動電路將一寫入電壓脈衝施加到該被選取字元線，並將複數個寫入通過電壓脈衝施加到該些未被選取字元線，並使該些位元線驅動電路施加複數個寫入抑制電壓到複數個未被選取的NAND記憶胞串列；以及該控制器包括一邏輯，用來使該些字元線驅動器電路在該些驗證通過電壓脈衝和該些寫入通過電壓脈衝之間的一時間間隔 中，將一中間偏壓施加到該些未被選取字元線至少一者，該中間偏壓具有大於或等於被寫入的該記憶胞的一最大臨界電壓值之一中間偏壓電位，用來在該時間間隔中打開位於該些未被選取字元線該至少一者上的一個或多個記憶胞。
  11. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓具有一最大電壓電位，介於被寫入的該記憶胞的一最大臨界電壓值(VtMAX)至該最大臨界電壓值加1伏特之間(VtMAX+1 Volt)。
  12. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括壓降，從該些驗證通過電壓脈衝之一者的一後緣降到該中間偏壓電位，並保持該中間偏壓電位，直到該些寫入通過電壓脈衝之一者的一前緣。
  13. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括一壓降，從該些驗證通過電壓脈衝之一者的一後緣降到該中間偏壓電位，保持該中間偏壓電位一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位。
  14. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括一脈衝，具有一升壓，位於該些驗證通過電壓脈衝之一者的一後緣之後，到一中間偏壓電位之間的一時間間隔；其中，該中間偏壓電位大於或等於被寫入的該記憶胞的一最大臨界電壓值，以及具有一壓降位於該些寫入通過電壓脈衝之一者的一前緣之前。
  15. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括一壓降，從該些驗證通過電壓脈衝之一者的一後緣降到一第一中間偏壓電位，保持該第一中間偏壓電位持續一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位；以及一脈衝，具有一升壓位於該壓降之後，升至一第二中間偏壓電位，並且具有一壓降位於該些寫入通過電壓脈衝之該者的該前緣之前。
  16. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括一升壓，從該些驗證通過電壓脈衝之一者的一後緣上升到一中間偏壓電位，保持該中間偏壓電位，直到該些寫入通過電壓脈衝之一者的一前緣。
  17. 如申請專利範圍第10項所述之NAND記憶體，其中該中間偏壓包括一壓降，從該些驗證通過電壓脈衝之一者的一 後緣降到一第一中間偏壓電位，保持該第一中間偏壓電位持續一部份該時間間隔，並在該些寫入通過電壓脈衝之一者的一前緣之前，降壓至一較低電壓電位；以及一升壓位於該壓降之後，降至一第二中間偏壓電位，並保持該第二中間偏壓電位，直到該些寫入通過電壓脈衝之該者的該前緣。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI772063B (zh) * 2021-03-23 2022-07-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI787911B (zh) * 2021-03-18 2022-12-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI833580B (zh) * 2023-02-14 2024-02-21 旺宏電子股份有限公司 記憶體裝置之操作方法
US12431172B2 (en) 2023-02-14 2025-09-30 Macronix International Co., Ltd. Operation method for memory device

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
US11972811B2 (en) 2018-11-18 2024-04-30 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US12217808B2 (en) 2018-11-18 2025-02-04 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US11049579B2 (en) 2018-11-18 2021-06-29 Fu-Chang Hsu Methods and apparatus for NAND flash memory
US12002525B2 (en) 2018-11-18 2024-06-04 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US12165717B2 (en) 2018-11-18 2024-12-10 NEO Semiconductor, Inc. Methods and apparatus for a novel memory array
US12142329B2 (en) 2018-11-18 2024-11-12 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
KR102743810B1 (ko) * 2019-06-10 2024-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
CN113223578B (zh) 2019-10-23 2022-10-11 长江存储科技有限责任公司 用于读取三维闪存的方法
US11074975B1 (en) * 2020-04-07 2021-07-27 Macronix International Co., Ltd. Non-volatile register and implementation of non-volatile register
CN111758130B (zh) 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
US11145373B1 (en) * 2020-05-22 2021-10-12 Macronix International Co., Ltd. Method for programming flash memory device and flash memory system
TWI776231B (zh) * 2020-09-09 2022-09-01 旺宏電子股份有限公司 記憶體裝置的操作方法
US11205480B1 (en) * 2020-09-11 2021-12-21 Micron Technology, Inc. Ramp-based biasing in a memory device
WO2022087181A1 (en) * 2020-10-20 2022-04-28 NEO Semiconductor, Inc. Methods and apparatus for nand flash memory
US11282581B1 (en) 2021-01-04 2022-03-22 Macronix International Co., Ltd. 3D memory program disturbance improvement
CN112634961B (zh) * 2021-01-04 2022-11-01 长江存储科技有限责任公司 三维存储器及其控制方法
KR20220107486A (ko) 2021-01-25 2022-08-02 삼성전자주식회사 메모리 시스템
WO2023039899A1 (zh) * 2021-09-18 2023-03-23 华为技术有限公司 一种存储器件中数据存储的方法和一种存储器件
KR102886624B1 (ko) * 2021-09-23 2025-11-14 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그의 동작 방법
US11908531B2 (en) 2021-10-06 2024-02-20 International Business Machines Corporation Detecting and managing under-program failures in non-volatile memory
TWI781830B (zh) * 2021-11-22 2022-10-21 旺宏電子股份有限公司 記憶體裝置與其操作方法
KR20230075916A (ko) 2021-11-23 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
US11961563B2 (en) * 2022-05-26 2024-04-16 Sandisk Technologies Llc Balancing peak power with programming speed in non-volatile memory
US12176032B2 (en) 2022-08-29 2024-12-24 Sandisk Technologies Llc Word line dependent pass voltage ramp rate to improve performance of NAND memory
US12046314B2 (en) 2022-08-29 2024-07-23 SanDisk Technologies, Inc. NAND memory with different pass voltage ramp rates for binary and multi-state memory
US11875043B1 (en) 2022-08-29 2024-01-16 Sandisk Technologies Llc Loop dependent word line ramp start time for program verify of multi-level NAND memory
CN115512750A (zh) * 2022-10-27 2022-12-23 长江存储科技有限责任公司 存储器装置及其操作方法、存储器系统
KR20250017360A (ko) * 2023-07-27 2025-02-04 에스케이하이닉스 주식회사 워드라인 홀딩 동작을 지원하는 메모리 장치 및 메모리 장치의 동작방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140247670A1 (en) * 2012-10-24 2014-09-04 Sandisk Technologies Inc. Pre-Charge During Programming For 3D Memory Using Gate-Induced Drain Leakage
US9064581B2 (en) * 2008-10-21 2015-06-23 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and non-volatile memory device using the same
US20180190363A1 (en) * 2016-12-29 2018-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method of the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
JP4157065B2 (ja) 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
US7064981B2 (en) 2004-08-04 2006-06-20 Micron Technology, Inc. NAND string wordline delay reduction
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
JP4907925B2 (ja) 2005-09-09 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7310272B1 (en) 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
US7606079B2 (en) 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
WO2008137687A1 (en) * 2007-05-07 2008-11-13 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
US8599614B2 (en) * 2009-04-30 2013-12-03 Powerchip Corporation Programming method for NAND flash memory device to reduce electrons in channels
US8374031B2 (en) * 2010-09-29 2013-02-12 SanDisk Technologies, Inc. Techniques for the fast settling of word lines in NAND flash memory
KR20120119533A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
KR102233810B1 (ko) * 2014-02-03 2021-03-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
US9343164B2 (en) * 2014-03-07 2016-05-17 Sandisk Technologies Inc. Compensating source side resistance versus word line
CN108074618A (zh) * 2016-11-15 2018-05-25 旺宏电子股份有限公司 存储器阵列的操作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064581B2 (en) * 2008-10-21 2015-06-23 Samsung Electronics Co., Ltd. Method of programming non-volatile memory device and non-volatile memory device using the same
US20140247670A1 (en) * 2012-10-24 2014-09-04 Sandisk Technologies Inc. Pre-Charge During Programming For 3D Memory Using Gate-Induced Drain Leakage
US20180190363A1 (en) * 2016-12-29 2018-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method of the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787911B (zh) * 2021-03-18 2022-12-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI772063B (zh) * 2021-03-23 2022-07-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI833580B (zh) * 2023-02-14 2024-02-21 旺宏電子股份有限公司 記憶體裝置之操作方法
US12431172B2 (en) 2023-02-14 2025-09-30 Macronix International Co., Ltd. Operation method for memory device

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Publication number Publication date
US10741262B2 (en) 2020-08-11
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