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TWI708342B - 半導體結構及其製造方法以及半導體元件的終端區結構 - Google Patents

半導體結構及其製造方法以及半導體元件的終端區結構 Download PDF

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TWI708342B
TWI708342B TW106116564A TW106116564A TWI708342B TW I708342 B TWI708342 B TW I708342B TW 106116564 A TW106116564 A TW 106116564A TW 106116564 A TW106116564 A TW 106116564A TW I708342 B TWI708342 B TW I708342B
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layer
trench
dielectric layer
conductor layer
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TW106116564A
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蔡依芸
陳志宏
陳勁甫
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力智電子股份有限公司
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Priority to US15/869,086 priority patent/US10243036B2/en
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  • Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體結構，包括基底、第一介電層、第一導體層、定位部、兩個間隙壁與第二導體層。基底具有第一溝槽。第一介電層設置於第一溝槽的表面上。第一導體層填入第一溝槽，且位於第一介電層上。定位部設置於基底上，且具有第一開口。第一開口暴露出第一溝槽。間隙壁設置於第一開口的兩個側壁上，且暴露出第一導體層。第二導體層填入第一開口，且電性連接至第一導體層。上述半導體結構可在維持高崩潰電壓的情況下，同時防止漏電流的產生。

Description

半導體結構及其製造方法以及半導體元件的終端區結構
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可提高崩潰電壓(breakdown voltage)的半導體結構及其製造方法以及半導體元件的終端區結構。
在半導體結構的內連線製程中，在導線(如，閘極匯流排線(gate bus)上形成接觸窗時，用以形成導線的溝槽需要較大的開口，以確保接觸窗與導線之間可有效地進行連接。
在進行溝槽的蝕刻製程時，較大的開口會形成較深的溝槽。然而，深溝槽中的電極與基底距離較短，會造成崩潰電壓(breakdown voltage)降低，且容易產生漏電流。
本發明提供一種半導體結構及其製造方法以及半導體元 件的終端區結構，其可在維持高崩潰電壓的情況下，同時防止漏電流的產生。
本發明提出一種半導體結構，包括基底、第一介電層、第一導體層、定位部、兩個間隙壁與第二導體層。基底具有第一溝槽。第一介電層設置於第一溝槽的表面上。第一導體層填入第一溝槽，且位於第一介電層上。定位部設置於基底上，且具有第一開口。第一開口暴露出第一溝槽。間隙壁設置於第一開口的兩個側壁上，且暴露出第一導體層。第二導體層填入第一開口，且電性連接至第一導體層。
依照本發明的一實施例所述，在上述半導體結構中，第一開口可完全暴露出第一溝槽。
依照本發明的一實施例所述，在上述半導體結構中，第一開口的寬度可大於或等於第一溝槽的寬度。
依照本發明的一實施例所述，在上述半導體結構中，間隙壁可至少覆蓋部分第一介電層。
依照本發明的一實施例所述，在上述半導體結構中，間隙壁之間的間距例如是由上至下遞減。
依照本發明的一實施例所述，在上述半導體結構中，更可包括第二介電層。第二介電層設置於定位部上，且具有第二開口。第二開口暴露出第一開口。
依照本發明的一實施例所述，在上述半導體結構中，第二導體層更可延伸設置於第二開口中。
依照本發明的一實施例所述，在上述半導體結構中，更可包括第三導體層。第三導體層設置於第二介電層上與第二導體層上。
本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底，基底具有第一溝槽。在第一溝槽的表面上形成第一介電層。在第一溝槽中的第一介電層上形成第一導體層。在基底上形成定位部。定位部具有第一開口，且第一開口暴露出第一溝槽。在第一開口的兩個側壁上分別形成兩個間隙壁。間隙壁間暴露出第一導體層。形成填入第一開口的第二導體層。第二導體層電性連接至第一導體層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，定位部的形成方法可包括以下步驟。在基底上形成定位材料層。對定位材料層進行圖案化製程。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一開口可完全暴露出第一溝槽。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第一開口的寬度可大於或等於第一溝槽的寬度。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，間隙壁的形成方法可包括以下步驟。在第一開口上形成間隙壁材料層。對間隙壁材料層進行回蝕刻製程。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，間隙壁可至少覆蓋部分第一介電層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，間隙壁之間的間距例如是由上至下遞減。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在定位部上形成第二介電層。對第二介電層進行圖案化製程，而在第二介電層中形成第二開口。第二開口暴露出第一開口。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括在第二介電層上與第二導體層上形成第三導體層。
本發明提出一種半導體元件的終端區(terminal area)結構，包括基底、第一介電層、第一導體層、定位部、兩個間隙壁與第二導體層。基底具有第一溝槽與多個第二溝槽。第一溝槽與多個第二溝槽相交。第一介電層設置於第一溝槽的表面上與多個第二溝槽的表面上。第一導體層填入第一溝槽與多個第二溝槽，且位於第一介電層上。定位部設置於基底上，且具有第一開口。第一開口暴露出第一溝槽。間隙壁設置於第一開口的兩個側壁上，且暴露出第一導體層。第二導體層填入第一開口，且電性連接至第一導體層。
依照本發明的一實施例所述，在上述半導體元件的終端區結構中，多個第二溝槽可彼此平行。
依照本發明的一實施例所述，在上述半導體元件的終端區結構中，間隙壁至少覆蓋部分第一介電層。
依照本發明的一實施例所述，在上述半導體元件的終端區結構中，第一溝槽與多個第二溝槽為同一道製程形成。
基於上述，在本發明所提出的半導體結構及其製造方法以及半導體元件的終端區結構中，可藉由定位部對填入第一開口的第二導體層進行定位，且可利用位於定位部的第一開口的側壁上的間隙壁隔離第二導體層與基底，藉此可確保第二導體層與第一導體層之間有效地連接，且可有效地防止漏電流的產生。由於此構造可確保第二導體層與第一導體層可有效連接，所以無需形成較大孔徑的第一溝槽，因此可形成孔徑較小且較淺的第一溝槽，以避免崩潰電壓降低。另外，本發明所提出的半導體結構及其製造方法以及半導體元件的終端區結構的製程複雜度低。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:基底
100a:第一導電型基底層
100b:第一導電型磊晶層
102:第一溝槽
104:第二溝槽
106:第二導電型井區
108:第一介電層
110:第一導體層
112:定位材料層
112a:定位部
114:第一開口
116:第二介電層
118:第二開口
120:間隙壁材料層
120a:間隙壁
122:第二導體層
124:第三導體層
126:半導體結構
圖1為本發明一實施例的半導體結構的上視圖。
圖2A至圖2I為沿著圖1中的I-I’剖面線的半導體結構的製作流程剖面圖。
圖3A至圖3I為沿著圖1中的II-II’剖面線的半導體結構的製作流程剖面圖。
圖4為沿著圖1中的III-III’剖面線的半導體結構的剖面圖。
圖1為本發明一實施例的半導體結構的上視圖。為了清楚地進行說明，在圖1中省略繪示圖2I與圖3I中的部分構件。圖2A至圖2I為沿著圖1中的I-I’剖面線的半導體結構的製作流程剖面圖。圖3A至圖3I為沿著圖1中的II-II’剖面線的半導體結構的製作流程剖面圖。圖4為沿著圖1中的III-III’剖面線的半導體結構的剖面圖。
請同時參照圖1、圖2A與圖3A，提供基底100，基底100具有第一溝槽102。此外，基底100更可具有多個第二溝槽104，第一溝槽102與第二溝槽104相交。第二溝槽104可彼此平行。第一溝槽102與第二溝槽104可藉由對基底100進行圖案化製程而同時形成，但本發明並不以此為限。圖案化製程例如是組合使用微影製程與蝕刻製程。
基底100可為單層結構或多層結構。在此實施例中，基底100是以多層結構為例來進行說明。舉例來說，基底100可包括第一導電型基底層100a與第一導電型磊晶層100b。第一導電型磊晶層100b設置於第一導電型基底層100a上。此外，在基底100中可具有第二導電型井區106。所屬技術領域具有通常知識者可依照製程需求來調整第一溝槽102、第二溝槽104與第二導電型井區106的形成順序。
第一導電型可為N型或P型中的一者，第二導電型可為 N型或P型中的另一者。在此實施例中，第一導電型是以N型為例來進行說明，且第二導電型是以P型為例來進行說明。
請同時參照圖1、圖2B與圖3B，在第一溝槽102的表面上形成第一介電層108，且更可同時在第二溝槽104的表面上與基底100的頂面上形成第一介電層108。第一介電層108的材料例如是氧化物。第一介電層108的形成方法例如是熱氧化法或化學氣相沉積法。
在第一介電層108上形成填入第一溝槽102的第一導體層110，且第一導體層110更可同時填入第二溝槽104。位於第一溝槽102中的第一導體層110與位於第二溝槽104中的第一導體層110彼此相互連接。在此實施例中，位於第一溝槽102中的第一導體層110可用以作為閘極匯流排(gate bus)，且位於第二溝槽104中的第一導體層110可用以作為閘極。第一導體層110的材料例如是摻雜多晶矽。第一導體層110的形成方法例如是先在第一介電層108上形成填滿第一溝槽102與第二溝槽104的第一導體材料層(未繪示)，再對第一導體材料層進行回蝕刻製程。第一導體材料層的形成方法例如是化學氣相沉積法。
在位於基底100的頂面上的第一介電層108上形成定位材料層112，定位材料層112更可覆蓋第一導體層110。定位材料層112的材料例如是多晶矽、氮化物或氧化物。
請同時參照圖1、圖2C與圖3C，對定位材料層112進行圖案化製程，而在位於基底100的頂面上的第一介電層108上形 成定位部112a。圖案化製程例如是組合使用微影製程與蝕刻製程。
定位部112a具有第一開口114，且第一開口114暴露出第一溝槽102。在此實施例中，第一開口114可完全暴露出第一溝槽102。第一開口114的寬度可大於或等於第一溝槽102的寬度。在此實施例中，第一開口114的寬度是以大於第一溝槽102的寬度為例來進行說明。
請同時參照圖1、圖2D與圖3D，在定位部112a上形成第二介電層116。第二介電層116的材料例如是氧化物。第二介電層116的形成方法例如是化學氣相沉積法。
請同時參照圖1、圖2E與圖3E，對第二介電層116進行圖案化製程，而在第二介電層116中形成第二開口118。第二開口118可暴露出第一開口114。在此圖案化製程中，為了避免位於第一溝槽102的側壁上的第一介電層108受到損害，因此在第一導體層110上會殘留部份第二介電層116。圖案化製程例如是組合使用微影製程與蝕刻製程。
請同時參照圖1、圖2F與圖3F，在第一開口114上形成間隙壁材料層120。間隙壁材料層120的材料為介電材料，例如為氮化物或氧化物。間隙壁材料層120的形成方法例如是化學氣相沉積法。
請同時參照圖1、圖2G與圖3G，對間隙壁材料層120進行回蝕刻製程，而在第一開口114的兩個側壁上形成兩個間隙壁120a。間隙壁120a可至少覆蓋部分第一介電層108，以保護間 隙壁120a下方的第一介電層108。在此實施例中，間隙壁120a完全覆蓋第一介電層108，但本發明並不以此為限。在其他實施例中，間隙壁120a亦可覆蓋部分殘留在第一導體層110上的第二介電層116。間隙壁120a之間的間距例如是由上至下遞減。
在此實施例中，是以先形成第二介電層116，再形成間隙壁120a為例來進行說明，但本發明並不以此為限。在另一實施例中，亦可先形成間隙壁120a，再形成第二介電層116。
請同時參照圖1、圖2H與圖3H，移除殘留在第一導體層110上的第二介電層116，以使得間隙壁120a可暴露出第一導體層110。殘留在第一導體層110上的第二介電層116的移除方法例如是乾式蝕刻法。在移除殘留在第一導體層110上的第二介電層116的同時，可能會同時移除其他位置上(如，定位部112a上)的部分第二介電層116。
形成填入第一開口114的第二導體層122。第二導體層122電性連接至第一導體層110。第二導體層122更可延伸設置於第二開口118中。第二導體層122的材料例如是鎢等金屬。第二導體層122的形成方法例如是先在第一導體層110上形成填滿第一開口114的第二導體材料層(未繪示)，再對第二導體材料層進行回蝕刻製程。第二導體材料層的形成方法例如是物理氣相沉積法。
請同時參照圖1、圖2I與圖3I，在第二介電層116上與第二導體層122上形成第三導體層124。第三導體層124的材料例如是鋁等金屬。第三導體層124的形成方法例如是物理氣相沉積 法。
以下，藉由圖1、圖2I、圖3I與圖4來說明本實施例的半導體結構126。
請參照圖1、圖2I、圖3I與圖4，半導體結構126包括基底100、第一介電層108、第一導體層110、定位部112a、兩個間隙壁120a與第二導體層122。基底100具有第一溝槽102。第一介電層108設置於第一溝槽102的表面上。第一導體層110填入第一溝槽102，且位於第一介電層108上。定位部112a設置於基底100上，且具有第一開口114。第一開口114暴露出第一溝槽102。此外，第一介電層108更可延伸設置於所述定位部112a與所述基底100之間。間隙壁120a設置於第一開口114的兩個側壁上，且暴露出第一導體層110。第二導體層122填入第一開口114，且電性連接至第一導體層110。此外，第二介電層116設置於定位部112a上，且具有第二開口118。第二開口118暴露出第一開口114。第二導體層122更可延伸設置於第二開口118中。第三導體層124設置於第二介電層116上與第二導體層122上。
當半導體結構126用以作為半導體元件的終端區結構時，在基底100中更具有多個第二溝槽104，第一溝槽102與第二溝槽104相交。多個第二溝槽104可彼此平行。第一介電層108更可設置於第二溝槽104的表面上，且第一導體層110更可填入第二溝槽104。位於第一溝槽102中的第一導體層110與位於第二溝槽104中的第一導體層110彼此相互連接。
半導體結構126的各構件的材料、特性、形成方法與配置方式已於上述實施例中進行詳盡地說明，於此不再重複說明。
基於上述可知，上述實施例的半導體結構126及其製造方法以及半導體元件的終端區結構中，可藉由定位部112a對填入第一開口114的第二導體層122進行定位，且可利用位於定位部112a的第一開口114的側壁上的間隙壁120a隔離第二導體層122與基底100，藉此可確保第二導體層122與第一導體層110之間可有效地進行連接，且可有效地防止漏電流的產生。由於第二導體層122與第一導體層110之間可有效地進行連接，所以無需形成較大孔徑的第一溝槽102，因此可形成孔徑較小且較淺的第一溝槽102，以避免崩潰電壓降低。另外，上述實施例的半導體結構126及其製造方法以及半導體元件的終端區結構的製程複雜度低。
綜上所述，上述實施例的半導體結構及其製造方法以及半導體元件的終端區結構可在維持高崩潰電壓的情況下，同時防止漏電流的產生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
100a‧‧‧第一導電型基底層
100b‧‧‧第一導電型磊晶層
102‧‧‧第一溝槽
106‧‧‧第二導電型井區
108‧‧‧第一介電層
110‧‧‧第一導體層
112a‧‧‧定位部
114‧‧‧第一開口
116‧‧‧第二介電層
118‧‧‧第二開口
120a‧‧‧間隙壁
122‧‧‧第二導體層
124‧‧‧第三導體層
126‧‧‧半導體結構

Claims (16)

  1. 一種半導體結構，包括：基底，具有第一溝槽；第一介電層，設置於所述第一溝槽的表面上；第一導體層，填入所述第一溝槽，且位於所述第一介電層上；定位部，設置於所述基底上，且具有第一開口，其中所述第一開口暴露出所述第一溝槽；兩個間隙壁，設置於所述第一開口的兩個側壁上，且暴露出所述第一導體層；第二介電層，設置於所述定位部上，且具有第二開口，其中所述第二開口暴露出所述第一開口；以及第二導體層，填入所述第一開口，且電性連接至所述第一導體層，其中所述第二導體層更延伸設置於所述第二開口中。
  2. 如申請專利範圍第1項所述的半導體結構，其中所述第一開口的寬度大於或等於所述第一溝槽的寬度。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述兩個間隙壁至少覆蓋部分所述第一介電層。
  4. 如申請專利範圍第1項所述的半導體結構，其中所述兩個間隙壁之間的間距由上至下遞減。
  5. 如申請專利範圍第1項所述的半導體結構，更包括第三導體層，設置於所述第二介電層上與所述第二導體層上。
  6. 一種半導體結構的製造方法，包括：提供基底，其中所述基底具有第一溝槽；在所述第一溝槽的表面上形成第一介電層；在所述第一溝槽中的所述第一介電層上形成第一導體層；在所述基底上形成定位部，其中所述定位部具有第一開口，且所述第一開口暴露出所述第一溝槽；在所述第一開口的兩個側壁上分別形成兩個間隙壁，其中所述兩個間隙壁間暴露出所述第一導體層；在所述定位部上形成第二介電層；對所述第二介電層進行圖案化製程，而在所述第二介電層中形成第二開口，其中所述第二開口暴露出所述第一開口；以及形成填入所述第一開口的第二導體層，其中所述第二導體層電性連接至所述第一導體層。
  7. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述定位部的形成方法包括：在所述基底上形成定位材料層；以及對所述定位材料層進行圖案化製程。
  8. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述第一開口的寬度大於或等於所述第一溝槽的寬度。
  9. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述兩個間隙壁的形成方法包括：在所述第一開口上形成間隙壁材料層；以及 對所述間隙壁材料層進行回蝕刻製程。
  10. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述兩個間隙壁至少覆蓋部分所述第一介電層。
  11. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述兩個間隙壁之間的間距由上至下遞減。
  12. 如申請專利範圍第6項所述的半導體結構的製造方法，更包括在所述第二介電層上與所述第二導體層上形成第三導體層。
  13. 一種半導體元件的終端區結構，包括：基底，具有第一溝槽與多個第二溝槽，其中所述第一溝槽與所述多個第二溝槽相交；第一介電層，設置於所述第一溝槽的表面上與所述多個第二溝槽的表面上；第一導體層，填入所述第一溝槽與所述多個第二溝槽，且位於所述第一介電層上；定位部，設置於所述基底上，且具有第一開口，其中所述第一開口暴露出所述第一溝槽；兩個間隙壁，設置於所述第一開口的兩個側壁上，且暴露出所述第一導體層；第二介電層，設置於所述定位部上，且具有第二開口，其中所述第二開口暴露出所述第一開口；以及 第二導體層，填入所述第一開口，且電性連接至所述第一導體層，其中所述第二導體層更延伸設置於所述第二開口中。
  14. 如申請專利範圍第13項所述的半導體元件的終端區結構，其中所述多個第二溝槽彼此平行。
  15. 如申請專利範圍第13項所述的半導體元件的終端區結構，其中所述兩個間隙壁至少覆蓋部分所述第一介電層。
  16. 如申請專利範圍第13項所述的半導體元件的終端區結構，其中所述第一溝槽與所述多個第二溝槽為同一道製程形成。
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