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TWI708251B - 寫入與抹除記憶體結構 - Google Patents

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TWI708251B
TWI708251B TW108122165A TW108122165A TWI708251B TW I708251 B TWI708251 B TW I708251B TW 108122165 A TW108122165 A TW 108122165A TW 108122165 A TW108122165 A TW 108122165A TW I708251 B TWI708251 B TW I708251B
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桐畑外志昭
丹尼 莫伊
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Abstract

本發明通常係關於半導體結構，尤其係關於寫入(Program)與抹除記憶體結構及製造方法。該半導體記憶體包括：一電荷捕捉電晶體；及一自加熱電路，其對該電荷捕捉電晶體之端子選擇性施加電壓，以輔助該電荷捕捉電晶體之抹除操作。

Description

寫入與抹除記憶體結構
本發明通常係關於半導體結構，尤其係關於寫入與抹除記憶體結構及製造方法。
在電荷捕捉電晶體(Charge Trap Transistor，CTT)技術中，N型高k金屬閘極(High-k metal gate，HKMG)金屬氧化半導體場效電晶體(Metal-Oxide-Semiconductor Filed-Effect Transistor，MOSFET)可用作多次可寫入記憶體(Multi-time programmable memory，MTPM)單元，從而導致針對嵌入式非揮發性記憶體應用的零製程加法器(Zero-process-adder)與零遮罩(Zero-mask-adder)加法器解決方案。寫入可透過電子注入該N型MOSFET之高k介電中達成，其帶有高位(elevated)閘極電壓(Vg)及1.5V之相對高汲極偏壓(該N型MOSFET之深導通狀態)。該記憶體單元可透過施加振幅大於2.5V的負閘極對汲極電壓及/或負閘極對源極電壓(該N型MOSFET之深截止(OFF)狀態)抹除，使得該等所注入電子從該高k介電釋放。
然而，使用該N型MOSFET之深截止(deep-OFF)狀態的現有抹除操作經常導致記憶體之相對較不充分抹除。舉例來說，針對某些技術節點的抹除操作或臨界電壓(VTH)復原約為50-70%，藉此由於該局部抹除而將MTPM所需耐久性限制為少於10x寫入/抹除循環。因此，CTT MTPM之應用顯著受限。再者，針對抹除操作使用深截止狀態可能造成該MOSFET 之崩潰(breakdown)。儘管製程改變(如在最佳化該閘極氧化物結構的同時整合浮接閘極、磁性或電阻單元)可改進元件(device)之耐久性，但由於先進技術需求FIN結構和多個相位移位遮罩，因此將這樣的改變整合至先進邏輯技術是困難且昂貴。因此，極需在未使用先進邏輯技術中的附加製程及/或遮罩的情況下，實現CTT MTPM元件之超過1000x寫入/抹除循環。
在本發明實施例之態樣中，一種半導體記憶體包含：一電荷捕捉電晶體；及一自加熱電路，其對該電荷捕捉電晶體之端子選擇性施加電壓，以輔助該電荷捕捉電晶體之抹除操作。
在本發明實施例之態樣中，一種半導體記憶體晶胞(cell)包含：一金屬氧化半導體場效電晶體(Metal-Oxide-Semiconductor Filed-Effect Transistor，MOSFET)，其包含一基材、一高k介電金屬閘極結構、一高k介電、及一源極區和一汲極區；及一控制該基材的自加熱電路、該高k介電金屬閘極結構、該源極區和該汲極區，其中該高k介電金屬閘極結構之高k介電會在受到該自加熱電路加熱時釋放一捕捉電荷。
在本發明實施例之態樣中，一種方法包含：透過對複數個記憶體晶胞施加一電壓偏壓，將一包含該等複數個晶胞的元件置於一局部深截止(Partially-Deep-OFF，PDOFF)狀態；及透過控制該元件之每個晶胞內的一基材、一閘極結構、一源極區和一汲極區，在該元件置於該PDOFF狀態時加熱該元件。
100‧‧‧CTT記憶體結構(晶胞)
105‧‧‧基材(SUB/B)；p摻雜基材(SUB/B)
110a、110c‧‧‧n井
110b‧‧‧n板
120a‧‧‧n摻雜擴散源極區；源極區(S/E)
120b‧‧‧n摻雜擴散汲極區；汲極區(D/C)
125‧‧‧閘極結構(G)；高k金屬閘極結構
130‧‧‧閘極介電
135‧‧‧接點
150‧‧‧N型MOSFET結構
155‧‧‧n-p-n BJT結構；BJT結構
200a、200b、200c‧‧‧電路
210、210a、210b、210c‧‧‧自加熱電路
220‧‧‧CTT記憶體陣列
300a、300b‧‧‧抹除操作
400a、410a、400b、410b‧‧‧曲線
藉由本發明之示例性具體實施例之非限制性範例，參考該等所提及複數個圖式，在接下來的實施方式中說明本發明。
圖1顯示具有N型MOSFET的CTT記憶體結構，該N型 MOSFET可藉由使用BJT電流(除了其他特徵之外)及根據本發明之態樣的各自製程同時實現該N型MOSFET之通道區之自加熱。
圖2A和圖2B顯示根據本發明之態樣的記憶體晶胞及該等各自控制電路結構。
圖2C顯示由根據本發明之態樣的複數個記憶體晶胞組成的記憶體陣列及各自控制電路。
圖3A和圖3B顯示根據本發明之態樣的抹除操作的示例性流程圖。
圖4A和圖4B顯示根據本發明之態樣的寫入/抹除循環的各種結果。
圖5A顯示在該抹除操作期間使用固定後寫入VTH目標接著係100% VTH復原循環的CTT記憶體元件之預寫入、後寫入、及後抹除VTH值。
圖5B顯示使用固定後寫入VTH目標接著係固定後抹除VTH目標以補償初始元件對元件VTH變化循環的CTT記憶體元件之預寫入、後寫入、及後抹除VTH值。
圖5C顯示使用動態後寫入和後抹除VTH目標循環的CTT記憶體元件之預寫入、後寫入、及後抹除VTH值。
本案通常係關於半導體結構，尤其係關於寫入與抹除記憶體結構及製造方法。在具體實施例中，本說明書所提供該等方法和結構改進電荷捕捉電晶體(CTT)記憶體晶胞中的寫入與抹除操作。更具體而言，本案所提供該等結構和選擇性控制方法透過利用該MOSFET之源極、汲極、及基材分別作為BJT之射極、集極、及基極，使用雙極接面電晶體(BJT)電流實行該N型MOSFET之通道區之自加熱(self-heating)，同時實現該N型 MOSFET之局部深截止狀態。優勢是，發生捕捉於該N型MOSFET之高k介電內的該等電子約100%釋放(de-trapping)，藉此在未改變該CMOS製程的情況下改進抹除操作之效率，並也透過放寬抹除操作期間高閘極電壓(Vg)之需求減輕閘極氧化物可靠性顧慮。此外，寫入操作之效率透過利用該MOSFET之源極-汲極-基材結構作為雙極接面電晶體(BJT)實行自加熱改進。
現有技術中，對於使用高k介電作為儲存單元的CTT記憶體而言，對該抹除操作會施加負閘極電壓，即從該高k介電釋放電子。更具體而言，施加負(低於-2.5V)閘極對源極電壓及/或閘極對汲極電壓，以實現該晶胞之N型MOSFET之深截止狀態。然而，完全仰賴此深截止狀態會導致局部抹除，藉此降低該晶胞之耐久性並導致過早失效(failure)。再者，使用深截止狀態(其中對抹除操作的負(低於-2.5V)閘極對源極電壓及/或閘極對汲極電壓低於-2.5V)可能造成該MOSFET之崩潰。
本案所說明該等結構和方法採用該MOSFET之局部深截止(PDOFF)狀態，使得僅有當同時藉由使用BJT電流實現對該N型MOSFET之通道區的自加熱時，對該汲極側施加該N型MOSFET之負閘極條件。利用帶有BJT電流以供自加熱的PDOFF條件會導致約100%臨界電壓(VTH)復原(即~100%抹除)，及該導通(ON)電流和閘極漏電流之復原。該PDODD狀態下的負閘極對汲極電壓為~-2.2V(比該深截止狀態小10%以上)，藉此避免該N型MOSFET之元件崩潰。如此，該元件之耐久性改進為超過1000回寫入/抹除循環，同時達成捕捉於該高k介電內的該等電子約100%釋放，即~100%抹除效率。這允許該元件成為穩健的多次可寫入記憶體(MTPM)。
在具體實施例中，該n-p-n雙極接面電晶體(BJT)電流透過利用該n摻雜源極作為射極節點、該p摻雜基材作為基極節點、及該p摻雜汲極作為集極節點，從該N型MOSFET之汲極流到源極。該源極和該汲極之該等功能可互換，即該源極之n擴散(n-diffusion)也可用作集極節點，而 該汲極之n擴散可用作射極節點。該電流傳導會傳遞該閘極結構下方該通道區中的電流(不僅僅靠近該汲極側壁或該源極側壁)。如此，允許該電流在靠近該閘極介電的通道區中傳導，藉此由於該通道區之自加熱而允許該高k介電之自加熱。更具體而言，該閘極下面的通道區經由施加該電流以允許捕捉於該閘極結構之高k介電內的該等電子釋放而加熱。
除了改進抹除操作之外，寫入操作也可藉由使用自加熱方法允許將該等電子捕捉於該N型MOSFET之高k介電，透過本說明書所說明該等結構和製程改進。具體而言，結合透過利用n-p-n BJT電流以供實現該N型MOSFET之通道區之自加熱的自加熱效應，藉由使用該N型MOSFET之深導通狀態(使用高位閘極電壓和高汲極電壓)更有效捕捉電子。由於效率已改進，因此該寫入操作可使用較低的高位閘極電壓達成，藉此降低元件崩潰風險。
實行CTT技術之該等優點包括無需新增製程或光罩，及用於CMOS技術和系統單晶片(System-on-chip，SoC)產品的完全邏輯相容(製程和操作)嵌入式多次可寫入記憶體(MTPM)解決方案。帶有該自加熱方法的CTT解決方案對嵌入式應用來說特別具優勢，包括硬體及資料安全性。具體而言，這些應用包括系統單晶片(SoC)、大型整合式ASICS、資料安全性強化(如密碼)、晶載可重新配置加密密鑰儲存、韌體儲存、晶片ID、良率改進、性能量身打造、配置檔案、維修資料、及場域可配置性(除了可從可重新寫入非揮發性記憶體受益的其他範例之外)。
本發明之該等結構可使用多種不同工具以多種方式製造。不過，一般來說，使用該等方法和工具形成尺寸為微米和奈米尺度的結構。採用來製造本發明之結構的該等方法(即技術)已從積體電路(Integrated circuit，IC)技術導入。舉例來說，該等結構建構於半導體(例如矽)晶圓上，並實現於晶圓上方透過光微影成像製程圖案化的材料膜中。特別是，該結構之製造使用三個基本建構模塊：(i)在基材上沉積材料薄膜；(ii)透過光微 影成像在該等膜上方施加圖案化光罩；及(iii)對該光罩選擇性蝕刻該等薄膜。
本發明之優勢在於該製程技術可與可用於製造的技術完全相同，其中該自加熱功能透過利用N型MOSFET結構之n摻雜源極、p摻雜基材、及n摻雜汲極分別作為BJT之射極節點、基極節點、及集極節點，藉由使用n-p-n BJT電流的附加設計結構實現。該源極和該汲極之該等功能可互換，即該源極之n擴散也可用作該集極節點，而該汲極之n擴散用作該射極節點。
圖1顯示具有N型金屬氧化半導體場效電晶體(N型MOSFET)作為電荷捕捉電晶體(CTT)的CTT記憶體結構，其也可實現根據本發明之態樣的雙極接面電晶體(BJT)自加熱功能。更具體而言，圖1顯示採用N型MOSFET結構作為電荷捕捉電晶體的CTT記憶體結構(晶胞)100，其可用於實現BJT電流以供採用自加熱輔助，以改進嵌入式非揮發性記憶體(embedded non-volatile memory，eNVM)內的寫入與抹除效率。該eNVM可在無電源的情況下長時間留存資料。該CTT記憶體結構100包括一基材105，其由包括但不限於Si、SiGe、SiGeC、SiC、GaAs、InAs、InP等的任何合適材料構成。
在具體實施例中，CTT記憶體結構100包含一N型MOSFET結構150，其具有一閘極結構125、一n摻雜擴散源極區120a和一n摻雜擴散汲極區120b、及一p摻雜基材105。CTT記憶體結構100也使用N型MOSFET之n摻雜擴散源極區120a作為射極、n摻雜擴散汲極區120b作為集極、及p摻雜基材105作為基極配置n-p-n BJT結構155。更具體而言，基材105、該源極(即源極區120a)、及該汲極(即汲極區120b)之順向偏壓允許該源極用作射極，且該汲極用作雙極接面電晶體(BJT)(即n-p-n BJT結構155)之集極。在具體實施例中，三重井(即n井110a、110c、及n板(n-plate)110b)隔離p摻雜基材105以供偏壓。如此，該源極(即源極區120a)和該汲極(即 汲極區120b)為n摻雜且基材105為p摻雜，以形成n-p-n接面電晶體(即n-p-n BJT結構155)。
CTT記憶體結構100更包括一隔離的p摻雜擴散(p井)115，以將p摻雜基材105與用於其他電路的p基材隔離。隔離的p摻雜擴散(p井)115藉由使用p摻雜擴散(p井)115之周邊中的深n井110a和110c，及p摻雜基材105之底部處的n板110b實現。該等n井110a、110c、及n板110b深植入n型物質(如磷)。這允許作為n-p-n BJT結構155之MOS或基極的基材105，在未影響其他電路的情況下偏壓至該目標電壓。
更具體而言，對該N型MOSFET來說，一閘極結構125和一對應閘極介電130形成於基材105上方。閘極結構125可使用任何已知閘極成形製程製造，例如此領域中已知的替換閘極製程或閘極第一製程。在具體實施例中，閘極結構125係帶有用於閘極介電130的高k介電材料的高k金屬閘極。舉例來說，閘極介電130之材料可為例如基於鉿的介電。在進一步具體實施例中，該等高k介電材料可包括但不限於：Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3，及包括其多層的組合。因此，該eNVM採用CTT記憶體結構(晶胞)100，其包含該高k介電N型MOSFET，其在一三重井(即n井110a、110c、及n板110b)中具有一高k金屬閘極結構125、一n摻雜擴散源極區120a、一n摻雜擴散汲極區120b、及一p摻雜基材105。如此，該電荷捕捉電晶體(即CTT記憶體結構100)包含一基材105、一閘極(即閘極結構125)、一汲極(即汲極區120b)、及一源極(即源極區120a)。具體而言，該等結構和製程於本說明書說明金屬氧化半導體場效電晶體(MOSFET)，其包含一基材105、一高k介電金屬閘極結構125、一高k介電(即閘極介電130)、及一源極區120a和一汲極區120b，及一自加熱電路，其控制基材105、高k介電金屬閘極結構125、源極區120a和汲極區120b，其中高k介電金屬閘極結構125之高k介電(即閘極介電130)會在受到該自加熱電路加熱時釋放捕捉電荷。
表1總結接下來所討論的自加熱抹除與寫入操作的該等電壓條件。
Figure 108122165-A0202-12-0008-1
接點135分別延伸到源極區120a、汲極區120b、及閘極結構125。利用耦接到p摻雜擴散115的該等接點135對p摻雜基材105選擇性施加電壓。不同於使用該N型MOSFET之深截止狀態的習知抹除操作，汲極區(D/C)120b和基材(SUB/B)105分別升高至第一高電壓和第二高電壓，而分別將閘極結構(G)125和源極區120a(S/E)保持於第一和第二低電壓。該等第一和第二高電壓可能相同且最好是設定於2.2V，且該等第一和第二低電壓可能相同且最好是設定於0V。升高p摻雜基材105電壓會導通耦接到p摻雜基材105和n摻雜擴散源極區120a的p-n接面，這進一步由於該N型MOSFET之n摻雜擴散源極區120a、p摻雜基材105、及n摻雜汲極區120b分別用作BJT結構155之射極、基極、及集極，因此為了n摻雜擴散源極區120a而將來自n摻雜汲極區120b的n-p-n BJT電流實現為0V。
從汲極區120b到源極區120a及從基材105到源極區120a的該等BJT電流兩者從下面加熱該MOSFET，即加熱閘極結構125和閘極介電130下面的通道區。透過加熱該通道區，閘極介電130變熱，藉此提高寫入操作和抹除操作之效率。在具體實施例中，該通道區可加熱至例如大於260℃的溫度。更具體而言，該MOSFET透過該自加熱電路加熱至大於260℃的範圍內的溫度。
如一示例性抹除操作，CTT記憶體結構100中的N型MOSFET透過將汲極區120b升高至第一高電壓(~2.2V)在局部深截止 (PDOFF)狀態，而分別將閘極結構125保持於第一低電壓(0V)並將源極區(S/E)120a保持於第二低電壓(0V)。基材(SUB/B)105升高至第二高電壓(~2.2V)時，n摻雜擴散源極區120a、p摻雜基材105、及n摻雜汲極區120b分別用作射極、基極、及集極，從而導致從p摻雜基材(SUB/B)105到源極區(S/E)120a、及從汲極區(D/C)120b到源極區(S/E)120a的大量NPN BJT電流。更具體而言，源極區120a和汲極區120b為n摻雜且基材105為p摻雜。如此，該等捕捉電子藉由使用該等記憶體晶胞(即CTT記憶體結構100)之PDOFF狀態，及使用該電荷捕捉電晶體(即CTT記憶體結構100)之源極區120a之n擴散、基材105之p擴散、及汲極區120b之n擴散從汲極區120b到源極區120a的自加熱電流流動而釋放。
在自加熱操作期間，該N型MOSFET在PDOFF狀態下，從而導致從閘極介電130釋放該等電子。更具體而言，閘極結構125處於帶有高電壓汲極區120b的低電壓時，會將該等電荷推出該通道區外，從而造成抹除。此外，如先前所討論，該BJT電流自加熱在閘極結構125下面之該N型MOSFET(以及特別是閘極介電130)的通道，由於該自加熱從而改進該抹除效率。帶有BJT自加熱方法的此PDOFF狀態會達成約100%臨界電壓(VTH)復原(即100%抹除)，及在該寫入之前將該導通電流和閘極漏電流復原成該等初始值。由於該抹除操作期間的PDOFF條件需求比該現有技術中深截止抹除條件小的負電壓(小10%以上)，因此顯著降低元件崩潰風險。如此，本案所說明該等結構和製程提供下列該等步驟：透過對複數個記憶體晶胞施加電壓偏壓，將包含該等複數個晶胞的元件置於局部深截止(PDOFF)狀態，及透過控制該元件(即CTT記憶體結構100)之每個晶胞內的基材105、閘極結構125、源極區120a和汲極區120b，在該元件置於該PDOFF狀態時加熱該元件(即CTT記憶體結構100)。如此，該元件之耐久性改進為大於1000x寫入/抹除循環，同時達成捕捉於該高k介電(即閘極介電130)內的該等電子約100%釋放。這允許穩健的可再寫的嵌入式非揮發性記憶體 (eNVM)。
在進一步具體實施例中，寫入(programming)操作之效率也可透過該自加熱提升。在示例性寫入操作期間，閘極結構125之電壓升高至第三高電壓(~2V)，而分別將源極區(S/E)120a和汲極區(D/C)120b保持於第三低電壓(0V)和第四高電壓(1.6V)。這導致深導通該N型MOSFET(深導通狀態)，從而使該N型MOSFET電流從汲極區(D/C)120b流到源極區(S/E)120a。該閘極電壓(Vg)處於第三高電壓(2V)的此N型MOSFET電流會吸引該等電子，並將其拉入閘極介電130中。此外，基材(S/B)105升高至該第五高電壓(1.6V)時，該NPN BJT電流從汲極區(D/C)120b流到源極區(S/E)120a，並從基材(S/B)105流到源極區(S/E)120a。此NPN BJT電流自加熱該N型MOSFET之通道區，進而改進該電子捕捉效率，即該寫入效率。具體而言，加熱閘極介電130下面的通道區也加熱閘極介電130，當相較於未加熱(即未使用該NPN BJT電流)閘極介電130下方的通道區及閘極介電130，由於電荷可更容易移動到閘極介電130，因此造成更容易捕捉該等電荷。由於此自加熱輔助，使得可減少用於寫入的閘極電壓(第三高電壓)，進而降低該元件崩潰風險，同時減少寫入時間。
圖2A例示用於帶有自加熱輔助方法的記憶體晶胞中的抹除操作的電路200a。具體而言，電路200a之特徵可透過自加熱電路210a施加圖1之該等範例中所討論的該等電流和電壓。更具體而言，自加熱電路210a包括寫入線(Programming-line，PL)開關電晶體T1a，以將該PL電壓升高至該第一高電壓。自加熱電路210a也包括該等基材線(Substrate-line，SUB)開關電晶體T2a和T3a，以將該SUB電壓控制為第二高電壓或GND(0V)。自加熱電路210a更包括位元線(Bitline，BL)控制開關電晶體T4a，以將該BL強制為該第二低電壓。
在具體實施例中，每個記憶體晶胞由作為一電荷捕捉電晶體(CTT)的N型MOSFET(即CTT記憶體結構100)及一自加熱電路210a(其包 含電晶體T1a-T4a)組成。CTT記憶體結構100透過如圖1中所示全部耦接到基材(SUB/B)105、源極區(S/E)120a和汲極區(D/C)120b、及閘極結構(G)125之該等接點135的位元線(BL)、字線(Wordline，WL)、寫入線(PL)、及基材線(SUB)控制。具體而言，請即參考圖1、圖2A、及圖2B，經由p井中的p摻雜擴散115，BL耦接到源極區120a、該PL耦接到汲極區(D/C)120b、該WL耦接到閘極結構(G)125、及該SUB線耦接到基材(SUB/B)105。如此，本說明書所說明該等結構和製程提供一電荷捕捉電晶體(即CTT記憶體結構100)；及一自加熱電路210a，以對該電荷捕捉電晶體之端子選擇性施加電壓以輔助該電荷捕捉電晶體之抹除操作。
如表1中所示，在抹除操作期間，WL保持於第一低電壓位準、PL透過啟動該開關電晶體T1a升高至該第一高電壓、BL透過導通該電晶體T4a強制為該第二低電壓。NPN BJT電流在該SUB透過導通該電晶體T2a升高至第二高電壓時，為了自加熱輔助而流動。在下列討論中，該等第一和第二低電壓處於0V，且該等第一和第二高電壓兩者處於2.2V。
請即重新參考圖1和表1中所討論該抹除操作範例，該N型MOSFET(即CTT記憶體結構100)透過將該WL保持於0V(其中該BL和該PL分別設定於0V和2.2V)在PDOFF狀態下。該SUB線透過導通該電晶體T2a升高至2.2V時，該NPN BJT電流會由於耦接到該BL的源極區(S/E)120a處於0V且耦接到該PL的汲極區(D/C)120b處於2.2V而流動。這導致該目標N型MOSFET之通道區之自加熱，同時對該N型MOSFET實現PDOFF狀態，從而使得100% VTH復原(100%抹除)成為可能。更具體而言，在該抹除操作中，自加熱電路210a分別將該閘極(即閘極結構125)和該源極(即源極區120a)拉低至第一和第二低電壓，而將該汲極(即汲極區120b)和基材105分別升高至第一和第二高電壓，使得該電荷捕捉電晶體之閘極介電130(即CTT記憶體結構100)中的該等捕捉電子使用該電荷捕捉電晶體(即CTT記憶體結構100)之局部深截止狀態釋放，同時實現自加熱操 作。
圖2B例示用於帶有自加熱輔助方法的記憶體晶胞中的寫入操作的電路200b。具體而言，電路200b之該等特徵可經由自加熱電路210b施加圖1之該等範例中所討論該等電流和電壓。更具體而言，自加熱電路210b包括該PL開關電晶體T1b，以將該PL之電壓升高至該第四高電壓。自加熱電路210b也包括該等SUB開關電晶體T2b和T3b，以將該SUB電壓控制為第五高電壓或GND(0V)。自加熱電路210b更包括該BL控制開關電晶體T4b，以將該BL強制為該第二低電壓。如此，自加熱電路210b對該閘極(即閘極結構125)選擇性施加該等電壓，以輔助該電荷捕捉電晶體(即CTT記憶體結構100)之寫入操作。更具體而言，本說明書所說明該等結構和製程提供連接到基材105的SUB線、連接到該閘極(即閘極結構125)的WL、連接到該源極(即源極區120a)的BL、及連接到該汲極(即汲極區120b)的PL，其中自加熱電路210b包含複數個電晶體(即電晶體T1b-T4b)，其對該SUB線、該WL、該BL、及該PL選擇性施加電壓。
如表1中所示，在寫入操作期間，WL升高至第三高電壓位準、PL透過啟動該開關電晶體T1b升高至該第四高電壓、BL透過導通該T4b強制為該第三低電壓。NPN BJT電流在該SUB透過導通該電晶體T2b升高至該第五電壓時，為了自加熱輔助而流動。在下列討論中，該等第三低電壓為0V、且該第三高電壓為2V、且第四和第五高電壓為1.6V。
請即重新參考圖1和表1所討論的該寫入操作範例，耦接到汲極區(D/C)120b的PL透過啟動該電晶體T1b升高至1.6V。耦接到源極區(S/E)120a的BL透過啟動該電晶體T4b拉低至0V。然後，耦接到閘極結構(G)125的WL升高至2V，從而導通該N型MOSFET。由於該N型MOSFET電流流動，使得該等電子被吸引並拉入閘極介電130中，藉此進行寫入操作。為在寫入期間實現自加熱輔助，耦接到基材(SUB/B)105的SUB線也透過啟動該電晶體T2b升高至1.6V。這導致為了自加熱而在該N型 MOSFET之通道區下面流動大量NPN BJT電流。具體而言，加熱該通道區造成閘極介電130被加熱，藉此由於電荷可比未使用NPN BJT電流未加熱閘極介電130時更容易移動到閘極介電130中，因此造成電子更容易捕捉。如此，在該寫入操作中，自加熱電路210b藉由使用該電荷捕捉電晶體(即CTT記憶體結構100)之導通狀態將基材105拉到一電壓，使得電子捕捉於該電荷捕捉電晶體之閘極介電130(即CTT記憶體結構100)內。
圖1、圖2A、圖2B、及表1中所討論該等電壓為示例性，且不欲成為限制。舉例來說，一P型MOSFET可用作一電荷捕捉電晶體(CTT)，且一p-n-p BJT可用於該自加熱輔助。更具體而言，源極區120a可為一p摻雜擴散源極區，汲極區120b可為一p摻雜擴散汲極區120b、且基材105可為一n摻雜基材。如此，本案所說明該等結構和製程也可針對P型MOSFET而施加。更具體而言，該源極(即源極區120a)和該汲極(即汲極區120b)為p摻雜且基材105為n摻雜，以形成一p-n-p接面電晶體。如此，自加熱電路210a由於使用該源極(即源極區120a)之擴散作為該電荷捕捉電晶體(即CTT記憶體結構100)之射極節點、基材105、及該汲極(即汲極區120b)之擴散作為集極節點以釋放捕捉於閘極介電130中的該等電子而從該汲極(即汲極區120b)流到該源極(即源極區120a)的n-p-n或p-n-p BJT電流而提供該自加熱效應。
電壓可依所使用該等材料(如閘極介電130之材料)而增加或減少。如範例中的討論，第一、第二、及第三低電壓可為相同、不同、或最好是GND(0V)。同樣地，如範例中所討論，該等第一和第二高電壓可為相同、不同、或最好是2.2V，且該等第四和第五高電壓可為相同、不同、或最好是1.6V。在進一步具體實施例中，源極區120a和汲極區120b可調換。最重要的需求在於該等電壓應低於將造成介電崩潰的值，同時也在抹除、寫入、或兩者期間實現充分自加熱。如此，顯著減少時間相關介電崩潰(Time-dependent dielectric breakdown，TDDB)速率，而仍然能夠在該元件 中捕捉充分電荷以移位其臨界值。更具體而言，該等電壓足夠高以捕捉電荷，但足夠低而未造成介電崩潰。使用該自加熱方法減少該高電壓需求，藉此降低該等TDDB風險。
在進一步具體實施例中，多個CTT記憶體晶胞可以陣列實行。該等多個CTT電晶體可以受到該等對應BL和PL控制的複數個行設置，其中一列耦接到該WL。在此配置中，用於寫入與抹除的位元遮罩透過浮接該BL達成。更具體而言，本案所說明該等結構和製程包含浮接一位元線而將一字線保持於0V之一第一低電壓、將一寫入線升高至2.2V之一第一高電壓、及將一基材線升高至2.2V之第二高電壓。此外，該等PL可由該等複數個行共用。視需要，PL可在每行中指定，並也在針對未選擇行的抹除期間處於浮接(floating)狀態。
圖2C例示用於具有複數個CTT記憶體晶胞的記憶體陣列中的抹除操作的該等電路。電路200c是由CTT記憶體陣列220組成，包含感測放大器(Sense amplifier，SA)及自加熱電路210c。更具體而言，CTT記憶體陣列220是由以2D矩陣設置的複數個CTT記憶體晶胞(100)組成，其可具有複數個列(其中每一列受到對應WL控制)，及複數個行(其中每行受到對應BL和PL控制)。在該抹除操作期間，CTT記憶體陣列220中的所有WL保持於該第一低電壓(0V)。在該陣列配置中，耦接到選擇行的該等晶胞透過在該對應PL和該基材(SUB)透過分別啟動T1c和T2c升高至第一和第二高電壓時啟動該對應行中的電晶體T4c同時抹除，而未啟動該電晶體T3c。這導致將該選擇BL強制為該第二低電壓(0V)，從而實現該BJT電流供自加熱。耦接到未選擇行的該等晶胞透過停用該電晶體T4c浮接該BL，從而導致遮罩抹除操作。在具體實施例中，該等PL可與複數個行共用。視需要，PL可在每行中指定，並也在針對未選擇行的抹除期間處於浮接狀態。
圖3A和圖3B例示針對圖1、圖2A、圖2B、及圖2C中所 說明該等結構和方法的抹除操作的示例性流程圖。具體而言，兩種抹除操作300a、300b開始於步驟305a、305b，其中該等WL、BL、PL、及該等SUB線在初始狀態下，例如0V。在步驟310a、310b，該BL浮接，且該WL設定為第一低電壓，例如0V。在步驟315a、315b，該等PL升高至第一高電壓，例如2.2V，而在步驟320a、320b，該SUB線升高至第二高電壓，例如2.2V。在步驟325a、325b，該目標BL強制為第二低電壓，例如0V。
在圖3A中，抹除操作300a完成於步驟325a後的步驟330a，而在圖3B中，抹除操作300b透過提供進一步步驟以提供該元件之過抹除保護(over erase protection)。具體而言，參照圖3B在步驟335，該等WL、BL、PL、及該等SUB線回到其預定初始狀態，例如0V。在步驟340，有指示已抹除多少記憶體的抹除狀態目標之檢查。若該抹除狀態目標滿足，即由於100%抹除發生而為是(YES)，則抹除操作300b完成於步驟345。然而，若該抹除狀態目標未滿足，即選擇否(NO)回應，則抹除操作300b再次重新開始步驟305b-320b。對針對其他晶胞的這些後續寫入/抹除循環未滿足該目標來說，在步驟330b，若該對應晶胞已滿足該目標，則沒有該BL之放電。更具體而言，本說明書所說明該等結構和製程包含將一目標行的該位元線放電至0V之一第二低電壓，使得該電晶體之高k介電中該捕捉電荷之捕捉電子釋放。如此，本說明書所說明該等結構和製程包含實現一過抹除保護，其包括多個抹除循環，每個循環包含：在將該WL保持於0V的同時實現該BL之浮接之後，針對該目標行將該PL升高、將該SUB線升高、及將該BL放電至0V之第二低電壓，從而使該WL、BL、PL、及SUB線回到該預定初始狀態；及檢查該元件(即CTT記憶體結構100)之一抹除狀態。
在步驟340，若所有晶胞已滿足該抹除狀態目標，則該等製程完成於步驟345，從而使所有電壓WL、BL、PL、及SUBL回到該初始狀態(如0V)。然而，若該抹除狀態目標未滿足，則抹除操作300b再次重新 開始直到要抹除的所有晶胞已滿足該抹除狀態目標。一旦該抹除狀態目標對所有抹除晶胞來說滿足，則該等製程完成於步驟345。對該WL、該BL、該PL、及該SUB線施加電壓可受到自加熱電路210控制。
圖4A和圖4B例示寫入/抹除循環之結果。具體而言，圖4A顯示使用現有技術方法(僅負電壓抹除方法)起因於局部抹除的問題。更具體而言，曲線400a表示該等後寫入元件臨界電壓，而曲線410a表示該等後抹除元件臨界電壓。如圖4A中所示，該記憶體窗框(曲線410a和曲線400a上第一點的參考臨界電壓之間的空間)繼續隨著後續寫入/抹除循環進行而減小。具體而言，由於該記憶體之每個局部抹除(欠抹除)造成曲線410a中所表示該等後抹除元件臨界電壓在每個後續循環之後增加，因此該記憶體窗框繼續減小。每個循環之後的欠抹除在該後續循環中導致過寫入(即後寫入元件臨界電壓方面的增加)，且該等後抹除與後寫入元件臨界電壓之此「漸增」(walk up)將繼續造成該記憶體窗框縮小，直到最終曲線410a中所表示該後抹除元件臨界電壓等於或大於曲線400a上第一點的參考臨界電壓，即直到該記憶體窗框已完全隱縮(collapsed)。這將妨礙區別該等寫入與抹除元件的能力，從而導致過早失效。
圖4B顯示透過本案所說明該等結構與製程提供的完全抹除(即100%抹除)之優點。更具體而言，曲線400b表示該等後寫入元件臨界電壓，而曲線410b表示該等後抹除元件臨界電壓。如圖4B中所示，曲線400b、410b之間的窗框維持平坦，從而指示沒有該等後抹除元件臨界電壓之「漸增」。這允許該元件之耐久性提高超過1000x寫入/抹除循環。
到目前的討論在於實現100%抹除，這需要使該等CTT記憶體特性回到該初始點(在第一寫入之前)。圖5A顯示在該抹除操作期間使用固定後寫入VTH接著係100% VTH復原循環的CTT記憶體元件之預寫入和後抹除VTH值、及後寫入VTH值。如所示，該等晶胞a、b、c、d初始由於製造中的自然分佈而具有不同VTH。該寫入操作包括一覆寫保護，其帶有該 目標VTH，從而導致該寫入操作之後的幾乎一相等VTH值。該抹除操作會釋放所有該等捕捉電荷，從而導致將該VTH復原成該初始值。然而，此100%復原可能並非必要，因為改進該寫入/抹除循環耐久性的關鍵並非回到該初始點，而是在後續寫入與抹除循環期間回到相同點。因此，視需要，該後抹除VTH可高於該初始預寫入狀態，以補償多個晶胞之初始操作點偏移。此偏移消除可為更具優勢方法，其可在抹除操作300b中的步驟340中透過具有固定抹除目標(而非100%抹除目標)實現。
圖5B顯示帶有使用固定後抹除VTH目標的偏移消除的該等預寫入(pre-programming)VTH值的抹除操作。該抹除操作會釋放捕捉電荷直到該目標後抹除VTH值滿足，從而導致將該VTH復原成針對所有晶胞的該等目標值。如此，相較於該100%抹除方法，針對所有該等晶胞使所有後寫入和後抹除VTH值均等。圖5C顯示帶有該等預寫入VTH值的附加方法，其中該等目標後寫入和後抹除VTH值會動態改變，而非如在圖5A和圖5B中所示範例之情況下被固定。藉由使用此方法，該等寫入與抹除操作之進一步最佳化可能成為可能。舉例來說，在製造測試期間，可使用針對該信號邊限的更高目標，然後可降低該目標以供現場操作。此降低目標信號邊限可導致改進的可靠性和耐久性。
使用如以上所說明的該(等)方法製造積體電路晶片。業者可以原始晶圓形式(即作為具有多個未封裝晶片的單晶圓)、作為裸晶粒、或以封裝形式分銷該等所生成的積體電路晶片。在後者情況下，以單晶片封裝(如塑料載體，帶有貼附於主機板或其他更高層級載體的引線)或以多晶片封裝(如具有表面內連線或掩埋式內連線任一或兩者的陶瓷載體)封固該晶片。在任何情況下，該晶片隨後與其他晶片、個別電路元件、及/或其他信號處理裝置整合作為(a)中間產品(如主機板)或(b)最終產品任一者之一部分。該最終產品可為包括積體電路晶片的任何產品，範圍從玩具及其他低階應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器的高階電腦產品包括。
為了例示之目的已描述本發明之各種具體實施例之說明，但未欲全面性或限於所揭示的該等具體實施例。熟習該項技藝者將明白許多修飾例及變化例，而不悖離該等所說明的具體實施例之範疇與精神。本說明書所使用的用語經過選擇，以最佳解說該等具體實施例之原理、市場中所見技術的實際應用或技術改良，或使熟習該項技藝者能夠理解本說明書所揭示的該等具體實施例。
100‧‧‧CTT記憶體結構(晶胞)
105‧‧‧基材
110a、110c‧‧‧n井
110b‧‧‧n板
120a‧‧‧n摻雜擴散源極區
120b‧‧‧n摻雜擴散汲極區
125‧‧‧閘極結構
130‧‧‧閘極介電
135‧‧‧接點
150‧‧‧N型MOSFET結構
155‧‧‧n-p-n BJT結構

Claims (18)

  1. 一種半導體記憶體，包含：一電荷捕捉電晶體，包含形成於一基材中並透過該基材中一通道區彼此分隔之一汲極及一源極，以及包含形成於該通道區上一金屬閘極，其中該金屬閘極藉由該通道區與一閘極介電分離，該閘極介電被設置以捕捉該閘極介電中的電子；及一自加熱電路，包含該基材中一摻雜區，該摻雜區鄰近該電荷捕捉電晶體且被設置以對該電荷捕捉電晶體之端子選擇性施加順向偏壓，以加熱該閘極介電以輔助該電荷捕捉電晶體中該閘極介電中所捕捉電子之抹除操作。
  2. 如申請專利範圍第1項之半導體記憶體，其中經由該摻雜區之該基材之該順向偏壓對該源極施加偏壓以作為一射極且對該汲極施加偏壓以作為該基材中一雙極接面電晶體(Bipolar junction transistor，BJT)之集極。
  3. 如申請專利範圍第1項之半導體記憶體，其中該源極和該汲極為n摻雜且該基材為p摻雜，以形成一n-p-n接面電晶體。
  4. 如申請專利範圍第1項之半導體記憶體，其中該自加熱電路對該閘極選擇性施加該等電壓，以輔助該電荷捕捉電晶體之一寫入操作。
  5. 如申請專利範圍第1項之半導體記憶體，其中該源極和該汲極為p摻雜且該基材為n摻雜，以形成一p-n-p接面電晶體。
  6. 如申請專利範圍第1項之半導體記憶體，其中在該抹除操作中，該自加熱電路分別將該閘極和該源極拉低至第一和第二低電壓，而將該汲極和該基材分別升高至第一和第二高電壓，使得該電荷捕捉電晶體之該閘極介電中的該等捕捉電子使用該電荷捕捉電晶體之一局部深截止(OFF)狀態釋放，同時實現一自加熱操作。
  7. 如申請專利範圍第6項之半導體記憶體，其中該自加熱電路由於使用該源極之一擴散作為該電荷捕捉電晶體之一射極節點、該基材、及該汲極之一擴散作為一集極節點以釋放(de-trap)捕捉於該閘極介電中的該等電子而從該汲極流到該源極的n-p-n或p-n-p BJT電流，而提供該自加熱效應。
  8. 如申請專利範圍第1項之半導體記憶體，其中在該寫入操作中，該自加熱電路將該基材拉至一電壓，使得電子藉由使用該電荷捕捉電晶體之一導通(ON)狀態被捕捉於該電荷捕捉電晶體之一閘極介電內。
  9. 如申請專利範圍第8項之半導體記憶體，其更包含一連接到該基材的SUB線、一連接到該閘極的WL、一連接到該源極的BL、及一連接到該汲極的PL，其中該自加熱電路包含複數個電晶體，其對該SUB線、該WL、該BL、及該PL選擇性施加電壓。
  10. 一種半導體記憶體晶胞(cell)，包含：一金屬氧化半導體場效電晶體(MOSFET)，其包含一基材、一高k介電金屬閘極結構、一高k介電、及一源極區和一汲極區；及 一自加熱電路，其控制該基材、該高k介電金屬閘極結構、該源極區和該汲極區，其中該高k介電金屬閘極結構之高k介電會在受到該自加熱電路加熱時釋放一捕捉電荷；其中該MOSFET透過該自加熱電路加熱至大於260℃範圍內的一溫度。
  11. 如申請專利範圍第10項之半導體記憶體，其中該源極區和該汲極區為n摻雜且該基材為p摻雜。
  12. 如申請專利範圍第11項之半導體記憶體，其更包含一三重井，其隔離該p摻雜基材以供偏壓。
  13. 如申請專利範圍第10項之半導體記憶體，其中該源極區和該汲極區為p摻雜且該基材為n摻雜。
  14. 一種製作一記憶體結構的方法，包含：透過對複數個記憶體晶胞施加一電壓偏壓，將一包含該等複數個晶胞的元件(device)置於一局部深截止(PDOFF)狀態；及透過控制該元件之每個晶胞內的一基材、一閘極結構、一源極區和一汲極區，在該元件置於該PDOFF狀態時加熱該元件。
  15. 如申請專利範圍第14項之方法，其更包含浮接一位元線而將一字線保持於0V之一第一低電壓、將一寫入線升高至2.2V之一第一高電壓、及將一基材線升高至2.2V之第二高電壓。
  16. 如申請專利範圍第15項之方法，其更包含將一目標行的該 位元線放電至0V之一第二低電壓，使得釋放該電晶體之高k介電中的捕捉電荷之捕捉電子。
  17. 如申請專利範圍第16項之方法，其中該等捕捉電子藉由使用該等記憶體晶胞之一PDOFF狀態，及使用該電荷捕捉電晶體之源極區之n擴散、基材之p擴散、及汲極區之n擴散從該汲極區到該源極區的一自加熱電流流動而釋放。
  18. 如申請專利範圍第17項之方法，其更包含實現一過抹除保護，其包括多個抹除循環，每個循環包含：在將該WL保持於0V的同時實現該BL之浮接之後，針對該目標行將該PL升高、該SUB線升高、及該BL放電至0V之第二低電壓，從而使該WL、BL、PL、及SUB線回到該預定初始狀態；及檢查該元件之一抹除狀態。
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