CN103872058A - 非易失性存储电路 - Google Patents

Abstract

本发明提供非易失性存储电路，其能够维持写入效率并能够防止误写入。将单侧LOCOS偏置结构的非易失性存储晶体管用作非易失性存储元件，并对与上述非易失性存储元件并联连接的两组开关晶体管进行控制，由此，在写入时使非LOCOS偏置侧成为漏极，在读出时使LOCOS偏置侧成为漏极。在稳定状态（虽然接通了电源，但不进行写入或读出的状态）时，不对非易失性存储元件的源极和漏极之间施加电位。

Description

非易失性存储电路

技术领域

本发明涉及能够以电气方式进行写入、读出的非易失性存储电路。

背景技术

已知如下的半导体集成电路，其具备不是通过熔断器、而是通过存储器来调节电阻值的泄放电阻电路。以往，泄放电阻的调整采用如下方法：利用激光等机械地切断与泄放电阻并联形成的熔断器。因此，泄放电阻的调节只能在封装之前进行。另一方面，若使用存储器对泄放电阻进行调节，则即使在组装后也能够进行电调节，可以举出下述所示的两点作为代表性的效果。

（1）能够在被封装的状态下进行泄放电阻的调节，然后直接发货，因此能够应对客户的交货期短的要求。

（2）即使在包含因封装时的应力而产生的电气特性的变动、即由封装造成的变化的状态下也能够进行调节，因此能够实现高精度化。

通常，如果对泄放电阻的调节为一次调节，则之后不需要改写由积蓄的电荷表示的信息，因此，作为调节用存储器，能够使用采用了紫外线擦除型非易失性EPROM（Erasable Programmable Read Only Memory：可擦写可编程只读存储器）的OTP（OneTime Programmable：一次性可编程）存储器。

作为以往的紫外线擦除型非易失性EPROM，已知有利用热载流子进行作为信息的电荷的写入的非易失性EPROM。以图4为例，对利用热载流子进行信息的写入的以往的非易失性EPROM的结构进行说明。

沿着选择性地形成有元件分离区域17的P型半导体基板15的一个主面形成有P阱16。在上述P阱16内，通过使高浓度的N型杂质扩散，形成源极区域18和漏极区域19。在形成有上述源极区域18和上述漏极区域19的半导体基板上隔着栅氧化膜20形成有浮栅21。在上述浮栅21上隔着第二绝缘膜22形成有控制栅23，从而构成以往的非易失性EPROM。电极配线以后（金属配线和保护膜）的结构与一般的半导体装置相同，因此省略详细的说明。

接着，对以往的非易失性EPROM的工作方法进行说明。

在写入数据的情况下，对源极和漏极之间、以及控制栅施加电压，由此产生热载流子，通过将作为热载流子的热电子注入浮栅而使阈值电压变动。该阈值电压的变动前后的状态与数字信息“0”或“1”对应。

在读出数据的情况下，对源极和漏极之间施加电位，监视与根据写入的有无而不同的阈值对应的电流大小，由此进行“0”或“1”的判定。

但是，在以往的非易失性EPROM的情况下，在该数据的读出时，对源极和漏极之间施加电位，电流流过，因此电子在源极和漏极之间移动，该电子中的很少的一部分成为热载流子，并被注入浮栅，由此阈值发生变动。因此，当重复进行读出动作时，存在数据被改写的误写入的问题。因此，在以往的非易失性EPROM中，要求降低由误写入导致的阈值变动。

在专利文献1中，为了降低由误写入导致的阈值变动，采用下述方法。图5中示出了专利文献1记载的发明的概略图。在专利文献1中，具有非易失性存储器（图5中的PM1和PM2）和读出用的两个晶体管（图5中的DM1和DM2），所述非易失性存储器具有不同的阈值电压，所述两个晶体管将与上述两个非易失性存储器的各浮栅相同的电压作为栅极电压，并采用由积蓄在非易失性存储器的电荷的量决定的状态。通过上述两个读出用晶体管，能够在读出时，不在非易失性存储器中流过电流，从而防止由误写入导致的阈值变动。

专利文献1：日本特开2001-257324号公报

但是，在专利文献1记载的方法中，虽然能够防止由误写入导致的阈值变动，但在一个存储单元中，除了阈值不同的两个非易失性半导体存储器之外，还需要两个读出用晶体管，因此增大了存储单元的面积，在成本方面也是不利的。

发明内容

因此，本发明的目的在于提供不牺牲写入特性就能够防止误写入的半导体非易失性存储电路。

在本发明中，为了达成上述目的，采用如下手段。

将单侧LOCOS偏置结构的非易失性存储晶体管用作非易失性存储元件，并对与非易失性存储元件并联连接的两组开关晶体管进行控制，由此，在写入时，使非LOCOS偏置侧成为漏极，在读出时，使LOCOS偏置侧成为漏极。在稳定状态（虽然接通了电源，但不进行写入或读出的状态）时，不对非易失性存储元件的源极和漏极之间施加电位。

通过上述方法，在写入时，漏极侧为非LOCOS偏置结构，因此，在漏极端附近产生的热载流子容易被注入，获得了与以往的不是LOCOS偏置结构的存储晶体管相同的写入特性，并且，在读出时，漏极成为LOCOS偏置结构，因此，缓和了漏极端附近的电场而不容易产生作为阈值变动的原因的热载流子，因此能够减小由误写入导致的阈值变动。另外，在保持状态下，不对非易失性存储元件的源极和漏极之间施加电位，因此能够防止误写入，从而能够提供既能维持写入效率又能防止误写入的非易失性存储电路。

根据本发明，将单侧LOCOS偏置结构的非易失性存储晶体管用作非易失性存储元件，并对与上述非易失性存储元件并联连接的两组开关晶体管进行控制，由此，在写入时，通过使非LOCOS偏置侧成为漏极，来维持与以往的非LOCOS偏置型非易失性存储元件相同的写入特性，在读出时，使LOCOS偏置侧成为漏极，在稳定状态（虽然接通了电源，但不进行写入或读出的状态）时，不对非易失性存储元件的源极和漏极之间施加电位，由此能够防止误写入，从而能够提供既能维持写入效率又能防止误写入的非易失性存储电路。

附图说明

图1是示出本发明的实施方式中使用的非易失性存储器的结构的剖视图。

图2是示出本发明的实施方式的非易失性存储电路的概要的概略图。

图3是示出SW1、SW2、V1、V2的各电位的关系的概略图。

图4是示出以往的N沟道型非易失性存储器的结构的剖视图。

图5是示出专利文献1记载的发明的概要的概略图。

图6是示出本发明的其他实施方式中使用的非易失性存储器的结构的剖视图。

标号说明

1：P型半导体基板；

2：N阱；

3：元件分离区域；

4：第一低浓度区域；

5：第二低浓度区域；

6：第一源极兼漏极区域；

7：第二源极兼漏极区域；

8：栅氧化膜；

9：浮栅；

10：电容耦合用氧化膜；

11：控制栅；

12：P沟道型非易失性存储器；

13、14：开关电路；

V1：第一源极兼漏极区域6的电位；

V2：第二源极兼漏极区域7的电位；

SW1：开关电路13的输入电位；

SW2：开关电路14的输入电位。

具体实施方式

以下，对本发明的实施方式进行详细说明。

图1是示出本发明的非易失性存储元件的结构的剖视图。沿着P型半导体基板1的一个主面形成有N阱2，在该P型半导体基板1上选择性地形成有与元件分离区域中使用的氧化膜相同的LOCOS（Local Oxidation of Silicon：硅的局部氧化）氧化膜3。在形成有N阱2的半导体基板1的表面的一部分处隔着栅氧化膜8和LOCOS氧化膜3设置有浮栅9。栅氧化膜8的端部与LOCOS氧化膜3的一端接触，浮栅9的一端隔着栅氧化膜8位于半导体基板1的上方，而浮栅9的另一端隔着LOCOS氧化膜3位于半导体基板1的上方。

在浮栅9的一端的半导体基板1表面形成有由P型的杂质扩散形成的第一低浓度区域4，而且，在第一低浓度区域4的与浮栅9相反的一侧以接触的方式形成有由P型的杂质高浓度地扩散形成的第一源极兼漏极区域6，成为偏置结构。关于第一源极兼漏极区域6，位于离第一源极兼漏极区域6最近的浮栅9的下方的栅氧化膜具有一样的厚度，该第一源极兼漏极区域6是不包括由膜厚较厚的LOCOS氧化膜构成的部分的偏置结构，从而成为非LOCOS偏置结构。

另一方面，在位于浮栅9的另一端的下方的LOCOS氧化膜3的下表面配置有由P型的杂质扩散形成的第二低浓度区域5，并以与第二低浓度区域5及LOCOS氧化膜3的另一端接触的方式形成有由P型的杂质高浓度地扩散形成的第二源极兼漏极区域7，从而同样地成为偏置结构。但是，位于栅极9的下方的栅氧化膜的一部分由LOCOS氧化膜3形成，因此第二源极兼漏极区域7成为LOCOS偏置结构。在浮栅9的位于LOCOS氧化膜3上方的一部分处设有电容耦合用氧化膜10，并隔着电容耦合用氧化膜10设有电容耦合的控制栅11。

在形成有第一源极兼漏极区域6及第二源极兼漏极区域7的基板表面和控制栅11上，经由接触孔（contact）形成有用于施加期望的电位的电极配线，从而构成在本实施方式中使用的P沟道型非易失性存储器。这里，接触孔之后的金属配线和保护膜的结构与一般的半导体装置相同，因此省略详细的说明。

本实施方式中使用的非易失性存储器的最大的特征是单侧LOCOS偏置结构。在本实施方式中，以在P型基板上的N阱区域中形成的P沟道型非易失性存储器为例进行了说明，但在N沟道型非易失性存储器中也能够获得同样的效果。另外，在本实施方式中，是将非LOCOS偏置侧形成为利用掩膜设定的偏置结构，但在常规结构、LDD结构、或者DDD结构中也能够获得同样的效果。

接着，使用图2，以使用P沟道型非易失性存储器的情况为例，对本实施方式的非易失性存储电路进行说明。设第一源极兼漏极区域6的电位为V1，第二源极兼漏极区域7的电位为V2，控制栅11的电位为Vcg。在本实施方式的非易失性存储电路中，与P沟道型非易失性存储元件12的第一源极兼漏极区域6并联连接有开关电路13，并且，与第二源极兼漏极区域7并联连接有开关电路14。设开关电路13的输入电位为SW1，开关电路14的输入电位为SW2。在本例中，开关电路13和开关电路14都是连接在Vdd-Vss之间的反相器（inverter），并分别将SW1、SW2作为输入电位。

首先，对写入时的动作进行说明。在写入时，通过将上述开关电路13的输入电位SW1控制为“高（High）”并将上述开关电路14的输入电位SW2控制为“低（Low）”，则非LOCOS偏置结构侧的第一源极兼漏极区域6成为V1=Vss，起到漏极的作用，LOCOS偏置结构侧的第二源极兼漏极区域7成为V2=Vdd，起到源极的作用。由此，在写入时，由于非LOCOS偏置结构侧的第一源极兼漏极区域6成为漏极，所以通过适当地施加控制栅11的电位Vcg，在漏极端附近产生的热载流子被注入而进行写入。在本实施方式的P沟道型非易失性存储器中，可以将控制栅11的电位Vcg设定在电源电压Vdd和Vss之间。

接着，在读出时，通过将上述开关电路13的输入电位SW1控制为“低”并将上述开关电路14的输入电位SW2控制为“高”，则LOCOS偏置结构侧的第二源极兼漏极区域7成为V2=Vss，起到漏极的作用，非LOCOS偏置结构侧的第一源极兼漏极区域6成为V1=Vdd，起到源极的作用。由此，在读出时，由于LOCOS偏置结构侧的第二源极兼漏极区域7成为漏极，所以缓和了漏极端附近的电场而不容易产生作为阈值变动的原因的热载流子，因此能够减小由误写入导致的阈值变动。

接着，在保持状态（虽然接通了电路的电源，但不进行写入或读出的状态），通过将开关电路13的输入电位SW1控制为“高”并将开关电路14的输入电位SW2控制为“高”，则非LOCOS偏置结构侧的第一源极兼漏极区域6成为V1=Vss，LOCOS偏置结构侧的第二源极兼漏极区域7成为V2=Vss。由于对P沟道型非易失性存储器12的第一源极兼漏极区域6及第二源极兼漏极区域7施加的电压相等，所以源极和漏极之间的电压Vds=0V，不流过沟道电流，因此不会引起写入而能够防止误写入。

图3示出了以上说明的写入、读出、保持状态下的SW1、SW2、V1和V2的电位的关系。

本实施方式的最大的特征是，使用了LOCOS偏置结构的非易失性存储元件，并对与非易失性存储元件的源极/漏极并联连接的开关电路进行控制，由此，对写入时、读出时、保持状态下的源极和漏极的电位进行调整。

图6是示出本发明的非易失性存储元件的结构的其他实施方式的剖视图。与图1所示的实施方式不同的是，在第一源极兼漏极区域6和浮栅9之间没有第一低浓度区域4，作为P型高浓度区域的第一源极兼漏极区域6扩展至浮栅9的正下方，成为所谓的常规结构。通过形成这样的结构，在存储器的写入时成为漏极的是高浓度区域的第一源极兼漏极区域6，能够高效地产生热载流子。

在本实施方式中，以使用P沟道型非易失性存储器的情况为例进行了说明，但在使用N沟道型非易失性存储器的情况下，通过使写入时和读出时的电位成为图3所示的关系，也能够取得同样的效果。

通过以上说明的本实施方式能够取得如下效果。

根据本发明，将单侧LOCOS偏置结构的非易失性存储晶体管用作非易失性存储元件，并对与上述非易失性存储元件并联连接的两组开关电路进行控制，由此，在写入时，使非LOCOS偏置侧成为漏极，在读出时，使LOCOS偏置侧成为漏极。在稳定状态（虽然接通了电源，但不进行写入或读出的状态）时，不对非易失性存储元件的源极和漏极之间施加电位。

通过上述方法，在写入时，漏极侧为非LOCOS偏置结构，因此，在漏极端附近产生的热载流子被注入，获得了与以往的不是LOCOS偏置结构的存储晶体管相同的写入特性，并且，在读出时，漏极成为LOCOS偏置结构，因此，缓和了漏极端附近的电场而不容易产生作为阈值变动的原因的热载流子，因此能够减小由误写入导致的阈值变动。另外，在保持状态下，不对非易失性存储元件的源极和漏极之间施加电位，因此能够防止误写入，因此，能够提供既能维持写入效率又能防止误写入的非易失性存储电路。

Claims (5)

1.一种非易失性存储电路，其特征在于，

该非易失性存储电路具有开关电路和单侧LOCOS偏置结构的P沟道型非易失性存储器，

所述P沟道型非易失性存储器在设于半导体基板的N阱中具有：夹着浮栅而设置的P型的第一源极兼漏极区域和P型的第二源极兼漏极区域，所述P型的第一源极兼漏极区域具有不是LOCOS偏置结构的非LOCOS偏置结构，所述P型的第二源极兼漏极区域具有LOCOS偏置结构；以及控制栅，其隔着设置于所述浮栅的电容耦合用氧化膜进行设置，

所述开关电路分别与所述第一源极兼漏极区域和所述第二源极兼漏极区域连接，以切换对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加的电压，

在写入时，使所述第一源极兼漏极区域成为漏极，

在读出时，使所述第二源极兼漏极区域成为漏极，

即使接通了电源，在未进行写入或读出时，所述开关电路被控制成：对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加相等的电压。

2.根据权利要求1所述的非易失性存储电路，其特征在于，

所述第一源极兼漏极区域的与所述浮栅相接的部分具备利用光掩膜设定的、与所述第一源极兼漏极区域相同导电型的低浓度区域。

3.根据权利要求1所述的非易失性存储电路，其特征在于，

所述第一源极兼漏极区域是只由高浓度区域形成的常规结构。

4.根据权利要求1所述的非易失性存储电路，其特征在于，

所述开关电路是反相器。

5.一种非易失性存储电路，其特征在于，

该非易失性存储电路具有开关电路和单侧LOCOS偏置结构的非易失性存储器，

所述非发挥性存储器具有：不是LOCOS偏置结构的非LOCOS偏置结构的第一源极兼漏极区域、以及LOCOS偏置结构的第二源极兼漏极区域，

所述开关电路分别与所述第一源极兼漏极区域和所述第二源极兼漏极区域连接，以切换对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加的电压，

在写入时，使所述第一源极兼漏极区域成为漏极，

在读出时，使所述第二源极兼漏极区域成为漏极，

即使接通了电源，在未进行写入或读出时，所述开关电路被控制成：对所述第一源极兼漏极区域和所述第二源极兼漏极区域施加相等的电压。

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