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TWI706541B - 半導體記憶裝置 - Google Patents

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TWI706541B
TWI706541B TW108117014A TW108117014A TWI706541B TW I706541 B TWI706541 B TW I706541B TW 108117014 A TW108117014 A TW 108117014A TW 108117014 A TW108117014 A TW 108117014A TW I706541 B TWI706541 B TW I706541B
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semiconductor
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conductive
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小林茂樹
鬼頭傑
內山泰宏
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種容易高積體化之半導體記憶裝置。 一實施形態之半導體記憶裝置具備第1導電層、第1絕緣層、第1半導體層、第2半導體層、第1接觸電極、及第2接觸電極。第1導電層於第1方向延伸。第1絕緣膜於第1方向延伸，且於與第1方向交叉之第2方向上與第1導電層並排。第1半導體層與第1導電層對向，且於與第1方向及第2方向交叉之第3方向延伸。第2半導體層與第1導電層對向，且於第3方向延伸，第2方向上之位置與第1半導體層不同。第1接觸電極連接於第1半導體層。第2接觸電極連接於第2半導體層。於在第1方向及第2方向延伸之第1剖面中，第1半導體層之外周面由第1導電層遍及全周地包圍，第2半導體層之外周面由第1導電層及第1絕緣層包圍。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
半導體記憶裝置之高積體化正在進展。
實施形態提供一種容易高積體化之半導體記憶裝置。
一實施形態之半導體記憶裝置具備第1導電層、第1絕緣層、第1半導體層、第2半導體層、第1接觸電極、及第2接觸電極。第1導電層於第1方向延伸。第1絕緣膜於第1方向延伸，且於與第1方向交叉之第2方向上與第1導電層並排。第1半導體層與第1導電層對向，且於與第1方向及第2方向交叉之第3方向延伸。第2半導體層與第1導電層對向，且於第3方向延伸，第2方向上之位置與第1半導體層不同。第1接觸電極連接於第1半導體層。第2接觸電極連接於第2半導體層。於在第1方向及第2方向延伸之第1剖面中，第1半導體層之外周面由第1導電層遍及全周地包圍，第2半導體層之外周面由第1導電層及第1絕緣層包圍。
其次，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態只不過為一例，並非旨在表示限定本發明。
又，於本說明書中，將與基板之表面交叉之方向稱為第1方向，將與第1方向交叉之方向稱為第2方向，將與於第1方向及第2方向延伸之平面交叉之方向稱為第3方向。又，將相對於基板之表面平行之特定之方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。再者，於以下之說明中，對X方向、Y方向及Z方向分別與第3方向、第2方向及第1方向對應之情況進行例示。但是，第1方向、第2方向及第3方向並不限定於Z方向、Y方向及X方向。
又，於本說明書中，「上」或「下」等之表達係以基板為基準。例如，將沿著上述第1方向離開基板之方向稱為上，將沿著第1方向接近基板之方向稱為下。又，於關於某構成言及下表面或下端之情形時，係指該構成之基板側之面或端部，於言及上表面或上端之情形時，係指該構成之與基板相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面。
[第1實施形態]
[構成]
圖1係表示第1實施形態之半導體記憶裝置之模式性之構成之等效電路圖。為了方便說明，於圖1中將一部分之構成省略。
本實施形態之半導體記憶裝置具備記憶胞陣列MA、及對記憶胞陣列MA進行控制之周邊電路PC。
記憶胞陣列MA具備複數個記憶體區塊MB。該等複數個記憶體區塊MB分別具備複數個子區塊SB。該等複數個子區塊SB分別具備複數個記憶體單元MU。該等複數個記憶體單元MU之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體單元MU之另一端分別經由共通之下部配線SC及源極線SL連接於周邊電路PC。
記憶體單元MU具備串聯連接於位元線BL及下部配線SC之間之汲極選擇電晶體STD、記憶體串MS、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD、及源極選擇電晶體STS僅稱為選擇電晶體(STD、STS)。
記憶體串MS具備串聯連接之複數個記憶胞MC。記憶胞MC為具備半導體膜、閘極絕緣膜、及閘極電極之電場效應型之電晶體。半導體膜作為通道區域而發揮功能。閘極絕緣膜具備能夠記憶資料之記憶體部。該記憶體部例如為氮化矽膜(SiN)或浮動閘極等電荷儲存膜。於該情形時，記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。閘極電極連接於字元線WL。字元線WL與屬於1個記憶體串MS之複數個記憶胞MC對應地設置，且共通連接於1個記憶體區塊MB中之所有記憶體串MS。
選擇電晶體(STD、STS)為具備半導體膜、閘極絕緣膜、及閘極電極之電場效應型之電晶體。半導體膜作為通道區域而發揮功能。汲極選擇電晶體STD之閘極電極連接於汲極選擇線SGD。汲極選擇線SGD與子區塊SB對應地設置，且共通連接於1個子區塊SB中之所有汲極選擇電晶體STD。源極選擇電晶體STS之閘極電極連接於源極選擇線SGS。源極選擇線SGS共通連接於1個記憶體區塊MB中之所有源極選擇電晶體STS。
周邊電路PC例如產生讀出動作、寫入動作、刪除動作所需要之電壓，並施加至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。周邊電路PC例如包含設置於與記憶胞陣列MA相同之晶片上之複數個電晶體及配線。
圖2係本實施形態之半導體記憶裝置之模式性之俯視圖。為了方便說明，於圖2中將一部分之構成省略。
於本實施形態中，記憶胞陣列MA及周邊電路PC設置於基板S上。於圖示之例中，於基板S上，2個記憶胞陣列MA並排設置於X方向。記憶胞陣列MA具備排列於Y方向之複數個記憶體區塊MB。又，該等複數個記憶體區塊MB具備排列於Y方向之複數個子區塊SB。
其次，參照圖3～圖6，對記憶胞陣列MA等之模式性之構成進行說明。為了方便說明，於圖3～圖6中將一部分之構成省略。
圖3係表示由圖2之A所示之部分之構成之模式性之立體圖。於圖3中，表示基板S及設置於基板S上之記憶胞陣列MA。
基板S例如為包括單晶矽(Si)等之半導體基板。基板S例如具備於半導體基板之上表面具有n型之雜質層，進而於該n型之雜質層中具有p型之雜質層之雙重阱構造。再者，設置於基板S之表面之層101既可為絕緣層，亦可包含構成周邊電路PC之一部分之電晶體。
記憶胞陣列MA具備於Z方向延伸之複數個半導體層110、與半導體層110對向之複數個導電層120、設置於半導體層110與導電層120之間之閘極絕緣膜130、設置於較複數個導電層120更靠上方且與半導體層110對向之導電層140、設置於半導體層110與導電層140之間之閘極絕緣膜150、連接於半導體層110之下端之配線160、以及連接於半導體層110之上端之複數條配線170。以下，存在將包含半導體層110、閘極絕緣膜130等之大致圓柱狀之構成稱為記憶體構造180之情況。
半導體層110為於X方向及Y方向排列有複數個，且於Z方向延伸之大致圓筒狀之半導體層。半導體層110作為1個記憶體單元MU(圖1)中所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域而發揮功能。於半導體層110之中心部分嵌入有氧化矽(SiO2 )等絕緣層111。半導體層110例如為非摻雜之多晶矽(p-Si)等半導體層。
半導體層110之下端連接於半導體層112。半導體層112經由閘極絕緣膜113與導電層121對向，作為源極選擇電晶體STS(圖1)之通道區域而發揮功能。半導體層112例如為非摻雜之多晶矽(p-Si)等半導體層。
半導體層110之上端連接於半導體層114。半導體層114例如為注入有磷(P)等n型之雜質之半導體層。
導電層120為於Z方向排列有複數個，且於X方向及Y方向延伸之大致板狀之導電層。導電層120作為1條字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC之閘極電極而發揮功能。
導電層120具有由特定之圖案形成之複數個貫通孔，於該貫通孔之內部配置半導體層110及閘極絕緣膜130。即，例如，如圖4所示，於特定之XY剖面S1中，導電層120包圍半導體層110之外周面。
例如，如圖5所示，導電層120為包含氮化鈦(TiN)等障壁金屬膜125及鎢(W)等金屬膜126之積層膜。障壁金屬膜125覆蓋金屬膜126之貫通孔之內周面，且沿著金屬膜126之上表面及下表面於X方向及Y方向延伸。
於導電層120與配線160之間，如圖3所示，進而設置導電層121。導電層121作為源極選擇線SGS(圖1)及連接於源極選擇線SGS之複數個源極選擇電晶體STS之閘極電極而發揮功能。導電層121具有與導電層120相同之構成。
於導電層120、121之間，設置氧化矽(SiO2 )等絕緣層122。又，於導電層120之X方向之端部設置接觸部123。接觸部123連接於在Z方向延伸之接點124。
閘極絕緣膜130設置於半導體層110及導電層120之各交叉部。閘極絕緣膜130例如如圖5所示，具備積層於半導體層110及導電層120之間之隧道絕緣膜131、電荷儲存膜132、阻擋絕緣膜133、及高介電絕緣膜134。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等絕緣膜。電荷儲存膜132例如為氮化矽(SiN)等能夠儲存電荷之膜。高介電絕緣膜134例如為氧化鋁(Al2 O3 )或氧化鉿(HfO)等介電常數較高之膜。
閘極絕緣膜130中所包含之一部分之膜(131、132、133)沿著半導體層110之外周面於Z方向延伸。另一方面，閘極絕緣膜130中所包含之一部分之膜(134)覆蓋導電層120之貫通孔之內周面，沿著導電層120之上表面及下表面於X方向及Y方向延伸。
如圖3所示，導電層140為經由絕緣層141於Y方向排列有複數個，且於X方向延伸之大致板狀之導電層。導電層140作為1個汲極選擇線SGD(圖1)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極而發揮功能。
導電層140具有由特定之圖案形成之複數個貫通孔148，且於該貫通孔148之內部配置半導體層110及閘極絕緣膜150。即，於特定之XY剖面中，導電層140包圍半導體層110之外周面。又，如圖4所示，於導電層140之Y方向之側面，設置有與貫通孔148之一部分之形狀對應之凹部143。即，於導電層140之Y方向之側面，設置有於X方向並排之複數個平面部142及凹部143，亦於該凹部143配置半導體層110及閘極絕緣膜150。於特定之XY剖面S2中，凹部143與半導體層110之外周面之一部分對向。
例如，如圖6所示，導電層140為包含氮化鈦(TiN)等障壁金屬膜144及鎢(W)等金屬膜145之積層膜。障壁金屬膜144覆蓋金屬膜145之X方向之側面、貫通孔之內周面，且沿著金屬膜145之下表面於X方向及Y方向延伸。再者，障壁金屬膜144不設置於金屬膜145之上表面。於圖示之例中，金屬膜145之上表面成為導電層140之上表面。
於導電層140之X方向之端部，如圖3所示，設置接觸部146。接觸部146連接於在Z方向延伸之接點147。再者，導電層140之接觸部146(第2部分)之Z方向之厚度W2小於導電層140之與半導體層110對向之部分(第1部分)之Z方向之厚度W1。
閘極絕緣膜150設置於半導體層110及導電層140之各交叉部。例如，如圖6所示，閘極絕緣膜150具備積層於半導體層110及導電層140之間之隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133。於圖示之例中，隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133沿著半導體層110之外周面於Z方向延伸。
如圖3所示，配線160為於X方向及Y方向延伸之大致板狀之導電層。配線160(圖3)作為下部配線SC(圖1)而發揮功能。配線160例如包含半導體層161及金屬層162。半導體層161例如為注入有磷(P)等n型之雜質之半導體層，且連接於複數個半導體層112。金屬層162例如為包含氮化鈦(TiN)等障壁金屬膜及鎢(W)等金屬膜之積層膜。
配線170於Y方向延伸，且於X方向排列複數個。配線170作為位元線BL(圖1)而發揮功能。配線170經由於Z方向延伸之接點(電極)171連接於半導體層114。配線170及接點171例如為包含氮化鈦(TiN)等障壁金屬膜及鎢(W)等金屬膜之積層膜。
記憶體構造180作為記憶體單元MU(圖1)而發揮功能。記憶體構造180為包含半導體層110、絕緣層111、半導體層112、閘極絕緣膜113、半導體層114、閘極絕緣膜130及閘極絕緣膜150之大致圓柱狀之構成。又，於接點147之附近等，設置虛設構造181。虛設構造181具備與記憶體構造180大致相同之構造。但是，虛設構造181之上端不連接於接點171。虛設構造181抑制於製造步驟中形成之構造之倒塌。
其次，參照圖7A～圖9，對記憶胞陣列MA之更具體之構成進行說明。為了方便說明，於圖7A～圖9中將一部分之構成省略。
圖7A係由圖2之B所示之區域之放大圖。如圖所示，於記憶胞陣列MA中，複數個記憶體區塊MB經由區塊分斷構造ST，排列於Y方向。記憶體區塊MB具備排列有複數個記憶體構造180之記憶體區域MR、與排列有複數個接點123、146之接觸區域CR。
於記憶體區域MR，複數個記憶體構造180無論導電層140之配置如何均以均一之圖案配置。
記憶體構造180之配置之圖案能夠適當變更。例如，於圖示之例中，以如接近之3個記憶體構造180之中心位置位於正三角形之頂點般之圖案排列。然而，例如，亦可為以如接近之3個記憶體構造180之中心位置位於垂直等腰三角形之頂點般之圖案，亦可為以如位於其他等腰三角形之頂點般之圖案。又，亦可為以如接近之4個記憶體構造180之中心位置位於正方形之頂點般之圖案，亦可為以其他週期性之圖案排列。
作為記憶體構造180之配置之圖案例示了幾個圖案。該等圖案如圖7A所例示，包含以與子區塊分斷構造SHE(絕緣層141)之位置關係而言Y方向之位置不同之3個記憶體構造180a、180b、180c。以下，將此種3個記憶體構造180分別稱為第1記憶體構造180a、第2記憶體構造180b及第3記憶體構造180c。於圖示之例中，該等第1～第3記憶體構造180a、180b、180c之中心位置於XY平面上沿著與X方向交叉之直線L大致等間隔地並排。又，第1記憶體構造180a及第3記憶體構造180c包含於最接近第2記憶體構造180b之複數個記憶體構造180d中。例如，於圖示之例中，於第2記憶體構造180b之附近配置有6個記憶體構造180d。自第1記憶體構造180a至第2記憶體構造180b為止之距離與自第3記憶體構造180c至第2記憶體構造180b為止之距離大致一致。該等距離亦與自其他記憶體構造180d至第2記憶體構造180b為止之距離大致一致。再者，於圖示之例中，第1記憶體構造180a及第2記憶體構造180b之外周面由相同之導電層140(第1導電層140a)覆蓋，第3記憶體構造180c之外周面由其他之導電層140(第2導電層140b)覆蓋。
又，於記憶體區域MR，複數個導電層140經由子區塊分斷構造SHE排列於Y方向。於本實施形態中，無論記憶體構造180之配置如何，於在Y方向相鄰之導電層140之間均設置有固定以上之距離。另一方面，記憶體構造180於XY平面中以大致均一之圖案配置，記憶體構造180間之Y方向之最小間隔小於子區塊分斷構造SHE之Y方向之寬度。其結果，一部分之記憶體構造180自導電層140之Y方向之側面露出。即，一部分之記憶體構造180之外周面由導電層140包圍，而相對於此，一部分之記憶體構造180之外周面不由導電層140包圍。
例如，於與圖7A對應之XY剖面中，第1導電層140a包圍第1記憶體構造180a之外周面。又，於第1導電層140a之Y方向之側面，設置與第2記憶體構造180b之外周面之一部分對向之凹部。又，於第2導電層140b之第1導電層140a側之側面，設置與第3記憶體構造180c之外周面之一部分對向之凹部。進而，絕緣層141與第2記憶體構造180b及第3記憶體構造180c之外周面之一部分相接。再者，雖然圖示省略，但是於特定之XY剖面中，導電層120包圍第1記憶體構造180a之外周面、第2記憶體構造180b之外周面、及第3記憶體構造180c之外周面。
又，如圖7B放大所示，絕緣層141具備排列於X方向之複數個窄幅部P1，及分別配置於該等複數個窄幅部P1之間之複數個寬幅部P2。窄幅部P1於與直線L平行之方向上與記憶體構造180並排。於圖7B中，例示有設置於第2記憶體構造180b及第3記憶體構造180c之間之窄幅部P1。寬幅部P2於與直線L平行之方向上與導電層140之側面並排。寬幅部P2之與直線L平行之方向上之長度l2大於窄幅部P1之與直線L平行之方向上之長度l1。
圖8係將圖7A所示之構造於A-A'線切斷，沿著箭頭之方向觀察之情形時之剖視圖。於該剖面中，導電層120分別自Y方向之一側(例如，圖8之右側)及另一側(例如，圖8之左側)與複數個記憶體構造180對向。又，如上所述，導電層140隔著絕緣層141於Y方向排列有複數個。導電層140分別相對於一部分之記憶體構造180自X方向之一側及另一側對向，相對於一部分之記憶體構造180，於與上述凹部143對應之端面，僅自Y方向之一側對向。
於接觸區域CR，如圖7A所示，複數個接觸部123、146排列於X方向及Y方向。又，於接觸部123、146分別設置接點124、147、及配置於該接點124、147之周圍之複數個虛設構造181。
圖9係將圖7A所示之構造於B-B'線切斷，沿著箭頭之方向觀察之情形時之剖視圖。於該剖面中，於導電層140之接觸部146之上表面，設置有障壁金屬膜144。接點147貫通該障壁金屬膜144，與金屬膜145相接。
[製造方法] 其次，參照圖10～圖34，對本實施形態之半導體記憶裝置之製造方法進行說明。再者，圖10、13～15、17～20、22～23、25～27、29、31及33表示與圖7A中之A-A'線對應之剖面，圖11、12、16、21、24、28、30、32及34表示與圖8中之B-B'線對應之剖面。
如圖10所示，於該製造方法中，於基板S上，形成上述基板S上之層101、配線160、犧牲層121A、複數個犧牲層120A及絕緣層122、以及犧牲層140A。犧牲層121A、120A、140A例如包括氮化矽(SiN)等。該步驟例如利用化學氣相沈積法(Chemical Vapor Deposition：CVD)等來進行。
其次，如圖11所示，於犧牲層140A形成階差。又，對複數個犧牲層120A及絕緣層122、以及犧牲層140A進行加工，形成如圖3所例示般之階梯狀之構造。
犧牲層140A之加工例如利用反應性離子蝕刻(Reactive Ion Etching：RIE)等來進行。於該步驟中，將犧牲層140A之一部分去除，使犧牲層140A之X方向之端部之Z方向之厚度較其他部分更薄。
於複數個犧牲層120A及絕緣層122之加工時，例如，首先形成抗蝕劑。其次，重複進行抗蝕劑之一部分之去除(細化)、由利用磷酸之濕式蝕刻等而進行之犧牲層120A之去除、及由利用氫氟酸之濕式蝕刻等而進行之絕緣層122之去除。
其次，如圖12所示，形成氧化矽(SiO2 )等絕緣層149。絕緣層149至少覆蓋犧牲層140A之X方向之端部。該步驟例如由利用CVD等方法之成膜與利用RIE之回蝕等方法來進行。
其次，如圖13所示，於犧牲層140A及絕緣層149形成於X方向延伸之槽，並將該等層(140A、149)於Y方向分斷。該步驟例如利用RIE等方法來進行。
其次，如圖14所示，於上述槽形成氧化矽(SiO2 )等絕緣層141。該步驟例如由利用CVD等方法之成膜與利用RIE之回蝕等方法來進行。
其次，如圖15及圖16所示，形成複數個開口op1。開口op1為於Z方向延伸，貫通絕緣層122及犧牲層120A，使半導體層161個上表面露出之貫通孔。該步驟例如利用RIE等方法來進行。
再者，如圖15所示，一部分之開口op1(a)之內周面包含犧牲層140A之貫通孔之內周面。又，一部分之開口op1(b)之內周面包含於Y方向並排之犧牲層140A及絕緣層141之Y方向之側面。又，如圖16所示，一部分之開口op1(c)之內周面包含於Z方向並排之犧牲層140A及絕緣層149之貫通孔之內周面。又，一部分之開口op1(d)之內周面包含絕緣層149之貫通孔之內周面。
其次，如圖17所示，於開口op1之底面形成半導體層112，於半導體層112之上表面及開口op1之內周面，依次成膜積層膜130A及非晶矽層110A。積層膜130A包含參照圖5所說明之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。半導體層112之形成例如利用磊晶生長等方法來進行。積層膜130A及非晶矽層110A之成膜例如利用CVD等方法來進行。
其次，如圖18所示，將積層膜130A及非晶矽層110A之覆蓋半導體層112之上表面之部分去除。該步驟例如利用RIE等來進行。
其次，如圖19所示，於半導體層112之上表面及非晶矽層110A之內周面，成膜非晶矽層110A及絕緣層111。該步驟例如利用CVD等來進行。
其次，如圖20及圖21所示，自非晶矽層110A形成半導體層110，將半導體層110及絕緣層111之一部分去除，形成半導體層114。半導體層110之形成例如藉由利用退火處理等方法將非晶矽層110A之結晶構造改質來進行。半導體層110等之一部分之去除例如利用RIE等方法來進行。半導體層114之形成例如利用CVD及RIE等方法來進行。
其次，如圖22所示，形成開口op2。開口op2為於Z方向及X方向延伸，將絕緣層141、絕緣層122及犧牲層120A於Y方向分斷，使半導體層161之上表面露出之槽。於該步驟中，例如，利用CVD等方法，於圖20所示之構造之上表面形成氧化矽(SiO2 )等絕緣層191。其次，利用濕式蝕刻等方法，於與該絕緣層191之開口op2對應之部分，形成於X方向延伸之槽。其次，將該絕緣層191作為掩模進行RIE等，藉此形成開口op2。
其次，如圖23及圖24所示，形成記憶體構造180、虛設構造181及導電層120。於該步驟中，例如，經由開口op2(圖23)進行利用磷酸之濕式蝕刻等，將犧牲層120A去除。其次，經由開口op2對半導體層112之側面進行氧化處理等，形成閘極絕緣膜113。其次，利用經由開口op2之CVD等，於積層膜130A之側面、以及絕緣層122之上表面、下表面及側面，成膜高介電絕緣膜134(圖5)及導電層120。其次，利用濕式蝕刻等將導電層120之一部分去除，將導電層120於Z方向分斷。
其次，如圖25所示，於開口op2形成氧化矽(SiO2 )等絕緣層192。該步驟例如利用CVD等方法來進行。
其次，如圖26所示，將絕緣層192之一部分去除而使犧牲層140A之上表面露出。該步驟例如由利用RIE之回蝕等方法來進行。
其次，如圖27及圖28所示，將犧牲層140A去除。該步驟例如由利用磷酸之濕式蝕刻等來進行。於該步驟中，使記憶體構造180及虛設構造181之上端附近之外周面中與犧牲層140A相接之部分露出。又，如圖28所示，於犧牲層140A之X方向之端部所處之部分形成開口op3。開口op3將底面設為絕緣層122之上表面，將X方向之側面設為絕緣層149之X方向之側面，將上表面設為絕緣層149之下表面，與外部連通。
其次，如圖29及圖30所示，於絕緣層122之上表面、記憶體構造180及虛設構造181之上端附近之外周面、以及開口op3，成膜障壁金屬膜144及金屬膜145。該步驟例如利用CVD等來進行。
其次，如圖31及圖32所示，將障壁金屬膜144及金屬膜145之一部分去除，形成導電層140。該步驟例如利用蝕刻等來進行。蝕刻例如以將障壁金屬膜144及金屬膜145比絕緣層141、149更容易去除之條件進行。於該步驟中，將障壁金屬膜144及金屬膜145於X方向分斷。
其次，如圖33及圖34所示，於導電層140之上表面形成氧化矽(SiO2 )等絕緣層193。該步驟例如利用CVD等方法來進行。
其次，藉由形成接點124、147、171、配線170、及其他配線等，來製造參照圖3～圖8所說明之半導體記憶裝置。
[效果] 圖35係表示第1比較例之半導體記憶裝置之記憶體區域MR'之構成之模式性之俯視圖。於記憶體區域MR'中，於子區塊分斷構造SHE'之附近未設置記憶體構造180。即，記憶體構造180無論導電層140'之配置如何均不以均一之圖案配置。
圖36係表示第2比較例之半導體記憶裝置之記憶體區域MR''之構成之模式性之俯視圖。第2比較例與第1比較例大致相同，但於子區塊分斷構造SHE''之附近，設置有具有與記憶體構造180之構造類似之構造180''。又，若將記憶體構造180及構造180''結合，則無論導電層140''之配置如何均以均一之圖案配置。但是，構造180''不連接於位元線BL等，不作為記憶體串MS(圖1)而利用。
此處，如參照圖7A所說明，於本實施形態中，複數個記憶體構造180無論導電層140之配置如何均以均一之圖案配置。根據此種構成，能夠提供使記憶體區域MR中之每單位面積之記憶體構造180之數量增大、使記憶容量增大、而容易高積體化之半導體記憶裝置。
於採用此種構成之情形時，存在如下情況：如參照圖7A所說明般之第1記憶體構造180a、第2記憶體構造180b及第3記憶體構造180c中第1記憶體構造180a及第2記憶體構造180b之外周面由第1導電層140a覆蓋，第3記憶體構造180c之外周面由第2導電層140b覆蓋。
此處，存在考慮到製造步驟上之方便或耐壓等關係，較佳為於導電層140間設置固定距離之情況。因此，於本實施形態中，無論記憶體構造180之配置如何，於在Y方向相鄰之導電層140之間均設置固定以上之距離。
於採用此種構造之情形時，如圖7A等中所例示，存在配置於導電層140之Y方向之側面附近之記憶體構造180自導電層140之Y方向之側面露出之情況。存在如下情況，即，此種記憶體構造180之外周面並不由導電層140之貫通孔包圍，而僅外周面之一部分與形成於導電層140之Y方向之側面之凹部對向。
又，於採用此種構造之情形時，由導電層140包圍外周面之記憶體構造180與不由導電層140包圍外周面之記憶體構造180之間，汲極選擇電晶體STD之閾值電壓等可能不同。因此，於本實施形態中，於位於記憶體區塊MB之Y方向之端部之導電層140之區塊分斷構造ST側之側面，亦設置與記憶體構造180對向之凹部。
於製造此種構造之半導體記憶裝置之情形時，例如，亦考慮到形成與導電層140對應之犧牲層140A(圖10)，然後形成記憶體構造180，然後將犧牲層140A於Y方向分斷。然而，於本實施形態中，採用了一部分之記憶體構造180自導電層140之Y方向之側面露出之構造。因此，於在記憶體構造180之形成後進行犧牲層140A之分斷之情形時，有記憶體構造180之一部分曝露於蝕刻之氣體等而被破壞之虞。因此，於本實施形態中，於將犧牲層140A分斷之後形成記憶體構造180。藉此，能夠抑制記憶體構造180之破壞。
此處，於採用此種方法之情形時，例如，於圖22所示之步驟中，犧牲層140A已經於Y方向分斷。因此，無法使所有犧牲層140A之Y方向之側面露出於開口op2。因此，犧牲層140A之去除及導電層140之成膜無法經由開口op2進行。因此，於本實施形態中，自圖26所示之構造之上表面將犧牲層140A去除(圖27、圖28)，自上方進行導電層140之成膜(圖29、圖30)。於採用此種方法之情形時，如參照圖4所說明，存在如下情況：於導電層140之下表面及側面形成障壁金屬膜144，於導電層140之上表面未形成障壁金屬膜144。
又，於本實施形態中，於圖31及圖32所示之步驟中，將障壁金屬膜144及金屬膜145之一部分去除。於該步驟中，如圖32所示，將導電層140之成為接觸部146之部分之上表面由絕緣層149覆蓋。此處，若假設如圖37所示，於不覆蓋成為接觸部146之部分之上表面之情形時，如圖38所示，有障壁金屬膜144及金屬膜145中相當於接觸部146之部分完全被去除，而無法形成接觸部146之虞。其原因在於，如圖7A所示，有接觸區域CR中之虛設構造181之密度小於記憶體區域MR中之記憶體構造180之密度，而蝕刻等之速度產生差之虞。再者，於採用此種方法之情形時，如參照圖3所說明，存在接觸部146之Z方向之厚度W2小於與半導體層110對向之部分之Z方向之厚度W1之情況。
又，於本實施形態中，使導電層120之成膜(圖23)與導電層140之成膜(圖29、圖30)於不同之步驟中進行。因此，存在導電層120及導電層140之一者包含另一者中所不包含之材料等之情況。相同地，存在閘極絕緣膜130及閘極絕緣膜150之一者包含另一者中所不包含之材料等之情況。例如，於本實施形態中，閘極絕緣膜130包含高介電絕緣膜134(圖5)，而相對於此，閘極絕緣膜150不包含高介電絕緣膜134(圖6)。
[其他實施形態] 如參照圖7A所說明，於第1實施形態中，複數個記憶體構造180無論導電層140之配置如何均以均一之圖案配置。然而，記憶體構造180之配置之圖案只要為能夠高積體化之圖案，則亦可不均一。於該情形時，第1～第3記憶體構造180a、180b、180c只要Y方向之位置不同即可，亦可不沿著直線L並排。
又，於第1實施形態中，一部分之記憶體構造180之外周面與形成於導電層140之Y方向之側面之凹部對向。然而，導電層140亦可覆蓋所有記憶體構造180之外周面。
又，於第1實施形態中，如圖8等所例示，導電層140設置於較複數個導電層120靠上方。然而，導電層140只要Z方向之位置(上述第1方向之位置)與複數個導電層120不同即可，例如亦可設置於複數個導電層120之下方。
例如，於圖39之例中，於以基板S'為基準觀察之情形時，導電層140設置於較複數個導電層120靠下方。又，於導電層140之下方，設置有構成周邊電路PC(圖1)之複數個電晶體Tr及配線W。
此種構成例如藉由於第1實施形態之基板S上形成與第1實施形態類似之構造，於另一基板S'上形成複數個電晶體Tr及配線W，將基板S上之構造與基板S'上之構造貼合來形成。
又，第1實施形態中之構造或製造方法等能夠適當變更。
[備註] 於本說明書中，例如，對下述事項進行了說明。
[事項1] 一種半導體記憶裝置，其具備： 基板； 第1半導體層，其於與上述基板之表面交叉之第1方向延伸； 複數個第1閘極電極，其排列於上述第1方向，與上述第1半導體層對向； 第1閘極絕緣膜，其設置於上述第1半導體層與上述第1閘極電極之間，包含第1記憶體部； 第2閘極電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，與上述第1半導體層對向；以及 電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，連接於上述第1半導體層之上述第1方向之一端； 於與上述第1方向交叉之第1剖面中，上述第1閘極電極包圍上述第1半導體層之外周面， 於與上述第1方向交叉之第2剖面中，於上述第2閘極電極之上述第2方向之側面，設置有與上述第1半導體層之外周面之一部分對向之凹部。
[事項2] 如事項1之半導體記憶裝置，其進而具備： 第2半導體層，其於上述第1方向延伸；以及 第2閘極絕緣膜，其設置於上述第2半導體層與上述第1閘極電極之間，包含第2記憶體部； 於上述第1剖面中，上述第1閘極電極包圍上述第2半導體層之外周面， 於上述第2剖面中，上述第2閘極電極包圍上述第2半導體層之外周面。
[事項3] 如事項1之半導體記憶裝置，其進而具備： 第3半導體層，其於上述第1方向延伸； 第3閘極絕緣膜，其設置於上述第3半導體層與上述第1閘極電極之間，包含第3記憶體部；以及 第3閘極電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，與上述第3半導體層對向； 於上述第1剖面中，上述第1閘極電極包圍上述第3半導體層之外周面， 於上述第2剖面中，於上述第3閘極電極之上述第2閘極電極側之側面，設置有與上述第3半導體層之外周面之一部分對向之凹部。
[事項4] 如事項1之半導體記憶裝置，其中 進而具備第4閘極絕緣膜，該第4閘極絕緣膜設置於上述第1半導體層與上述第2閘極電極之間， 上述第1閘極絕緣膜及上述第4閘極絕緣膜具備第1絕緣膜、電荷儲存膜、及第2絕緣膜。
[事項5] 如事項4之半導體記憶裝置，其中 上述第1閘極絕緣膜進而具備設置於上述第2絕緣膜與上述第1閘極電極之間之金屬氧化膜， 上述第4閘極絕緣膜不具備金屬氧化膜。
[事項6] 一種半導體記憶裝置，其具備： 基板； 第1半導體層，其於與上述基板之表面交叉之第1方向延伸； 複數個第1閘極電極，其等排列於上述第1方向，與上述第1半導體層對向； 第1閘極絕緣膜，其設置於上述第1半導體層與上述第1閘極電極之間，包含第1記憶體部； 第2閘極電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，與上述第1半導體層對向；以及 電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，連接於上述第1半導體層之上述第1方向之一端； 於將與上述第1方向交叉之方向設為第2方向之情形時，於沿著上述第1方向及上述第2方向之剖面中， 上述第1閘極電極自上述第2方向之一側及另一側與上述第1半導體層對向， 上述第2閘極電極於上述第2方向之端面中自上述第2方向之一側與上述第1半導體層對向。
[事項7] 如事項6之半導體記憶裝置，其進而具備： 第2半導體層，其於上述第1方向延伸；以及 第2閘極絕緣膜，其設置於上述第2半導體層與上述第1閘極電極之間，包含第2記憶體部； 於上述剖面中， 上述第1閘極電極自上述第2方向之一側及另一側與上述第2半導體層對向， 上述第2閘極電極自上述第2方向之一側及另一側與上述第2半導體層對向。
[事項8] 如事項6之半導體記憶裝置，其進而具備： 第3半導體層，其於上述第1方向延伸； 第3閘極絕緣膜，其設置於上述第3半導體層與上述第1閘極電極之間，包含第3記憶體部；以及 第3閘極電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，與上述第3半導體層對向； 於上述剖面中， 上述第1閘極電極自上述第2方向之一側及另一側與上述第3半導體層對向， 上述第3閘極電極於上述第2方向之端面中自上述第2方向之另一側與上述第1半導體層對向。
[事項9] 如事項6之半導體記憶裝置，其中 上述第1閘極絕緣膜及上述第2閘極絕緣膜具備第1絕緣膜、電荷儲存膜、及第2絕緣膜。
[事項10] 如事項9之半導體記憶裝置，其中 上述第1閘極絕緣膜進而具備設置於上述第2絕緣膜與上述第1閘極電極之間之金屬氧化膜， 上述第2閘極絕緣膜不具備金屬氧化膜。
[事項11] 一種半導體記憶裝置，其具備： 基板； 半導體層，其於與上述基板之表面交叉之第1方向延伸； 複數個第1閘極電極，其等排列於上述第1方向，與上述半導體層對向； 閘極絕緣膜，其設置於上述半導體層與上述第1閘極電極之間，包含記憶體部；以及 第2閘極電極，其係上述第1方向之位置與上述複數個第1閘極電極不同，與上述半導體層對向； 上述第2閘極電極具備與上述半導體層對向之第1部分及連接於接點之第2部分， 上述第2閘極電極之上述第2部分之上述第1方向之厚度小於上述第1部分之上述第1方向之厚度。
[事項12] 一種半導體記憶裝置，其具備： 基板； 複數個記憶體構造，其等於與上述基板之表面交叉之第1方向延伸，排列於與上述第1方向交叉之第2方向、及與於上述第1方向及上述第2方向延伸之平面交叉之第3方向；以及 複數個導電層，其等於上述第2方向延伸，排列於上述第3方向，於與上述第1方向交叉之剖面中，覆蓋上述複數個記憶體構造之外周面； 上述複數個記憶體構造包含上述第3方向之位置不同之第1～第3記憶體構造，上述第1記憶體構造及上述第3記憶體構造包含於上述剖面中最接近上述第2記憶體構造之複數個記憶體構造， 上述複數個導電層包含：第1導電層，其於上述剖面中覆蓋上述第1記憶體構造及上述第2記憶體構造之上述外周面；以及第2導電層，其於上述剖面中覆蓋上述第3記憶體構造之上述外周面。
[事項13] 如事項12之半導體記憶裝置，其中上述第1～第3記憶體構造於上述剖面中，沿著特定之直線大致等間隔地並排。
[事項14] 如事項12之半導體記憶裝置，其中 若將自最接近上述第2記憶體構造之記憶體構造至上述第2記憶體構造為止之距離設為第1距離，則 自上述第2記憶體構造至上述第1記憶體構造為止之距離與上述第1距離一致或大致一致， 自上述第2記憶體構造至上述第3記憶體構造為止之距離與上述第1距離一致或大致一致。
[事項15] 如事項12之半導體記憶裝置，其中 進而具備絕緣層，該絕緣層設置於上述第1導電層與上述第2導電層之間，於上述第2方向延伸， 上述絕緣層與上述第2記憶體構造及上述第3記憶體構造之外周面之一部分相接。
[其他]
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並非旨在限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
[相關申請案] 本申請案享有以日本專利申請案2018-161679號(申請日：2018年8月30日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
110‧‧‧半導體層110A‧‧‧非晶矽層111‧‧‧絕緣層112‧‧‧半導體層113‧‧‧閘極絕緣膜114‧‧‧半導體層120‧‧‧導電層120A‧‧‧犧牲層121A‧‧‧犧牲層122‧‧‧絕緣層123‧‧‧接觸部124‧‧‧接點125‧‧‧障壁金屬膜126‧‧‧金屬膜130‧‧‧閘極絕緣膜130A‧‧‧積層膜131‧‧‧隧道絕緣膜132‧‧‧電荷儲存膜133‧‧‧阻擋絕緣膜134‧‧‧高介電絕緣膜140‧‧‧導電層140'‧‧‧導電層140''‧‧‧導電層140A‧‧‧犧牲層141‧‧‧絕緣層142‧‧‧平面部143‧‧‧凹部144‧‧‧障壁金屬膜145‧‧‧金屬膜146‧‧‧接觸部147‧‧‧接點148‧‧‧貫通孔149‧‧‧絕緣層150‧‧‧閘極絕緣膜160‧‧‧配線161‧‧‧半導體層162‧‧‧金屬層170‧‧‧配線171‧‧‧接點(電極)180‧‧‧記憶體構造180''‧‧‧構造180a‧‧‧第1記憶體構造180b‧‧‧第2記憶體構造180c‧‧‧第3記憶體構造180d‧‧‧記憶體構造181‧‧‧虛設構造192‧‧‧絕緣層193‧‧‧絕緣層BL‧‧‧位元線CR‧‧‧接觸區域l1‧‧‧窄幅部P1之與直線L平行之方向上之長度l2‧‧‧寬幅部P2之與直線L平行之方向上之長度L‧‧‧直線MA‧‧‧記憶胞陣列MB‧‧‧記憶體區塊MC‧‧‧記憶胞MR‧‧‧記憶體區域MR'‧‧‧記憶體區域MR''‧‧‧記憶體區域MS‧‧‧記憶體串MU‧‧‧記憶體單元op1‧‧‧開口op1(a)‧‧‧開口op1(b)‧‧‧開口op1(c)‧‧‧開口op2‧‧‧開口op3‧‧‧開口P1‧‧‧窄幅部P2‧‧‧寬幅部PC‧‧‧周邊電路S‧‧‧基板S'‧‧‧基板S1‧‧‧XY剖面S2‧‧‧XY剖面SB‧‧‧子區塊SC‧‧‧下部配線SGD‧‧‧汲極選擇線SGS‧‧‧源極選擇線SHE‧‧‧子區塊分斷構造SHE'‧‧‧子區塊分斷構造SL‧‧‧源極線ST‧‧‧區塊分斷構造STD‧‧‧汲極選擇電晶體STS‧‧‧源極選擇電晶體Tr‧‧‧電晶體W‧‧‧配線W1‧‧‧厚度W2‧‧‧厚度WL‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之模式性之構成之等效電路圖。 圖2係半導體記憶裝置之模式性之俯視圖。 圖3係記憶胞陣列MA之模式性之立體圖。 圖4係記憶胞MC及汲極選擇電晶體STD之模式性之立體圖。 圖5係記憶胞MC之模式性之剖視圖。 圖6係汲極選擇電晶體STD之模式性之剖視圖。 圖7A係記憶胞陣列MA之模式性之俯視圖。 圖7B係圖7A之一部分之放大圖。 圖8係記憶胞陣列MA之模式性之剖視圖。 圖9係記憶胞陣列MA之模式性之剖視圖。 圖10～34係表示第1實施形態之半導體記憶裝置之製造方法之模式性之剖視圖。 圖35係第1比較例之半導體記憶裝置之模式性之俯視圖。 圖36係第2比較例之半導體記憶裝置之模式性之俯視圖。 圖37係表示比較例之製造方法之模式性之剖視圖。 圖38係表示該製造方法之模式性之剖視圖。 圖39係其他實施形態之記憶胞陣列之模式性之剖視圖。
110‧‧‧半導體層
111‧‧‧絕緣層
120‧‧‧導電層
125‧‧‧障壁金屬膜
126‧‧‧金屬膜
130‧‧‧閘極絕緣膜
134‧‧‧高介電絕緣膜
140‧‧‧導電層
142‧‧‧平面部
143‧‧‧凹部
144‧‧‧障壁金屬膜
145‧‧‧金屬膜
150‧‧‧閘極絕緣膜
MC‧‧‧記憶胞
S1‧‧‧XY剖面
S2‧‧‧XY剖面
STD‧‧‧汲極選擇電晶體

Claims (20)

  1. 一種半導體記憶裝置，其具備： 第1導電層，其於第1方向延伸； 第1絕緣層，其於上述第1方向延伸，於與上述第1方向交叉之第2方向上與上述第1導電層並排； 第1半導體層，其與上述第1導電層對向，於與上述第1方向及上述第2方向交叉之第3方向延伸； 第2半導體層，其與上述第1導電層對向，於上述第3方向延伸，上述第2方向上之位置與上述第1半導體層不同； 第1接觸電極，其連接於上述第1半導體層；以及 第2接觸電極，其連接於上述第2半導體層； 於於上述第1方向及上述第2方向延伸之第1剖面中， 上述第1半導體層之外周面由上述第1導電層遍及全周地包圍， 上述第2半導體層之外周面由上述第1導電層及上述第1絕緣層包圍。
  2. 如請求項1之半導體記憶裝置，其具備： 第2導電層，其於上述第1方向延伸，於上述第2方向上與上述第1絕緣層並排； 第3半導體層，其與上述第2導電層對向，於上述第3方向延伸，上述第2方向上之位置與上述第1半導體層及上述第2半導體層不同；以及 第3接觸電極，其連接於上述第3半導體層； 於上述第1剖面中， 上述第2半導體層之外周面由上述第1導電層及上述第2導電層中之僅上述第1導電層以及上述第1絕緣層包圍， 上述第3半導體層之外周面由上述第1導電層及上述第2導電層中之僅上述第2導電層以及上述第1絕緣層包圍。
  3. 如請求項2之半導體記憶裝置，其中 於上述第1剖面中，上述第1半導體層、上述第2半導體層及上述第3半導體層於與上述第1方向交叉之第4方向並排。
  4. 如請求項2之半導體記憶裝置，其具備： 第1閘極絕緣膜，其設置於上述第1導電層及上述第1半導體層之間，與上述第1導電層及上述第1半導體層之外周面相接； 第2閘極絕緣膜，其設置於上述第1導電層及上述第2半導體層之間、以及上述第1絕緣層及上述第2半導體層之間，與上述第1絕緣層及上述第2半導體層之外周面相接；以及 第3閘極絕緣膜， 設置於上述第2導電層及上述第3半導體層之間、以及上述第1絕緣層及上述第3半導體層之間，與上述第1絕緣層及上述第3半導體層之外周面相接。
  5. 如請求項2之半導體記憶裝置，其中 具備第3導電層，該第3導電層之上述第3方向之位置與上述第1導電層及上述第2導電層不同，與上述第1半導體層、上述第2半導體層及上述第3半導體層之外周面對向， 於在上述第1方向及上述第2方向延伸之第2剖面中，上述第1半導體層、上述第2半導體層及上述第3半導體層之外周面由上述第3導電層遍及全周地包圍。
  6. 如請求項1之半導體記憶裝置，其中 上述第1導電層具備與上述第1半導體層及上述第2半導體層對向之第1部分以及連接於接觸電極之第2部分， 上述第2部分之上述第3方向之厚度小於上述第1部分之上述第3方向之厚度。
  7. 如請求項1之半導體記憶裝置，其具備： 第1記憶胞、與連接於該第1記憶胞及上述第1接觸電極之第1選擇電晶體；以及 第2記憶胞、與連接於該第2記憶胞及上述第2接觸電極之第2選擇電晶體； 上述第1選擇電晶體包含上述第1半導體層之一部分及上述第1導電層之一部分， 上述第2選擇電晶體包含上述第2半導體層之一部分及上述第1導電層之一部分。
  8. 一種半導體記憶裝置，其具備： 第1導電層，其於第1方向延伸； 第2導電層，其與上述第1方向交叉之第2方向之位置與上述第1導電層不同； 第1絕緣層，其於上述第1方向延伸，於與上述第1方向及上述第2方向交叉之第3方向上與上述第2導電層並排； 第1半導體層，其與上述第1導電層、上述第2導電層及上述第1絕緣層對向，於上述第2方向延伸；以及 第1接觸電極，其連接於上述第1半導體層； 於在上述第1方向及上述第3方向延伸之第1剖面中，上述第1半導體層之外周面由上述第1導電層遍及全周地包圍， 於在上述第1方向及上述第3方向延伸之第2剖面中，上述第1半導體層之外周面由上述第2導電層及上述第1絕緣層包圍。
  9. 如請求項8之半導體記憶裝置，其具備： 第3導電層，其於上述第1方向延伸，於上述第3方向上與上述第1絕緣層並排； 第2半導體層，其與上述第1導電層、上述第3導電層及上述第1絕緣層對向，於上述第2方向延伸；以及 第2接觸電極，其連接於上述第2半導體層； 於上述第1剖面中，上述第2半導體層之外周面由上述第1導電層遍及全周地包圍， 於上述第2剖面中，上述第2半導體層之外周面由上述第3導電層及上述第1絕緣層包圍。
  10. 如請求項8之半導體記憶裝置，其具備： 第1記憶胞；以及 第1選擇電晶體，其連接於該第1記憶胞及上述第1接觸電極； 上述第1記憶胞包含上述第1半導體層之一部分及上述第1導電層之一部分， 上述第1選擇電晶體包含上述第1半導體層之一部分及上述第2導電層之一部分。
  11. 一種半導體記憶裝置，其具備： 第1導電層，其於第1方向延伸； 第2導電層，其於上述第1方向延伸，於與上述第1方向交叉之第2方向上與上述第1導電層並排； 第1絕緣層，其於上述第1方向延伸，設置於上述第1導電層及上述第2導電層之間； 第1半導體層，其與上述第1導電層及上述第1絕緣層對向，於與上述第1方向及上述第2方向交叉之第3方向延伸； 第2半導體層，其與上述第2導電層及上述第1絕緣層對向，於上述第3方向延伸，上述第2方向上之位置與上述第1半導體層不同；以及 第1閘極絕緣膜，其設置於上述第1導電層及上述第1半導體層之間、以及上述第1絕緣層及上述第1半導體層之間，與上述第1絕緣層及上述第1半導體層之外周面相接。
  12. 如請求項11之半導體記憶裝置，其中 具備第2閘極絕緣膜，該第2閘極絕緣膜設置於上述第2導電層及上述第2半導體層之間、以及上述第1絕緣層及上述第2半導體層之間，與上述第1絕緣層及上述第2半導體層之外周面相接。
  13. 如請求項11之半導體記憶裝置，其具備： 第1記憶胞、與連接於該第1記憶胞之第1選擇電晶體；以及 第2記憶胞、與連接於該第2記憶胞之第2選擇電晶體； 上述第1選擇電晶體包含上述第1半導體層之一部分及上述第1導電層之一部分， 上述第2選擇電晶體包含上述第2半導體層之一部分及上述第2導電層之一部分。
  14. 一種半導體記憶裝置，其具備： 第1導電層，其於第1方向延伸； 第2導電層，其於上述第1方向延伸，於與上述第1方向交叉之第2方向上與上述第1導電層並排； 第1絕緣層，其於上述第1方向延伸，設置於上述第1導電層及上述第2導電層之間； 第1半導體層，其與上述第1導電層及上述第1絕緣層對向，於與上述第1方向及上述第2方向交叉之第3方向延伸；以及 第2半導體層，其與上述第2導電層及上述第1絕緣層對向，於上述第3方向延伸； 於在上述第1方向及上述第2方向延伸之第1剖面中， 上述第1半導體層及上述第2半導體層於與上述第1方向交叉之第4方向並排， 上述第1絕緣層包含設置於上述第1半導體層及上述第2半導體層之間之第1部分、及上述第4方向之長度較上述第1部分更大之第2部分。
  15. 如請求項14之半導體記憶裝置，其中 具備第3半導體層，該第3半導體層與上述第1導電層對向，於上述第3方向延伸； 於上述第1剖面中，上述第3半導體層之外周面由上述第1導電層遍及全周地包圍。
  16. 如請求項14之半導體記憶裝置，其具備： 第1閘極絕緣膜，其設置於上述第1導電層及上述第1半導體層之間、以及上述第1絕緣層及上述第1半導體層之間；以及 第2閘極絕緣膜，其設置於上述第2導電層及上述第2半導體層之間、以及上述第1絕緣層及上述第2半導體層之間。
  17. 如請求項14之半導體記憶裝置，其具備： 第4半導體層，其與上述第1導電層及上述第1絕緣層對向，於上述第3方向延伸，於上述第1方向上與上述第1半導體層相鄰；以及 第5半導體層，其與上述第2導電層及上述第1絕緣層對向，於上述第3方向延伸，於上述第1方向上與上述第2半導體層相鄰； 於上述第1剖面中， 上述第1絕緣層設置於上述第4半導體層及上述第5半導體層之間，包含上述第4方向之長度較上述第2部分更小之第3部分， 上述第1絕緣層之上述第2部分設置於上述第1絕緣層之上述第1部分及上述第1絕緣層之上述第3部分之間。
  18. 如請求項14之半導體記憶裝置，其中 於上述第1剖面中，上述第1絕緣層具備： 複數個上述第2部分，其等排列於上述第1方向；以及 複數個上述第1部分，其等分別配置於上述複數個第2部分之間，上述第4方向上之長度小於上述第2部分。
  19. 如請求項14之半導體記憶裝置，其具備： 第1記憶胞、與連接於該第1記憶胞之第1選擇電晶體；以及 第2記憶胞、與連接於該第2記憶胞之第2選擇電晶體； 上述第1選擇電晶體包含上述第1半導體層之一部分及上述第1導電層之一部分， 上述第2選擇電晶體包含上述第2半導體層之一部分及上述第2導電層之一部分。
  20. 如請求項14之半導體記憶裝置，其中 上述第2方向與上述第4方向為不同之方向。
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