JP2019161110A

JP2019161110A - 記憶装置

Info

Publication number: JP2019161110A
Application number: JP2018048254A
Authority: JP
Inventors: 隆聖大川; Takamasa Okawa; 哲司國武; Tetsuji Kunitake; 卓二金菱; Takuji Kanebishi; 悠介高木; Yusuke Takagi
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-03-15
Filing date: 2018-03-15
Publication date: 2019-09-19
Also published as: US10629612B2; US20190287986A1

Abstract

【課題】ワード線と半導体層間の絶縁耐圧経時劣化を抑制できる記憶装置を提供する。【解決手段】導電性又は半導電性下地層１０上に積層された複数の第１電極層ＷＬと、複数の第１電極層上の第２電極層ＳＧＤ１と、複数の第１電極層及び第２電極層を積層方向に貫き、積層方向に延びる第１半導体層３０を含む第１柱状体と、複数の第１電極層上に第２電極層と並び配置された第３電極層ＳＧＤ２と、複数の第１電極層及び第３電極層を積層方向に貫き、積層方向に延びる第２半導体層３０を含む第２柱状体とを備える。更に複数の第１電極層を積層方向に貫き、第２電極層と第３電極層の間を積層方向に延びる第３柱状体を備え、第３柱状体は、積層方向に延びる第３半導体層３３を含む。第１および第２半導体層は、下地層に電気的に接続され、第３半導体層は下地層から電気的に絶縁される。【選択図】図１

Description

実施形態は、記憶装置に関する。

複数のワード線を積層し、それらを積層方向に貫くメモリホール内に設けられた半導体層を含む３次元構造の記憶装置がある。このような記憶装置では、メモリホールの欠陥がワード線と半導体層と間の絶縁耐圧を経時劣化させる場合がある。

米国特許出願公報２０１１／００７３８６６号明細書米国特許出願公報２０１７／０２３６８３４号明細書

実施形態は、ワード線と半導体チャネルとの間の絶縁耐圧の経時劣化を抑制できる記憶装置を提供する。

実施形態に係る記憶装置は、導電性または半導電性の下地層と、前記下地層の上方に積層された複数の第１電極層と、前記複数の第１電極層の上方に設けられた第２電極層と、前記複数の第１電極層および前記第２電極層を、前記複数の第１電極層の積層方向に貫き、前記積層方向に延びる第１半導体層を含む第１柱状体と、前記複数の第１電極層の上方に設けられ、前記積層方向と交差する第１方向に前記第２電極層と並べて配置された第３電極層と、前記複数の第１電極層および前記第３電極層を前記積層方向に貫き、前記積層方向に延びる第２半導体層を含む第２柱状体と、を備える。さらに、前記複数の第１電極層を前記積層方向に貫き、前記第２電極層と前記第３電極層との間を前記積層方向に延びる第３柱状体を備え、前記第３柱状体は、前記積層方向に延びる第３半導体層を含む。前記第１半導体層および前記第２半導体層は、前記下地層に電気的に接続され、前記第３柱状体は、前記下地層と前記第３半導体層との間に位置し、前記第３半導体層を前記下地層から電気的に絶縁する絶縁膜を含む。

第１実施形態に係る記憶装置を示す模式図である。第１実施形態に係る記憶装置のメモリセルを示す模式断面図である。第１実施形態に係る記憶装置の製造過程を示す模式図である。図３に続く製造過程を示す模式図である。図４に続く製造過程を示す模式図である。図５に続く製造過程を示す模式図である。図６に続く製造過程を示す模式図である。図７に続く製造過程を示す模式図である。図８に続く製造過程を示す模式図である。図９に続く製造過程を示す模式図である。比較例に係る記憶装置を示す模式断面図である。第２実施形態に係る記憶装置を示す模式図である。第２実施形態に係る記憶装置の製造過程を示す模式図である。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

（第１実施形態）
図１は、第１実施形態に係る記憶装置１を示す模式図である。図１（ａ）は、記憶装置１を示す模式断面図であり、図１（ｂ）中に示すＡ−Ａ線に沿った断面を表している。図１（ｂ）は、図１（ａ）中に示すドレイン側の選択ゲートＳＧＤの上面を表す模式図である。

図１（ａ）および図１（ｂ）に示すように、記憶装置１は、複数のメモリホールＭＨを含む。メモリホールＭＨは、第１スリットＳＴで画された電極層を貫くように設けられる。記憶装置１の記憶領域には、メモリホールＭＨ１とメモリホールＭＨ２とが設けられる。以下、メモリホールＭＨ１およびＭＨ２を個別に説明する場合と、両者を総称してメモリホールＭＨと記載する場合がある。

記憶装置１は、第１スリットＳＴおよび第２スリットＳＨＥを含む。第１スリットＳＴは、Ｙ方向に延在し、Ｚ方向に積層された複数の電極層（以下、選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤとして説明する）の外縁を画する。第２スリットＳＨＥは、Ｙ方向に延び、第１スリットＳＴで画された複数の電極層のうちの最上層である選択ゲートＳＧＤを、例えば、その中央で分断する。

選択ゲートＳＧＤは、第２スリットＳＨＥの両側に位置する選択ゲートＳＧＤ１および選択ゲートＳＧＤ２を含む。選択ゲートＳＧＤ１およびＳＧＤ２は、共に、Ｚ方向に積層された複数のワード線ＷＬの上方に配置される。

メモリホールＭＨは、第１スリットＳＴの間に周期的に配置される。メモリホールＭＨは、例えば、Ｙ方向に１列に並べて配置され、Ｙ方向に延びる複数の列が、Ｘ方向において交互に半周期ずらして配置される。メモリホールＭＨは、所謂、千鳥状に配置される。

メモリホールＭＨ１は、第２スリットＳＨＥの両側に配置され、メモリホールＭＨ２は、第２スリットＳＨＥの上、すなわち、第２スリットＳＨＥにより分断された２つの選択ゲートＳＧＤの間に設けられる。メモリホールＭＨ２は、複数のワード線ＷＬをＺ方向に貫き、選択ゲートＳＧＤ１と選択ゲートＳＧＤ２の間をＺ方向に延びるように設けられる。また、複数のメモリホールＭＨ２が、第２スリットＳＨＥに沿って並べて配置される。

図１（ａ）に示すように、記憶装置１は、積層体ＳＢと、ソース層１０と、を含む。ソース層１０は、例えば、層間絶縁膜１７の上に、金属層１３と、半導体層１５と、を順に積層した構造を有する。積層体ＳＢは、選択ゲートＳＧＳと、複数のワード線ＷＬと、選択ゲートＳＧＤと、を含み、半導体層１５の上方に設けられる。選択ゲートＳＧＤは、ワード線ＷＬの上方に設けられ、第２スリットＳＨＥにより分断される。なお、積層体ＳＢの下地層となるソース層１０としては、金属層１３と半導体層１５との積層構造に限らず導電性または半導電性を有する構造であれば良く、例えば、半導体基板内に形成されたウェル層をソース層１０として用いることもできる。

メモリホールＭＨ１は、積層体ＳＢを貫いてＺ方向に延びる。メモリホールＭＨ１の内部には、メモリ膜２０と絶縁性コア２７と半導体層３０とが配置される。メモリ膜２０は、メモリホールＭＨ１の内壁に沿ってＺ方向に延びる。絶縁性コア２７は、メモリホールＭＨ１の内部においてＺ方向に延びる。半導体層３０は、メモリ膜２０と絶縁性コア２７との間に位置し、メモリ膜２０に沿ってＺ方向に延びる。メモリホールＭＨ１の内部には、メモリ膜２０、絶縁性コア２７および半導体層３０を含む柱状体が設けられる。

メモリホールＭＨ１の底面上には、半導体層４０が設けられる。半導体層３０の下端は、半導体層４０に接続され、半導体層４０の下面は、半導体層１５に接続される。すなわち、半導体層３０は、半導体層４０を介してソース層１０に電気的に接続される。

メモリホールＭＨ２は、２つの選択ゲートＳＧＤ１およびＳＧＤ２の間に配置され、且つ、選択ゲートＳＧＳおよび複数のワード線ＷＬを貫いてＺ方向に延びる。メモリホールＭＨ２の内部には、メモリ膜２０と半導体層３３とが配置される。メモリ膜２０は、メモリホールＭＨ２の内壁に沿ってＺ方向に延びる。半導体層３３は、メモリ膜２０に沿ってＺ方向に延びる。メモリホールＭＨ２の内部には、メモリ膜２０および半導体層３３を含む柱状体が設けられる。

メモリホールＭＨ２の底面上にも、半導体層４０が設けられる。半導体層３３の下端と半導体層４０との間には、メモリ膜２０の一部が介在する。半導体層３３は、メモリ膜２０により半導体層４０から電気的に絶縁されている。すなわち、メモリホールＭＨ２の内部に設けられた半導体層３３は、ソース層１０から電気的に絶縁されている。

図２（ａ）および（ｂ）は、第１実施形態に係る記憶装置１のメモリセルＭＣを示す模式断面図である。図２（ａ）は、例えば、図１（ｂ）中に示すＡ−Ａ線に沿った断面の一部を模式的に示す部分断面図である。図２（ｂ）は、図２（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。

図２（ａ）に示すように、ワード線ＷＬは、絶縁膜５０を介して、Ｚ方向に積層される。複数のワード線ＷＬを貫くメモリホールＭＨ１の内部には、メモリ膜２０、半導体層３０および絶縁性コア２７が設けられる。絶縁性コア２７は、例えば、Ｚ方向に延びる酸化シリコンである。半導体層３０は、絶縁性コア２７に沿ってＺ方向に延びる。

メモリ膜２０は、例えば、絶縁膜２１、２３および２５を含む。絶縁膜２１、２３および２５は、メモリホールＭＨ１の内壁上に順に積層される。絶縁膜２１および２５は、例えば、シリコン酸化膜である。絶縁膜２３は、例えば、シリコン窒化膜である。

図２（ａ）に示すように、記憶装置１は、絶縁膜２１とワード線ＷＬとの間に位置する絶縁膜５３をさらに含む。絶縁膜５３は、絶縁膜５０とワード線ＷＬとの間にも延在する。絶縁膜５３は、例えば、酸化アルミニウム膜である。

図２（ｂ）に示すように、メモリ膜２０は、メモリホールＭＨ１の内面に沿って、半導体層３０を囲むように設けられる。半導体層３０は、メモリ膜２０と絶縁性コア２７との間に位置し、絶縁性コア２７を囲むように設けられる。

記憶装置１のメモリセルＭＣは、半導体層３０とワード線ＷＬとの間に位置する電荷保持領域を有し、半導体層３０に沿ってＺ方向に配置される。メモリセルＭＣのそれぞれにおいて、絶縁膜２１および５３は、例えば、ブロック絶縁膜として機能し、絶縁膜２３は、例えば、電荷蓄積膜として機能する。絶縁膜２５は、例えば、トンネル絶縁膜として機能する。

この例では、半導体層３０は、半導体層３３および３５を含む。半導体層３３および３５は、例えば、ポリシリコン層である。半導体層３０は、半導体層３３および３５が一体化されたポリシリコン層であっても良い。

また、図１（ａ）に示すように、メモリホールＭＨ２の内部にもメモリ膜２０と半導体層３３とが形成されるが、メモリホールＭＨ２がワード線ＷＬを貫く部分には、メモリセルＭＣは設けられない。すなわち、メモリホールＭＨ２内に設けられる半導体層３３は、ソース層１０から電気的に絶縁されるため、メモリ膜２０および半導体層３３がワード線ＷＬと交差する部分は、メモリセルＭＣとして機能しない。

次に、図３〜図１０を参照して、実施形態に係る記憶装置１の製造方法を説明する。
図３（ａ）〜１０（ｂ）は、記憶装置１の製造過程を順に示す模式図である。図３（ａ）、３（ｂ）、４（ｂ）〜１０（ｂ）は、図１（ｂ）中に示すＡ−Ａ線に沿った断面に対応する部分断面を示す模式図である。図４（ａ）は、図１（ａ）に示す選択ゲートＳＧＤの上面の一部に対応する模式平面図である。

図３（ａ）に示すように、ソース層１０の上方に絶縁膜５０と犠牲膜６０とを交互に形成する。ソース層１０は、例えば、層間絶縁膜１７を介してシリコンウェーハ上に形成される。ソース層１０の上には、絶縁膜５５が形成され、絶縁膜５５の上に最下層の犠牲膜６０が形成される。

なお、犠牲膜６０の数は、ソース層１０の上方に積層される電極層の数と同じであるが、図３（ａ）およびそれに続く図では、便宜上、図１（ａ）に示す電極層の例よりも少ない数の犠牲膜６０を表している。

ソース層１０は、例えば、金属層１３と半導体層１５とを含む。金属層１３は、層間絶縁膜１７の上に形成され、タングステンなどの金属を含む。半導体層１５は、金属層１３の上に形成され、例えば、ポリシリコンを含む。

絶縁膜５０および５５は、例えば、シリコン酸化膜である。犠牲膜６０は、例えば、シリコン窒化膜である。絶縁膜５０、５５および犠牲膜６０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。

続いて、最上層の絶縁膜５０Ｔの表面から第２スリットＳＨＥを形成する。第２スリットＳＨＥは、Ｙ方向に延在し（図１（ｂ）参照）、絶縁膜５０Ｔおよび最上層の犠牲膜６０Ｔを分断する。第２スリットＳＨＥにより分断される犠牲膜６０は、選択ゲートＳＧＤに置き換えられる部分であり、少なくとも１つ以上の犠牲膜６０が分断される。

図３（ｂ）に示すように、絶縁膜５０Ｔの上に絶縁膜５７を形成する。絶縁膜５７は、第２スリットＳＨＥを埋め込むように形成される。絶縁膜５７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。

図４（ａ）および（ｂ）に示すように、絶縁膜５７の上面から半導体層１５に至る深さのメモリホールＭＨを形成する。メモリホールＭＨは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、絶縁膜５７、５０、５５および犠牲膜６０を選択的に除去することにより形成される。

図４（ａ）に示すように、メモリホールＭＨ１は、例えば、円形の開口を有するように形成される。メモリホールＭＨ２は、第２スリットＳＨＥに重なる部分に形成され、例えば、楕円形の開口を有する。

メモリホールＭＨ１は、開口幅Ｗ_Ｘ１と開口幅Ｗ_Ｙ１を有し、メモリホールＭＨ２は、開口幅Ｗ_Ｘ２と開口幅Ｗ_Ｙ２を有する。メモリホールＭＨ２は、例えば、開口幅Ｗ_Ｙ２が開口幅Ｗ_Ｘ２よりも広くなるように形成される。メモリホールＭＨ２は、例えば、第２スリットＳＨＥの延在方向に開口幅Ｗ_Ｙ２を有し、第２スリットＳＨＥと交差する方向（例えば、Ｘ方向）に開口幅Ｗ_Ｘ２を有する。また、Ｗ_Ｙ２のＷ_Ｘ２に対する比（Ｗ_Ｙ２／Ｗ_Ｘ２）は、Ｗ_Ｙ１のＷ_Ｘ１に対する比（Ｗ_Ｙ１／Ｗ_Ｘ１）よりも大きくなるように形成される。例えば、メモリホールＭＨ１は、Ｗ_Ｙ１／Ｗ_Ｘ１が１に近い略円形に形成され、メモリホールＭＨ２は、Ｗ_Ｙ２／Ｗ_Ｘ２が1よりも大きい略楕円形に形成される。

メモリホールＭＨ２は、犠牲層６０の積層数が増え、アスペクト比が大きくなるほど、所謂テーパ状に形成され、その底面積が開口面積よりも狭くなる。このため、メモリホールＭＨ２の開口幅Ｗ_Ｘ２をメモリホールＭＨ１の開口幅Ｗ_Ｘ１よりも狭くすると、メモリホールＭＨ２がソース層１０に到達しないおそれがある。後述するように、メモリホールＭＨ２は、ソース層１０に到達することが望ましい。そこで、メモリホールＭＨ１の開口幅Ｗ_Ｘ１よりも狭いメモリホールＭＨ２の開口幅Ｗ_Ｘ２を保持しつつ、メモリホールＭＨ２がソース層１０に到達可能な開口面積を確保することが好ましい。すなわち、メモリホールＭＨ２は、開口幅Ｗ_Ｙ２が開口幅Ｗ_Ｘ２よりも広い略楕円形の開口を有するように形成されることが望ましい。

メモリホールＭＨ２は、例えば、その開口面積がメモリホールＭＨ１の開口面積と略同一、もしくは、それよりも広くなるように形成される。これにより、メモリホールＭＨがテーパ状に形成され、その底面積が開口面積よりも狭くなるとしても、メモリホールＭＨ２は、ソース層１０に達する深さを有するように形成できる。

また、メモリホールＭＨ２の開口は、第２スリットＳＨＥの延在方向に長径（開口幅Ｗ_Ｙ２）を有することが望ましい。例えば、メモリホールＭＨ２がワード線ＷＬを貫く部分にメモリセルＭＣは配置されない。このため、第２スリットＳＨＥの延在方向に並ぶメモリホールＭＨ２の相互の間隔は、メモリホールＭＨ１の相互の間隔よりも狭くすることができる。すなわち、第２スリットＳＨＥの延在方向では、メモリホールＭＨ２の長径をより長く設定することができる。

なお、実施形態は、この例に限定される訳ではない。例えば、メモリホールＭＨ１およびＭＨ２の開口のサイズは、絶縁膜５７、５０、５５および犠牲膜６０のエッチング条件に依存する。すなわち、メモリホールＭＨが深さ方向にテーパ状となるエッチング特性を抑制することが可能な条件を用いれば、例えば、メモリホールＭＨ２の開口を略円形とし、その径をメモリホールＭＨ１の径よりも小さくすることができる。また、メモリホールＭＨ２の長径の方向を、第２スリットＳＨＥの延在方向に一致させなくても良くなる。

図５（ａ）に示すように、メモリホールＭＨの底面上に半導体層４０を形成する。半導体層４０は、例えば、半導体層１５からエピタキシャル成長させたシリコン層である。半導体層４０は、例えば、メモリホールＭＨの内壁に露出された絶縁膜５０、５５、５７および犠牲膜６０の上に堆積されず、メモリホールＭＨの底面に露出した半導体層１５の上に選択的に堆積されるように設定された条件下で形成される。また、半導体層４０は、その上面４０Ｔが犠牲膜６０Ｂとそれに隣接した犠牲膜６０との間のレベルに位置するように形成される。ここで、犠牲膜６０Ｂは、複数の犠牲膜６０のうちの最下層に位置する犠牲膜６０である。

図５（ｂ）に示すように、絶縁膜２１、２３および２５を順に形成し、メモリホールＭＨの内面を覆うメモリ膜２０を形成する。絶縁膜２１および絶縁膜２５は、例えば、シリコン酸化膜であり、絶縁膜２３は、例えば、シリコン窒化膜である。絶縁膜２１、２３および２５は、例えば、ＣＶＤを用いて形成される。

続いて、絶縁膜２５の上に半導体層３３を形成する。半導体層３３は、例えば、ＣＶＤを用いて形成されるアモルファスシリコン層である。半導体層３３は、メモリホールＭＨ２の内部を埋め込み、且つ、メモリホールＭＨ１の内部にスペースを残すように形成される。すなわち、メモリホールＭＨ２は、メモリホールＭＨ１の内部にスペースを残し、メモリホールＭＨ２内のスペースが閉塞されるように半導体層３３を形成可能な開口幅Ｗ_Ｘ２（図４（ａ）参照）を有する。

図６（ａ）に示すように、絶縁膜５７よりも上のレベル、および、メモリホールＭＨ１の底面上に形成されたメモリ膜２０および半導体層３３を選択的に除去する。メモリ膜２０および半導体層３３は、例えば、異方性ＲＩＥを用いて、メモリホールＭＨ１の内壁上に形成された部分を残して選択的に除去される。メモリホールＭＨ２は、半導体層３３により閉塞されているため、メモリ膜２０の、メモリホールＭＨ２の底面上に形成された部分は、エッチングされずに保持される。

図６（ｂ）に示すように、メモリホールＭＨ１の内面および絶縁膜５７の上面を覆う半導体層３５を形成する。また、半導体層３５は、メモリ膜２０および半導体層３３により埋め込まれたメモリホールＭＨ２を覆うように形成される。半導体層３５は、例えば、アモルファスシリコン層であり、メモリホールＭＨ１の底面において半導体層４０に接するように形成される。続いて、メモリホールＭＨ１の内部スペースを埋め込むように、絶縁膜２７ａを形成する。絶縁膜２７ａは、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。

図７（ａ）に示すように、絶縁膜２７ａおよび半導体層３５を除去し、絶縁膜５７およびメモリホールＭＨ２に埋め込まれた半導体層３３を露出させる。例えば、絶縁膜２７ａをエッチバックし、メモリホールＭＨ１の内部に絶縁性コア２７を形成した後、絶縁膜５７を露出させるように半導体層３５を選択的に除去する。

さらに、半導体層３３および３５は、例えば、熱処理により結晶化され、ポリシリコン層に変化する。以下、半導体層３３および３５が一体化されたポリシリコン層を半導体層３０として説明する。

図７（ｂ）に示すように、絶縁性コア２７の上のスペースを埋め込むように、キャップ層３７を形成する。キャップ層３７は、例えば、アモルファスシリコン層であり、メモリホールＭＨ１の上部を埋め込み、半導体層３０に接するように形成される。続いて、メモリホールＭＨ１およびＭＨ２および絶縁膜５７を覆うように、絶縁膜６３を形成する。絶縁膜６３は、例えば、シリコン酸化膜である。

図８（ａ）に示すように、絶縁膜６３の上面から半導体層１５に至る深さの第１スリットＳＴを形成する。第１スリットＳＴは、例えば、異方性ＲＩＥを用いて形成され、Ｙ方向に延びる（図１（ａ）参照）。続いて、第１スリットＳＴの底面にコンタクト領域４３を形成する。コンタクト領域４３は、例えば、第１スリットＳＴを介して半導体層１５にＮ形もしくはＰ形の不純物をイオン注入することにより形成される。

図８（ｂ）に示すように、第１スリットＳＴを介して犠牲膜６０を選択的に除去する。これにより、絶縁膜５０と絶縁膜５５との間、および、Ｚ方向において隣接する絶縁膜５０の間にスペース６０Ｓが形成される。犠牲膜６０は、例えば、熱リン酸を用いて選択的にウェットエッチングされる。

ここで、図４に示す製造過程において、メモリホールＭＨ２がソース層１０に到達せず、例えば、その底面が犠牲膜６０Ｂよりも上のレベルで止まる深さを有するように形成されると、図５（ａ）に示す製造過程において、メモリホールＭＨ２の底面上には半導体層４０が形成されない。このような場合に、第１スリットＳＴを介して犠牲膜６０を除去すると、メモリホールＭＨ２の下方に残っていた犠牲膜６０が除去されることで、大きなスペース６０Ｓが形成される。これにより、スペース６０Ｓ内に形成される金属層７０（図９（ａ）参照）にボイドが残る等のため、メモリホールＭＨ２の下方に位置する選択ゲートＳＧＳやワード線ＷＬの信頼性低下が生じることがある。したがって、メモリホールＭＨ２は、ソース層１０に到達する深さを有するように形成されることが望ましい。

続いて、半導体層４０の側面上に絶縁膜４５を形成する。絶縁膜４５は、例えば、シリコン酸化膜であり、スペース６０ＳＢに露出された半導体層４０を熱酸化することにより形成される。スペース６０ＳＢは、最下層の犠牲膜６０を除去した後のスペース６０Ｓである。

図９（ａ）に示すように、スペース６０Ｓの内部に金属層７０を形成する。金属層７０は、例えば、ＣＶＤを用いて形成され、第１スリットＳＴを介してスペース６０Ｓに原料ガスを供給することにより形成される。金属層７０は、例えば、タングステンを含む。

なお、図９（ａ）では、スペース６０Ｓの内面を覆う絶縁膜５３を省略している。絶縁膜５３は、例えば、酸化アルミニウム膜であり、金属層７０を形成する前にＣＶＤを用いて堆積される。

図９（ｂ）に示すように、絶縁膜６３の上面および第１スリットＳＴの内面を覆う金属層７０の一部を選択的に除去する。これにより、スペース６０Ｓを埋め込んだ金属層７０は、複数の電極層に分離され、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤが形成される。

図１０（ａ）に示すように、第１スリットＳＴの内部に絶縁膜６５と接続導体ＬＩとを形成する。接続導体ＬＩは、コンタクト領域４３を介して半導体層１５に接続される。接続導体ＬＩは、図示しない上層配線とソース層１０とを電気的に接続する。絶縁膜６５は、例えば、シリコン酸化膜であり、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤを接続導体ＬＩから電気的に絶縁する。

図１０（ｂ）に示すように、絶縁膜６３の上面を覆う絶縁膜６５を形成し、その上にビット線ＢＬを形成する。ビット線ＢＬは、絶縁膜６３および６５を貫いてＺ方向に延びる接続プラグＣＢにより、メモリホールＭＨ１中の半導体層３０に電気的に接続される。一方、メモリホールＭＨ２中に形成された半導体層３３は、上層配線に接続されることなく、また、半導体層４０からも電気的に絶縁される。

図１１は、比較例に係る記憶装置２を示す模式断面図である。記憶装置２は、メモリホールＭＨ１とメモリホールＭＨ２が同じサイズの開口を有するように形成される。このため、メモリホールＭＨ２の内部にも半導体層３５が設けられ、半導体層３０は、半導体層４０を介してソース層１０に電気的に接続される。

メモリホールＭＨは、複数の絶縁膜５０および犠牲膜６０を積層方向にエッチングすることにより形成される。この際、メモリホールＭＨの内壁には、エッチングされた物質の再付着による凸部が生じることがある。また、図５（ａ）に示す半導体層４０の形成過程において、メモリホールＭＨの内壁上にシリコンが付着し、その後に形成されるメモリ膜２０および半導体層３３に覆われた凸部となる場合がある。

メモリホールＭＨの内壁におけるこのような凸部は、第２スリットＳＨＥに重ねて形成されるメモリホールＭＨ２においてより顕著に表れる。そして、図６（ａ）に示す選択エッチングの過程において、凸部を覆う半導体層３３が、その他の部分よりも深くエッチングされ、その下地であるメモリ膜２０を露出させることがある。このため、メモリ膜２０もエッチングされ、薄層化されたメモリ膜２０を含むダメージ領域ＤＲが形成される。その結果、ダメージ領域ＤＲにおけるワード線ＷＬと半導体層３０との間の絶縁耐圧を低下させる場合がある。

図１１に示す記憶装置２のメモリホールＭＨ２では、半導体層３０は、ソース層１０と電気的に接続されている。このため、メモリホールＭＨ１に沿って形成されたメモリセルＭＣに記憶されたデータを消去する際に、メモリホールＭＨ２の半導体層３０とワード線ＷＬとの間にも消去電圧Ｖ_{ＥＲＡＳＥ}が繰り返し印加される。その結果、ワード線ＷＬと半導体層３０との間のリーク電流がダメージ領域ＤＲにおいて徐々に増加し、ワード線ＷＬとソース層１０が短絡に至る場合がある。

これに対し、本実施形態に係る記憶装置１では、メモリホールＭＨ２の内部は半導体層３３により埋め込まれ、さらに、半導体層３３は、メモリホールＭＨ２の底面上に残るメモリ膜２０によりソース層１０から電気的に絶縁されている。このため、メモリホールＭＨ１に対する選択エッチングの過程（図６（ａ）参照）の際に、メモリホールＭＨ２でダメージ領域ＤＲが形成されることがなく、且つ、メモリホールＭＨ２において、ワード線ＷＬと半導体層３３との間に消去電圧Ｖ_{ＥＲＡＳＥ}のような高電圧が印加されることはなく、絶縁耐圧の劣化を回避できる。その結果、記憶装置１では、その信頼性を向上させることができる。

（第２実施形態）
図１２（ａ）〜（ｃ）は、第２実施形態に係る記憶装置３を示す模式図である。図１２（ａ）は、図１（ａ）中に示すＡ−Ａ線に沿った断面に対応する断面図である。図１２（ｂ）および（ｃ）は、図１２（ａ）中に示すＣ−Ｃ線およびＤ−Ｄ線に沿った断面にそれぞれ対応する断面図である。

図１２（ａ）〜（ｃ）に示すように、記憶装置３のメモリホールＭＨ１は、開口部から底面近傍まで延在する絶縁性コア２７と、絶縁性コア２７を囲み、Ｚ方向に延びる半導体層３０と、含む。半導体層３０は、メモリホールＭＨ１の底面において半導体層４０に接する。これに対し、メモリホールＭＨ２は、メモリ膜２０および半導体層３３により埋め込まれた下部と、半導体層３５と絶縁性コア２７とをさらに含む上部と、を有する。

図１２（ｂ）および（ｃ）に示すように、メモリホールＭＨ２のＸ−Ｙ平面に平行な断面は、例えば、その上部において円形であり、下部において楕円形である。このため、メモリホールＭＨ２の下部は、半導体層３３により閉塞され、半導体層３５および絶縁性コア２７が上部から下部まで延在することはない。メモリ膜２０は、メモリホールＭＨ２の内面に沿って延在し、半導体層３３と半導体層４０との間に介在する部分を含む。

メモリホールＭＨ２は、上部に設けられる半導体層３０と、下部に設けられる半導体層３３と、を含む。また、メモリホールＭＨ２は、その上部において、Ｘ方向における内周幅Ｗ_Ｘ３と、Ｙ方向における内周幅Ｗ_Ｙ３と、を有し、下部において、Ｘ方向の内周幅Ｗ_Ｘ４と、Ｙ方向の内周幅Ｗ_Ｙ４と、を有する。そして、Ｗ_Ｙ３のＷ_Ｘ３に対する比（Ｗ_Ｙ３／Ｗ_Ｘ３）は、Ｗ_Ｙ４のＷ_Ｘ４に対する比（Ｗ_Ｙ４／Ｗ_Ｘ４）よりも小さい。

図１３（ａ）〜（ｃ）は、第２実施形態に係る記憶装置３の製造過程を示す模式図である。本実施形態に係るメモリホールＭＨは、２段階のエッチング過程を経て形成される。そして、図１３（ａ）〜（ｃ）は、第１段階のエッチングにより形成されたメモリホールＭＨを表す模式図である。

図１３（ａ）は、図４（ｂ）に対応する断面を示す模式図である。図１３（ｂ）は、絶縁膜５７の上面に設けられる開口を示す模式図であり、図１３（ｃ）は、図１３（ａ）中に示すＤ−Ｄ線に沿った断面を示す模式図である。

図１３（ａ）に示すように、第１段階のメモリホールＭＨは、絶縁膜５７、絶縁膜５０Ｔ、犠牲膜６０Ｔおよびその直下の絶縁膜５０を選択的に除去することにより形成される。第１段階のメモリホールＭＨは、例えば、等方性のエッチング、もしくは、異方性を抑えた条件のＲＩＥを用いて形成される。

図１３（ｂ）に示すように、メモリホールＭＨ１およびＭＨ２は、例えば、円形の開口を有し、その径は同じである。

図１３（ｃ）に示すように、犠牲膜６０Ｔと対応するレベルでの断面において、メモリホールＭＨ１は、円形の形状を有する。これに対し、メモリホールＭＨ２は、第２スリットＳＨＥの延在方向（Ｙ方向および−Ｙ方向）に沿って延びる拡張部ＥＰを有する。この場合、犠牲膜６０Ｔのエッチング速度は、絶縁膜５０および５７のエッチング速度よりも遅い。このように、犠牲膜６０Ｔが選択的に除去された第２スリットＳＨＥにおいて、メモリホールＭＨ２の断面形状が変化する。

続いて、第２段階のエッチング過程において、例えば、異方性ＲＩＥを用いてメモリホールＭＨ１およびＭＨ２をさらに掘り下げ、半導体層１５に至る深さを有するように形成する。メモリホールＭＨ１は、例えば、底部まで略円形の形状を有するように形成されるが、メモリホールＭＨ２は、第２スリットＳＨＥに起因した変形の影響により、その下部において楕円形の断面形状を有するように形成される（図１２（ｃ）参照）。

次に、図５（ａ）以降の工程を通して、記憶装置３が形成される。例えば、図５（ｂ）に示すメモリ膜２０および半導体層３３を形成した後、メモリホールＭＨ２の下部は、半導体層３３により閉塞される。一方、メモリホールＭＨ２の上部には、スペースが残され、以後の工程により半導体層３５および絶縁性コア２７が形成される。

このように、記憶装置３においても、メモリホールＭＨ２の下部が半導体層３３により埋め込まれるため、その底面上にメモリ膜２０が残される。これにより、メモリホールＭＨ２内の半導体層３３および３５は、ソース層１０から電気的に絶縁され、データ消去時の高電圧印加によるワード線ＷＬと半導体層３０との間の絶縁耐圧の経時劣化を回避することができる。

なお、実施形態は、上記の例に限定される訳ではない。例えば、第１実施形態において、メモリホールＭＨ２の内部が半導体層３３により完全に埋め込まれる必要はなく、例えば、メモリホールＭＨ２の上部にスペースを残しても良い。結果として、図１２（ａ）に示すように、メモリホールＭＨ２の上部に絶縁性コア２７を含む構造となっても良い。

このように第１実施形態および第２実施形態においては、少なくともメモリホールＭＨ２の下部、例えば、積層体ＳＢにおける最下層の電極層と対応するレベルで半導体層３３により閉塞されるように、メモリホールＭＨ２の断面形状または開口のサイズが制御されれば良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３…記憶装置、１０…ソース層、１３、７０…金属層、１５…半導体層、１７…層間絶縁膜、２０…メモリ膜、２１、２３、２５、２７ａ、４５、５０、５０Ｔ、５３、５５、５７、６３、６５…絶縁膜、２７…絶縁性コア、３０、３３、３５、４０…半導体層、３７…キャップ層、４０Ｔ…上面、４３…コンタクト領域、６０、６０Ｂ、６０Ｔ…犠牲膜、６０Ｓ、６０ＳＢ…スペース、ＢＬ…ビット線、ＣＢ…接続プラグ、ＤＲ…ダメージ領域、ＥＰ…拡張部、ＬＩ…接続導体、ＭＣ…メモリセル、ＭＨ、Ｈ１、Ｈ２…メモリホール、ＳＢ…積層体、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…選択ゲート、ＳＴ…第１スリット、ＳＨＥ…第２スリット

Claims

導電性または半導電性の下地層と、
前記下地層の上方に積層された複数の第１電極層と、
前記複数の第１電極層の上方に設けられた第２電極層と、
前記複数の第１電極層および前記第２電極層を、前記複数の第１電極層の積層方向に貫き、前記積層方向に延びる第１半導体層を含む第１柱状体と、
前記複数の第１電極層の上方に設けられ、前記積層方向と交差する第１方向に前記第２電極層と並べて配置された第３電極層と、
前記複数の第１電極層および前記第３電極層を前記積層方向に貫き、前記積層方向に延びる第２半導体層を含む第２柱状体と、
前記複数の第１電極層を前記積層方向に貫き、前記第２電極層と前記第３電極層と間を前記積層方向に延びる第３柱状体であって、前記積層方向に延びる第３半導体層を含む第３柱状体と、
を備え、
前記第１半導体層および前記第２半導体層は、前記下地層に電気的に接続され、
前記第３柱状体は、前記下地層と前記第３半導体層との間に位置し、前記第３半導体層を前記下地層から電気的に絶縁する絶縁膜を含む記憶装置。
前記第１柱状体は、前記積層方向と交差する所定の断面上で第１幅を有し、前記第２柱状体は、前記所定の断面上で第２幅を有し、前記第３柱状体は、前記所定の断面上で第３幅を有し、前記第３幅は、前記第１幅および前記第２幅よりも狭い請求項１記載の記憶装置。
前記第１柱状体の前記積層方向と交差する所定の断面における長径を短径で除した比率を第１比率とし、前記第２柱状体の前記所定の断面における長径を短径で除した比率を第２比率とし、前記第３柱状体の前記所定の断面における長径を短径で除した比率を第３比率としたとき、前記第３比率は、前記第１比率および前記第２比率よりも大きい請求項１記載の記憶装置。
前記第２電極層および前記第３電極層は、前記積層方向および前記第１方向と交差する第２方向に延在し、
前記第３柱状体は、前記第１方向における幅よりも前記第２方向における幅が広い形状を有する請求項１〜３のいずれか１つに記載の記憶装置。
互いに離隔されつつ積層された複数の第１電極層と、
前記複数の第１電極層から見て前記複数の第１電極層の積層方向に配置された第２電極層と、
前記複数の第１電極層から見て前記積層方向に配置され、前記積層方向と交差する第１方向に前記第２電極層と並べて配置された第３電極層と、
前記複数の第１電極層および前記第２電極層を貫いて前記積層方向に延びる第１柱状体と、
前記複数の第１電極層および前記第３電極層を貫いて前記積層方向に延びる第２柱状体と、
前記複数の第１電極層を前記積層方向に貫き、前記第２電極層と前記第３電極層との間を前記積層方向に延びる第３柱状体と、
を備え、
前記積層方向と交差する所定の断面における前記第３柱状体の断面形状が長径と短径を有し、前記長径を前記短径で除した比率は１よりも大きく、
前記第１柱状体および前記第２柱状体は、それぞれ、前記所定の断面における断面形状が前記短径よりも広い最小幅を有する記憶装置。