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TWI706451B - 半導體製程方法及半導體結構 - Google Patents

半導體製程方法及半導體結構 Download PDF

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TWI706451B
TWI706451B TW107143907A TW107143907A TWI706451B TW I706451 B TWI706451 B TW I706451B TW 107143907 A TW107143907 A TW 107143907A TW 107143907 A TW107143907 A TW 107143907A TW I706451 B TWI706451 B TW I706451B
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王毓萱
陳昱愷
李弘貿
蔡彥明
鄭宇彣
黃昱明
黃俊賢
陳泓旭
張志維
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台灣積體電路製造股份有限公司
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Abstract

總體來說，此處提供關於包含阻障層的導電部件的範例及其形成方法。在一實施例中，在穿過介電層至源極/汲極區的開口中沉積金屬層。上述金屬層沿著源極/汲極區且沿著介電層的側壁，其至少部分定義了開口。氮化金屬層，此步驟包括進行多重電漿製程，其包括至少一個定向電漿製程。金屬層的一部分保持未被多重電漿製程氮化。形成矽化物區，此步驟包括將金屬層的未氮化部分與源極/汲極區的一部份反應。於開口中設置導電材料於金屬層之氮化部分上。

Description

半導體製程方法及半導體結構
本發明實施例係關於一種半導體結構的製造方法，且特別是關於具有阻障層的導電部件的製造方法。
半導體積體電路(integrated circuit,IC)工業已經歷快速成長。積體電路材料及設計之技術的進步造就積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。在積體電路的發展過程中，當幾何尺寸(亦即，製程所能製作的最小元件(或線))縮小時，功能密度(亦即，單位晶片面積的內連裝置數目)普遍增加。這種微縮化製程普遍提供了增加生產效率並降低相關成本的好處。
伴隨著裝置的微縮化，製造商開始使用新且不同的材料及/或材料組合以促進裝置的微縮化。獨自微縮化及與新且不同的材料組合的微縮化也帶來了較大幾何尺寸的前幾世代所未呈現的挑戰。
本發明實施例提供一種半導體製程方法。在開口中沉積金屬層至基板上的源極/汲極區，上述開口穿過一或多個介電層，上述金屬層沿著上述源極/汲極區且沿著上述一或 多個介電層之側壁，其至少部分定義了該開口。氮化上述金屬層，包括進行多重電漿製程，上述多重電漿製程包含至少一個定向電漿製程，以沿著上述一或多個介電層之側壁造成上述金屬層的第一部分的氮化以及沿著上述源極/汲極區造成上述金屬層的第二部分的部分氮化，其中上述金屬層的一部份保持未被多重電漿製程氮化。形成矽化物區，包括使上述金屬層的未氮化部分與上述源極/汲極區的一部份反應。於開口中設置導電材料，位於上述金屬層經氮化的第一部分及上述金屬層經氮化的第二部分上。
本發明實施例提供一種半導體結構。上述半導體結構包括位於基板之主動區中的源極/汲極區、具有側壁的介電結構、以及沿著上述介電結構之側壁的導電部件。上述源極/汲極區之上表面具有相對於上述基板的主平面的個別切線的多個傾斜角，上述傾斜角為40度或更大。上述導電部件包括沿著上述源極/汲極區的矽化物區、沿著上述介電結構的側壁且沿著上述矽化物區的阻障層、以及位於上述阻障層上的導電材料。上述矽化區沿著上述源極/汲極區的上表面延伸至與上述導電部件接觸，且具有相對於上述基板的主平面的個別切線的多個傾斜角，上述傾斜角為40度或更大。上述矽化物區設置在上述源極/汲極區及上述阻障層之間。
本發明實施例提供另一種半導體製程方法。形成開口，上述開口穿過一或多個介電層至半導體材料。沉積金屬層於上述開口中，上述金屬層之厚度根據上述金屬層的個別支撐表面的方向性而變化。將上述金屬層暴露至第一含氮電漿。 將上述金屬層暴露至第二含氮電漿，上述第一含氮電漿及上述第二含氮電漿各自將上述金屬層的至少第一部分轉換成金屬氮化物層，上述第二含氮電漿具有大於上述第一含氮電漿的定向相依性。將上述金屬層的第二部分與上述半導體材料反應以在上述半導體材料上形成矽化物區。上述矽化物區設置在上述半導體材料及上述金屬氮化物層之間。形成導電材料於位於上述金屬氮化物層上的開口中。
40:基板
44:鰭片
48:隔離區
50:界面介電質
52:虛置閘極
54:遮罩
56:閘極間隔物
56’:殘餘閘極間隔物
60:磊晶源極/汲極區
62:側壁
70:接觸蝕刻終止層
72:層間介電質
80:界面介電質
82:閘極介電層
84:共形層
86:閘極導電填充材料
90:第二層間介電質
92:開口
100:金屬層
110:第一經處理阻障層
120:第二經處理阻障層
130:矽化物區
140:導電填充材料
150、152、154、156:位置
202、204、206、208、210、212、214:步驟
300、302、304:邊界
T:厚度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1圖係根據一些實施例，繪示出用於形成鰭式場效電晶體(Fin Field Effect Transistors,FinFETs)的示例製程中之中間階段下的中間結構的三維視圖。
第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、及10A-10B圖係根據一些實施例，繪示出在形成鰭式場效電晶體的示例製程中之中間階段下的相應中間結構的剖面示意圖。
第11圖係根據一些實施例，繪示出第10B圖之部分中間結構的剖面示意圖。
第12圖係根據一些實施例，繪示出用於形成導電部件的示例方法的流程圖。
第13至15圖係根據一些實施例，繪示出材料在用於形成導 電部件的示例方法之不同階段下的示例厚度的圖表。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖示中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
總體而言，本揭露提供關於包含阻障層的導電部件的示例實施例，以及形成上述導電結構的方法。在一些範例中，使用定向相依沉積(directional deposition)製程在開口中沉積金屬層至例如源極/汲極區。可使用多重電漿製程以氮化一 些上述金屬層以形成阻障層。上述多重電漿製程可包括具有不同定向相依性(directional-dependency)的電漿製程。可接著將上述金屬層的剩餘部分與上述源極/汲極區反應以形成矽化物區。由此可形成具有更大表面積及厚度均勻度的矽化物區，且可創造出具有良好黏著特性及良好氧氣擴散防止特性的阻障層。亦可達成其他優點。
本揭露中描述的示例實施例係在前端(Front End Of the Line,FEOL)製程中之鰭式場效電晶體形成導電部件至源極/汲極區的背景下描述。其他實施例可被實施在其他背景中，例如利用不同的裝置，例如平面式場效電晶體(planar FET)、垂直全繞式閘極(vertical gate all around FETs,VGAA)場效電晶體、水平全繞式閘極(horizontal gate all around FETs,HGAA)場效電晶體、雙極性電晶體(bipolar junction transistors,BJTs)、二極體等等。本揭露的面向可以在具有阻障層的導電部件形成至半導體區的任何背景中實施，其中矽化物(silicide)區形成在半導體區上。本揭露的面向可進一步在形成阻障層但不形成矽化物區的背景中實施，例如在置換閘極製程中及/或在後端(Back End Of the Line,BEOL)製程中。本揭露的一些面向的實施方式可被使用於其他製程中及/或於其他裝置中。
此處描述示例方法及結構的一些變化。本領域具有通常知識者將可容易理解在其他實施例的範圍內可做其他的修改。雖然討論的一些方法實施例以特定順序進行，各式其他方法實施例可以另一合乎邏輯的順序進行，且可包括少於或多於此處討論的步驟。在一些圖示中，其中所示的一些組件或 部件的元件符號可被省略，以避免與其他組件或部件混淆；此係為了便於描繪此些圖示。
第1圖至第10A-B圖係根據一些實施例，繪示出用於形成鰭式場效電晶體的示例製程期間之中間階段下的相應中間結構的示意圖。第1圖繪示出示例方法之一階段下的中間結構的透視圖。如下所述，上述中間結構係使用於鰭式場效電晶體的實施方式中。可實施其他結構於其他示例實施例中。
上述中間結構包括形成在半導體基板40上的鰭片44，在相鄰的鰭片44之間的半導體基板40上具有相應的隔離區48。虛置閘極堆疊係沿著鰭片44之相應側壁且位於鰭片44之上。各個上述虛置閘極堆疊包括界面介電質50、虛置閘極52、及遮罩54。
上述半導體基板40可為或包括整塊(bulk)半導體基板、絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板、或相似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。在一些實施例中，上述半導體基板40之半導體材料可包括例如矽(silicon,Si)或鍺(germanium,Ge)的元素半導體；化合物(compound)半導體；合金半導體；或上述之組合。
在上述半導體基板40上形成上述鰭片44，例如藉由在半導體基板40中蝕刻溝槽以形成鰭片44。形成上述隔離區48，每一隔離區48位於相鄰鰭片44之間的對應溝槽中。上述隔離區48可包括或為絕緣材料，例如氧化物(例如氧化矽(silicon oxide))、氮化物(nitride)、相似材料、或上述之組合。可將上 述絕緣材料沉積在溝槽中、平坦化此絕緣材料至鰭片44的頂表面、且凹蝕此絕緣材料以使鰭片44自剩餘絕緣材料之間突出，形成隔離區48。可實施其他製程及材料以形成上述鰭片44及隔離區48。舉例來說，上述鰭片44可包括或為異質磊晶(heteroepitaxial)結構，其包括與半導體基板40之半導體材料晶格不匹配(lattice mismatch)的半導體材料。
如此處所述，在鰭片44上形成用於置換閘極製程的虛置閘極堆疊(或更一般稱為，閘極結構)。上述界面介電質50可包括或為氧化矽、氮化矽(silicon nitride)、相似材料、或上述之多層膜。上述虛置閘極52可包括或為矽(例如，多晶矽(polysilicon))或其他材料。上述遮罩54可包括或為氮化矽、氮氧化矽(silicon oxynitride)、氮碳化矽(silicon carbon nitride)、相似材料、或上述之組合。依序沉積或形成用於虛置閘極堆疊的界面介電質50、虛置閘極52、及遮罩54的膜層，例如藉由任意容許沉積技術、且接著將這些膜層圖案化為虛置閘極堆疊，例如使用光微影技術及一或多道蝕刻製程。可在其他製程中使用其他材料及/或技術以形成操作(與「虛置」相反)閘極堆疊，例如閘極先置製程。
第1圖更繪示出用於後續圖示中的參考剖面。剖面A-A位於沿著例如相對源極/汲極區之間的鰭片44中的通道的平面中。剖面B-B位於垂直於剖面A-A的平面中，且橫跨不同相應鰭片44中的源極/汲極區。以下附圖中以”A”符號結尾的圖示繪示出在製程的多個實例下對應於剖面A-A的剖面示意圖，且以”B”符號結尾的圖示繪示出在製程的多個實例下對應於剖 面B-B的剖面示意圖。第2A圖及第2B圖分別繪示出第1圖之中間結構在剖面A-A及剖面B-B處的剖面示意圖。
第3A圖及第3B圖繪示出閘極間隔物56及磊晶源極/汲極區60的形成。沿著虛置閘極堆疊的側壁且在鰭片44之上形成上述閘極間隔物56。舉例來說，取決於隔離區48上方的鰭片44的高度，殘餘(residual)閘極間隔物56’亦可沿著鰭片44的側壁形成。舉例來說，藉由適當製程，可藉由共形地(conformally)沉積用於閘極間隔物56的一或多個膜層且非等向性蝕刻此些一或多個膜層以形成閘極間隔物56。上述用於閘極間隔物56的一或多個膜層可包括或為碳氧化矽、氮化矽、氮氧化矽、碳氮化矽、相似材料、上述之多層、或上述之組合。
形成凹槽於位於虛置閘極堆疊兩側的鰭片44中。可藉由蝕刻製程進行凹蝕。上述蝕刻製程可為等向性(isotropic)或非等向性，或進一步地，可以是對於半導體基板40的一個或多個晶面(crystalline plane)有選擇性的。因此，基於所實施的蝕刻製程，凹槽可具有各種剖面輪廓。此蝕刻製程可為例如反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、或相似製程的乾蝕刻，或為例如使用四甲基氫氧化銨(tetramethyalammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH)或其他蝕刻劑的濕蝕刻。
在凹槽中形成磊晶源極/汲極區60。上述磊晶源極/汲極區60可包括或為矽鍺(silicon germanium)、碳化矽、磷化矽、碳磷化矽、三五族化合物半導體、二六族化合物半導體、或相似材料。可藉由磊晶成長一材料於凹槽中以形成位於凹槽 中的磊晶源極/汲極區60，例如藉由金屬有機化學氣相沉積(metal-organic CVD,MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、選擇性磊晶成長(selective epitaxial growth,SEG)、相似製程、或上述之組合。在一些範例中，由於隔離區48的阻擋(block)，磊晶源極/汲極區60首先在凹槽中垂直成長，在此期間磊晶源極/汲極區60不會水平成長。在完全填充位於隔離區48之間的凹槽之後，磊晶源極/汲極區60可垂直及水平成長以形成刻面(facet)，其可對應於半導體基板40的晶面。在一些範例中，在第一鰭片44中的磊晶源極/汲極區60可磊晶成長至與相鄰的第二鰭片44中的磊晶源極/汲極區60合併(merge)。在其他範例中，上述磊晶源極/汲極區60可以是沒有合併的(例如，可以是獨立的磊晶源極/汲極區60)。在進一步的範例中，磊晶源極/汲極區60可以處在任意合併及/或沒有合併的配置中且可接著透過形成至磊晶源極/汲極區60的一或多個導電部件(例如一或多個接觸件)電連接。在第3B圖的圖示中，顯示出合併的兩個源極/汲極區，每個合併的源極/汲極區具有相應於鰭片44的兩個磊晶源極/汲極區60。在一些範例中，用於p型裝置及n型裝置之磊晶源極/汲極區的材料是不同的。在凹蝕或磊晶成長期間，適當的遮罩可允許在不同的裝置中使用不同的材料。在一些範例中，磊晶源極/汲極區60亦可被摻雜，例如在磊晶成長的過程中原位摻雜，及/或在磊晶成長之後藉由佈植摻質至磊晶源極/汲極區60中。因此，可藉由摻雜(例如，在磊晶成長的過程中藉由原位摻雜)及/或磊晶 成長界定出源極/汲極區，其可進一步界定出主動區，其中界定的源極/汲極區在界定的主動區中。
第4A圖及第4B圖描繪出接觸蝕刻終止層(contact etch stop layer,CESL)70及位於接觸蝕刻終止層70之上的第一層間介電質(interlayer dielectric,ILD)72的形成。一般而言，蝕刻終止層(ESL)可藉由與鄰近的膜層或組件具有不同蝕刻選擇性來提供一種機制(mechanism)以在形成例如接觸件(contact)或通孔(via)時停止蝕刻製程。上述接觸蝕刻終止層70共形地沉積在磊晶源極/汲極區60的表面上、閘極間隔物56的側壁及頂表面上、遮罩54的頂表面上、及隔離區48的頂表面上。上述接觸蝕刻終止層70可包括或為氮化矽、碳氮化矽、碳氧化矽、氮化碳、相似材料、或上述之組合。上述第一層間介電質72可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料(例如，介電常數低於二氧化矽的材料)例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相似材料、或上述之組合。可藉由任意容許沉積技術沉積上述蝕刻終止層70及上述第一層間介電質72。
可在沉積之後平坦化上述第一層間介電質72，例如藉由化學機械研磨(chemical mechanical planarization,CMP)。在閘極先製製程中，第一層間介電質72的頂表面可位於接觸蝕刻終止層70及閘極堆疊的上部上方，且於下描述的關於第5A-B圖用於形成置換閘極結構的一些製程可被省略。因此，上述接觸蝕刻終止層70及第一層間介電質72的上部可保持在閘極堆疊之上。
第5A圖及第5B圖繪示出使用置換閘極結構的虛置閘極堆疊的置換、第二層間介電質90的形成、以及至磊晶源極/汲極區60的開口92的形成。將上述第一層間介電質72及接觸蝕刻終止層70形成為具有與虛置閘極52的頂表面共平面的頂表面，例如藉由平坦化製程，例如化學機械研磨。上述化學機械研磨亦可去除位於虛置閘極52上的遮罩54(且在一些例子中為閘極間隔物56的上部)。因此，虛置閘極52透過第一層間介電質72及接觸蝕刻終止層70露出其頂表面。隨著虛置閘極結構52透過第一層間介電質72及接觸蝕刻終止層70露出其頂表面，藉由例如一或多道蝕刻製程去除上述虛置閘極結構52。在閘極間隔物56之間的虛置閘極堆疊被去除之處形成凹槽，且鰭片44的通道區透過上述凹槽露出。
可在虛置閘極堆疊被去除所形成的凹槽中形成置換閘極結構。如所繪示的，上述置換閘極結構各包括界面介電質80、閘極介電層82、一或多個選擇性共形層84、以及閘極導電填充材料86。可藉由任意適當沉積技術以沉積上述界面介電質80、閘極介電層82、一或多個選擇性共形層84、以及閘極導 電填充材料86。沿著通道區在鰭片44的側壁及頂表面上形成上述界面介電質80。舉例來說，上述界面介電質80可以是界面介電質50(如果沒有去除)、氧化物(例如，氧化矽)、及/或其他氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、及/或其他介電層。可在虛置閘極堆疊被去除所形成的凹槽中(例如，隔離區48的頂表面上、在界面介電質80上、以及閘極間隔物56的側壁)及在第一層間介電質72、接觸蝕刻終止70、及閘極間隔物56的頂表面上共形地沉積上述閘極介電層82。上述閘極介電層82可以為或包括氧化矽、氮化矽、高介電常數介電材料、上述之多層膜、或其他介電材料。
接著，可在閘極介電層82上共形地(且依序地，如果多於一個)沉積上述一或多個選擇性共形層84。上述一或多個選擇性共形層84可包括一或多個阻障及/或封蓋(capping)層以及一或多個功函數調整層。上述一或多個阻障及/或封蓋層可以包括鉭(tantalum)及/或鈦(titanium)的氮化物、氮矽化物、氮碳化物、及/或氮鋁化物；鎢(tungsten)的氮化物、氮碳化物、及/或碳化物；相似材料；或上述之組合。上述一或多個功函數調整層可包括或為鉭及/或鈦的氮化物、矽氮化物、碳氮化物、鋁氮化物、鋁氧化物、及/或鋁碳化物；鎢(tungsten)的氮化物、氮碳化物、及/或碳化物；鈷(cobalt)；鉑(platinum)；相似材料；或上述之組合。
在上述一或多個選擇性共形層84(如果有實施)、及/或上述閘極介電層82之上形成上述閘極導電填充材料86。上述閘極導電填充材料86可填充虛置閘極堆疊被去除所形成的 凹槽的剩餘部分。上述閘極導電填充材料86可為或包括含金屬材料，例如鎢、鈷、鋁、釕(ruthenium)、銅(copper)、上述之多層膜、上述之組合、或相似材料。化學機械研磨可去除過量的閘極導電填充材料86、一或多個選擇性共形層84、及閘極介電層82。由此可形成如第5A圖所繪示的包括閘極導電填充材料86、一或多個選擇性共形層84、閘極介電層82、及界面介電質80的置換閘極結構。
在上述第一層間介電質72、接觸蝕刻終止層70、閘極間隔物56、及置換閘極結構之上形成第二層間介電層90。上述第二層間介電層90可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相似材料、或上述之組合。可藉由任意適當沉積技術以沉積上述上述第二層間介電質90。
穿過上述第二層間介電質90、第一層間介電質72、及接觸蝕刻終止層70形成相應開口92，以露出至少一部分的相應磊晶源極/汲極區60。可使用上述開口92圖案化上述第二層間介電質90、第一層間介電質72、及接觸蝕刻終止層70， 舉例來說，使用光微影技術及一或多道蝕刻製程。如第5B圖所示，上述開口92露出至少相應部分的合併的兩個源極/汲極區。此外，上述用於形成開口92的一或多道蝕刻製程蝕刻進磊晶源極/汲極區60中，從而在磊晶源極/汲極區60產生側壁62。
第6A圖及第6B圖繪示出使用定向相依(directional-dependent)沉積在開口92中形成金屬層100(例如，其可被實現為雙金屬層)。藉由定向相依沉積在第二層間介電層90的頂表面上及沿著開口92的表面(例如，上述第二層間介電質90、第一層間介電質72、及接觸蝕刻終止層70的側壁以及磊晶源極/汲極區60的表面)形成上述金屬層100。上述金屬層100可以為或包括鈦、鉭、鈷、鎳(nickel)、鎳鉑(nickel platinum)、釕、或其他金屬(例如，可被矽化的金屬)。上述定向相依沉積可以是物理氣相沉積(physical vapor deposition,PVD)、選擇性化學氣相沉積(chemical vapor deposition,CVD)、或其他沉積技術。上述定向相依沉積將金屬層100沉積為具有變化的厚度，此變化的厚度為其上沉積有金屬層100的支撐表面的方向性(orientation)的函數。舉例來說，上述金屬層100的厚度可取決於支撐表面的切線的傾斜角(一般而言稱為「傾斜角」)，此傾斜角係相對於其下半導體基板40的水平或主要表面或方向性，例如在圖示中，0度傾斜角表示水平面，而90度傾斜角表示垂直面。在一些範例中，沉積上述金屬層100，以在水平表面上(例如，0度傾斜角)具有最大厚度，且在垂直表面上(例如，90度傾斜角)具有最小厚度，並且在水平表面與垂直表面之間，隨著傾斜角增加，具有減小的厚度(從最 大厚度至最小厚度)。
第6B圖繪示出沉積在開口92的不同表面上的金屬層100的不同厚度。上述金屬層100的第一厚度T1位於大致上水平的表面(例如，大約0度傾斜角)。上述金屬層100的第二厚度T2位於傾斜表面(例如，大約45度傾斜角)。上述金屬層100的第三厚度T3位於大致上垂直的表面(例如，大約90度傾斜角)。如第6B圖所見，第一厚度T1大於第二厚度T2，第二厚度T2大於第三厚度T3。在一些範例中，上述第一厚度T1範圍可在約1奈米至約10奈米，且第二厚度T2及第三厚度T3範圍各可在約0奈米至約10奈米。在一些範例中，第一厚度T1對第三厚度T3的比值在約8或更大，例如約10或更大，且更具體來說，例如約50。因此，相較於在大致上垂直的表面的沉積，在大致上水平的表面上可以以其8倍或更快(例如，約10倍或更快，例如約50倍)的速率沉積上述金屬層100。
藉由物理氣相沉積製程實施物理濺鍍(sputtering)可導致上述金屬層100的定向相依沉積。在選擇性化學氣相沉積製程中，上述金屬層100可以以較在介電質表面上更大的速率沉積在磊晶源極/汲極區60(例如，SiGe中的鍺)上，上述介電質表面例如接觸蝕刻終止70、第一層間介電層72、及第二層間介電層90的表面。因此，選擇性化學氣相沉積製程的定向相依性(directional-dependency)可源於將要在其上沉積金屬層100的底層結構。舉例來說，相較於大致上垂直的表面，金屬層100可藉由選擇性化學氣相沉積製程以較大速率沉積於大致上水平的表面上，其中大致上垂直的表面為接觸蝕刻終止70、第一 層間介電層72、及第二層間介電層90的介電表面，且大致上水平的表面為磊晶源極/汲極區60的表面。
第7A圖及第7B圖繪示出藉由第一電漿製程自部分金屬層100形成第一經處理阻障層110。上述第一電漿製程沒有或具有低度定向相依性。上述第一電漿製程將金屬層100暴露至含氮電漿，其氮化一部分的金屬層100以形成上述第一經處理阻障層110。由於上述第一電漿製程沒有或具有低度定向相依性，上述部分金屬層100的氮化接近或完全共形。進行上述第一電漿製程以沿著垂直表面(例如，沿著上述開口92的側壁)將上述部分金屬層100氮化第三厚度T3。舉例來說，上述第一電漿製程可沿著開口92的介電側壁將上述部分金屬層100完全氮化。將顯而易見的是，於此處描述的上述金屬層100的多重電漿製程及定向相依沉積允許形成在開口92的側壁上的金屬層100及隨後的阻障層的厚度較先前實施的厚度薄，同時在其他地方獲得足夠厚度的阻障層，例如在磊晶源極/汲極區60上。
在一些範例中，上述第一電漿製程為高壓電漿製程。上述第一電漿製程可以使用電容耦合電漿(capacitively coupled plasma,CCP)實施。上述第一電漿製程使用含氮氣體，例如氮(nitrogen,N2)、氨(ammonia,NH3)、一氧化二氮(nitrous oxide,N2O)、成形氣體(forming gas)(例如，N2/H2混合物)、相似氣體、或上述之組合，以及載送氣體(carrier gas)，例如氫(hydrogen,H2)、氬(argon,Ar)、或相似氣體。在上述第一電漿製程期間，上述含氮氣體的流速可以是高流速，例如範圍在約2000sccm至約3000sccm。在上述第一電漿製程期間，上述載送 氣體的流速可以相等於上述含氮氣體的流速，但上述載送氣體亦可使用其他流速。上述第一電漿製程的壓力可以大於或相等於約5Torr。上述第一電漿製程之電漿產生器的功率(power)可以是低功率，例如範圍在約1W至約1000W。上述第一電漿製程的溫度可以是低溫，例如室溫(例如，約23℃)至約400℃。上述第一電漿製程的電漿可以是高密度及高能量電漿。
在一些範例中，如果針對上述第一電漿製程實施高壓電漿製程，則可以通過高壓電漿的多個週期來實施第一電漿製程。各個週期可包括將金屬層暴露至高壓電漿的持續時間(例如，「電漿開啟(plasma on)」階段)以及隨後將金屬層100自高壓電漿的暴露中移開的持續時間(例如，「電漿關閉(plasma off)」或「冷卻(cooling)」階段)。上述將金屬層暴露至高壓電漿的持續時間範圍可在約5秒至約120秒。在一些範例中，上述週期可重複5次至10次的範圍。相較於單個且較長持續時間的高壓電漿暴露，藉由在這些範例中進行多次週期，可以減少半導體基板40上的一些組件(例如閘極間隔物56)的緻密化(densification)和收縮(shrinkage)。藉由減少閘極間隔物56的緻密化和收縮，可減少閘極間隔物56的介電數值(k值)及相應的寄生電容(parasitic capacitance)的增加。此外，相較於單一週期電漿製，藉由實施多個週期，經受電漿製程的結構可不升溫的那麼多。
上述第一經處理阻障層110的第四厚度T4位於大致水平的表面(例如，大約0度傾斜角)。上述第一經處理阻障層110的第五厚度T5位於傾斜表面(例如，大約45度傾斜角)。上 述第一經處理阻障層110的第六厚度T6位於大致上垂直的表面(例如，大約90度傾斜角)。上述第四、第五、及第六厚度T4、T5、T6大致上相等，但第四厚度T4可稍大於第五厚度T5，第五厚度T5可稍大於第六厚度T6。在一些範例中，上述第四厚度T4範圍可在約0.5奈米至約3奈米，且第五厚度T5及第六厚度T6範圍各可在約0.5奈米至約3奈米。在一些範例中，第四厚度T4對第六厚度T6的比值小於約2，例如範圍在約1.5至約5。因此，可以在大致上水平的表面以大致上垂直的表面的2倍或更小的速率來氮化上述金屬層100，以形成上述第一經處理阻障層110。
第8A圖及第8B圖繪示出藉由第二電漿製程自部分金屬層100形成第二經處理阻障層120，且上述第二經處理阻障層120包括第一經處理阻障層110。相較於上述第一電漿製程，上述第二電漿製程具有較高的定向相依性。上述第二電漿製程將金屬層100及第一經處理阻障層110暴露至含氮電漿，其進一步將部分金屬層110氮化以形成上述第二經處理阻障層120。因此，上述第二經處理阻障層120可以是金屬氮化物(例如，TiN)。由於上述第二電漿製程具有較高的定向相依性，上述部分金屬層100的氮化可基於金屬層100的支撐表面的方向性而變化。進行上述第二電漿製程將上述金屬層100沿著低傾斜角表面(例如，沿著上述磊晶源極/汲極區60的上部水平表面)的部分氮化。這可以沿著上述磊晶源極/汲極區60形成較厚的第二經處理阻障層120，而不會顯著地進一步氮化金屬層100沿著例如磊晶源極/汲極區60的側壁62的部分。因此，在形成上述第 二經處理阻障層120之後，部分之金屬層100可沿著磊晶源極/汲極區60的側壁62保留。
在一些範例中，上述第二電漿製程為低壓電漿製程。上述第二電漿製程可以使用電容耦合電漿(CCP)實施。上述第二電漿製程使用含氮氣體，例如氮(nitrogen,N2)、氨(ammonia,NH3)、銨(ammonium,NH)、相似氣體、或上述之組合，以及載送氣體(carrier gas)，例如氫(hydrogen,H2)、氬(argon,Ar)、或相似氣體。在上述第二電漿製程期間，上述含氮氣體的流速可以是高流速，例如範圍在約2000sccm至約3000sccm。在上述第二電漿製程期間，上述載送氣體的流速可以相等於上述含氮氣體的流速，但上述載送氣體亦可使用其他流速。上述第二電漿製程的壓力可以少於或相等於約2Torr。上述第二電漿製程之電漿產生器的功率(power)可以是高功率，例如範圍在約100W至約2000W。上述第二電漿製程的溫度可以是低溫，例如室溫(例如，約23℃)至約400℃。上述第二電漿製程的電漿可以是低密度及低能量電漿。在上述第二電漿製程期間，可使用範圍在約100W至約2000W的射頻功率(RF power)對基板載台施加偏壓，例如為750W。將上述金屬層100及第一經處理阻障層110暴露至低壓電漿的持續時間範圍可在約5秒至約120秒。
上述第二經處理阻障層120的第七厚度T7位於大致水平的表面(例如，大約0度傾斜角)。上述第二經處理阻障層120的第八厚度T8位於傾斜表面(例如，大約45度傾斜角)。上述第二經處理阻障層120的第六厚度T6位於大致上垂直的表面 (例如，大約90度傾斜角)，並且係從第一經處理阻障層110留下的。上述第七厚度T7大於第八厚度T8，第八厚度T8大於第六厚度T6。在一些範例中，上述第七厚度T7範圍可在約0.5奈米至約5奈米，且第八厚度T8範圍可在約0.5奈米至約4奈米。相較於在大致上垂直的表面的氮化，在大致上水平的表面可以其4倍或更高的速率來氮化上述金屬層100及第一經處理阻障層110以形成上述第二經處理阻障層120。
雖然此處描述實施兩道電漿製程以形成阻障層120(亦稱為第二經處理阻障層120)，其他範例可實施更多道電漿製程以形成阻障層120。
在第二電漿製程之後，部分之金屬層100可沿著磊晶源極/汲極區60的側壁62、其他大致上非水平的表面、及大致上水平的表面保留。這些部分之金屬層100可以保留而不被多重電漿製程氮化。
第9A圖及第9B圖繪示出沿著磊晶源極/汲極區60形成矽化物區130。藉由將相應磊晶源極/汲極區60的上部與金屬層100反應以在磊晶源極/汲極區60上形成上述矽化物區130(例如，TiSi或TiSiGe)。進行退火以促進上述磊晶源極/汲極區60與金屬層100的反應。舉例來說，上述退火可以具有範圍在約500℃至約700℃的溫度，但亦可實施其他退火製程及/或其他溫度。如下所詳述的，在多重電漿製程之後，由於部分之金屬層100沿著磊晶源極/汲極區60的側壁62及其他大致上非水平的表面保留，所以磊晶源極/汲極區60可與那些部分之金屬層100反應以在磊晶源極/汲極區60的側壁62及其他大致上 非水平的表面處形成矽化物區130。
第10A圖及第10B圖繪示出將導電填充材料140形成在開口92中以填充開口92。可將上述導電填充材料140沉積在阻障層120上且填充開口92。上述導電填充材料140可為或包括鈷、鎢、銅、釕、鋁、金、銀、上述之合金、相似材料、或上述之組合，且可藉由化學氣相沉積、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積、或其他沉積技術沉積。在沉積上述導電填充材料140之後，可藉由使用例如化學機械研磨的平坦化製程來去除過量的導電填充材料140、阻障層120、及金屬層100。上述平坦化製程可自第二層間介電層90之頂表面上方去除過量的導電填充材料140、阻障層120、及金屬層100。因此，導電部件(包括上述導電填充材料140、阻障層120、及矽化物區130)的頂表面及上述第二層間介電層90的頂表面可為共平面。上述導電部件可為或可稱為接觸件、插塞(plug)等。
第11圖係根據一些實施例，繪示出第10B圖之一部分結構的剖面示意圖。第11圖中的矽化物區130沿著磊晶源極/汲極區60的大致上所有表面延伸，其中導電部件(包括上述導電填充材料140、阻障層120、及矽化物區130)與磊晶源極/汲極區60接觸。上述矽化物區130設置在磊晶源極/汲極區60及阻障層120之間，且阻障層120未直接接觸磊晶源極/汲極區60的大致上部分或任意表面，其中導電部件與磊晶源極/汲極區60接觸。上述矽化物區130沿著磊晶源極/汲極區60的水平及/或具有傾斜角小於40度的表面延伸，且更進一步沿著磊晶源極/汲極區60的具有傾斜角為40度或更大、50度或更大、60度或更大、 70度或更大、及80度或更大(例如，包括垂直側壁)的表面延伸。
第11圖中繪示以及於下描述的範例僅僅是為了示出範例的各面向，且其他範例可具有其他部件或尺寸。藉由虛線繪示出位置150、152、154、及156以顯示出此處所描述之橫跨上述矽化物區130及阻障層120的厚度的方向。上述磊晶源極/汲極區60在位置150處具有側壁62、在位置152處具有傾斜表面、及在位置154處具有大致上水平的表面。位置156為藉由開口92形成的第一層間介電層72的側壁。在位置150處的矽化物區130的厚度為0.95奈米，且在位置150處的阻障層120的厚度為2.65奈米。在位置152處的矽化物區130的厚度為3.21奈米，且在位置152處的阻障層120的厚度為2.61奈米。在位置154處的矽化物區130的厚度為6.33奈米，且在位置154處的阻障層120的厚度為2.92奈米。在位置156處的阻障層120的厚度為1.87奈米。因此，在位置156處的阻障層120的厚度可小於在位置150、152、及154處的阻障層120的相應厚度。此外，在位置154處的阻障層120的厚度可大於在位置150及152處的阻障層120的相應厚度。
自第11圖可看出，上述矽化物區130可沿著磊晶源極/汲極區60的側壁62、傾斜表面、及大致上水平的表面。上述多重電漿製程的方向性可以導致沿著磊晶源極/汲極區60形成足夠厚的阻障層120而不消耗位於例如磊晶源極/汲極區60的側壁62或其他大致上非水平的表面的所有的金屬，且因此，矽化物區130可形成在磊晶源極/汲極區60的側壁62、傾斜表面、及大致上水平的表面上。這可以增加上述矽化物區130與 磊晶源極/汲極區60的接觸面積，且可從而降低接觸電阻。此外，相較於用以形成矽化物區的其他技術，上述矽化物區130可形成為具有更均勻的厚度。增加上述矽化物區130中的厚度均勻度可減少磊晶源極/汲極區60中的接面突刺(junction spiking)。舉例來說，於前描述的第二電漿製程可控制磊晶源極/汲極區60上的阻障層120及部分的金屬層100的厚度以實現上述增加的均勻度。
另外，沿著矽化物區130之阻障層120的厚度可足以防止在後續製程期間的矽化物區130的氧化。因此，在矽化物區130及阻障層120之間的界面處可發生較少的氧化。
此外，在一些使用於此描述的製程的範例中，上述矽化物區130及與矽化物區130的界面可以是無空孔(void)的。在一些製程中，例如當以與矽化物區的形成無關的方式沉積(例如，藉由原子層沉積)阻障層時，則可能在矽化物區及其下的磊晶源極/汲極區之間形成空孔。在測試中，使用多重電漿製程來處理金屬層100以形成阻障層120及使用金屬層的剩餘部分來形成矽化物區130不會導致空孔形成在矽化物區130中或位於與相應矽化物區130的界面處。
更進一步來說，藉由使用如此處所述的定向製程，可減少位於開口92之側壁(例如，上述第一層間介電層72及第二層間介電層90的側壁)上的阻障層120的厚度。對於使用導電填充材料140填充開口92而言，透過降低此厚度可降低開口92的深寬比(aspect ratio)，從而為導電填充材料140的沉積創造出更大的寬裕度。這可以導致所形成的裝置的良率增加。一 般而言，在開口92的側壁上的阻障層120的厚度小於沿著矽化物區130的阻障層120的厚度，這可以(i)提升上述導電填充材料140的間隙填充能力，以及(ii)提升矽化物區130的保護性。
在一些範例中，用於形成上述阻障層120及矽化物區130的製程(例如，金屬層100的沉積、多重電漿製程、及退火)可以不使用任何包括碳(carbon,C)或氟(fluorine,F)的流體(例如，如前驅物氣體、載送氣體、及/或環境氣體的氣體；及/或液體)。這可以使上述金屬層100及隨後形成的阻障層120及矽化物區130不含碳及氟。上述阻障層120可因此改善例如第一層間介電層72(及/或第二層間介電層90)及導電填充材料140之間的黏著性。
第12圖係根據一些實施例，繪示出用於形成導電部件的示例方法的流程圖。第13至15圖係根據一些實施例，描繪出第12圖之不同步驟的面向的圖表。
在步驟202中，以形成開口至源極/汲極區，上述開口穿過一或多個介電層。在第5A圖及第5B圖中繪示且描述了步驟202的範例。舉例來說，穿過第二層間介電層90、第一層間介電層72、及接觸蝕刻終止層70形成開口92至磊晶源極/汲極區60。
在步驟204中，使用定向相依沉積製程在開口中沉積金屬層。在第6A圖及第6B圖中繪示且描述了步驟204的範例。舉例來說，使用例如物理氣相沉積或選擇性化學氣相沉積在開口92中沉積上述金屬層100。如第13圖中的圖表所示，可沉積上述金屬層(例如，剛沉積的(as-deposited)金屬300)以具有 厚度為底層支撐表面的傾斜角的函數。
在步驟206中，使用第一電漿製程氮化部分金屬層。在第7A圖及第7B圖中繪示且描述了步驟206的範例。舉例來說，使用第一電漿製程100來氮化部分金屬層100以形成上述第一經處理阻障層110。如第14圖中的圖表所示，可氮化上述金屬層(例如，第一經處理氮化物302)以具有厚度為底層支撐表面的傾斜角的函數，其對於傾斜角具有低相依性(例如，函數的斜率幅度較低)。
在步驟208中，使用第二電漿製程氮化金屬層之未氮化部分。在第8A圖及第8B圖中繪示且描述了步驟208的範例。舉例來說，使用第二電漿製程來氮化部分金屬層100以形成上述第二經處理阻障層120。如第15圖中的圖表所示，可氮化上述金屬層(例如，第二經處理氮化物304)以具有厚度為底層支撐表面的傾斜角的函數，其對於傾斜角具有高相依性(例如，函數的斜率幅度較高)。如第15圖中所示，藉由多重電漿製程的金屬層的氮化通常不是累加的一例如，由藉由上述第二電漿製程所導致的氮化厚度不會添加至由藉由上述第一電漿製程所導致的氮化厚度，但是在邊界302及邊界304的交叉處可能會發生累加效應。因此，在第15圖的範例中，對於傾斜角為大約56度或更小的表面，上述第二電漿製程的氮化主導了氮化金屬層的厚度，而且對於傾斜角為大約56度或更大的表面，上述第一電漿製程的氮化主導了氮化金屬層的厚度。從第15圖中亦可看見，作為上述定向相依沉積及多重電漿製程的結果，氮化了具有傾斜角大約86度或更大的表面上的所有金屬，因此在 這些表面上沒有未氮化金屬層。本領域具有通常知識者將容易理解可藉由改變製程參數及/或例如剛沉積的金屬層300的厚度來完成氮化金屬層的不同厚度及/或不同傾斜角之間的關係。
在步驟210中，藉由將源極/汲極區與未氮化金屬層反應以在源極/汲極區上形成矽化物區。在第9A圖及第9B圖中繪示且描述了步驟210的範例。舉例來說，藉由將磊晶源極/汲極區60與未氮化金屬層100反應以在磊晶源極/汲極區60上形成上述的矽化物區130。如第15圖中的圖表所示，剛沉積的金屬300的未氮化部分(例如，在邊界300、302、及304的交叉點之間所定義出的區域)可用於與源極/汲極區反應以形成矽化物區。
在步驟212中，在開口中沉積導電填充材料以填充開口。在第10A圖及第10B圖中繪示且描述了步驟212的範例。舉例來說，在開口92中沉積導電填充材料140以填充開口92。
一些實施例可達成一些優點。藉由一些實施例形成矽化物區可具有增加的面積以減少接觸電阻。上述矽化物區亦可具有增加的厚度均勻度，其可減少在底層源極/汲極區中的接面突刺的風險。另外，可減少位於矽化物處或之中的空孔發生率。此外，可形成具有良好的黏著特性且能夠防止矽化物區的氧化的阻障層。更進一步，可創造出更大的製程寬裕度，其可以提升產品良率。
一實施例為一種半導體製程方法。在開口中沉積金屬層至基板上的源極/汲極區，上述開口穿過一或多個介電 層，上述金屬層沿著上述源極/汲極區且沿著上述一或多個介電層之側壁，其至少部分定義了上述開口。氮化上述金屬層，包括進行多重電漿製程，上述多重電漿製程包含至少一個定向電漿製程，以沿著上述一或多個介電層之側壁造成上述金屬層的第一部分的氮化以及沿著上述源極/汲極區造成上述金屬層的第二部分的部分氮化，其中上述金屬層的一部份保持未被上述多重電漿製程氮化。形成矽化物區，包括使上述金屬層的未氮化部分與上述源極/汲極區的一部份反應。於開口中設置導電材料，位於上述金屬層經氮化的第一部分及上述金屬層經氮化的第二部分上。在一實施例中，沉積上述金屬層包括使用定向相依沉積製程。在一實施例中，剛沉積時，上述金屬層沿著上述一或多個介電層之側壁具有第一厚度且沿著上述源極/汲極區具有第二厚度，上述第二厚度大於上述第一厚度。在一實施例中，進行上述多重電漿製程包括進行第一電漿製程，包括使用第一含氮電漿，以及在進行上述第一電漿製程之後，進行第二電漿製程，包括使用第二含氮電漿，其中上述第二電漿製程的定向相依性大於上述第一電漿製程的定向相依性。在一實施例中，進行上述多重電漿製程包括進行第一電漿製程，包括使用第一含氮電漿，以及在進行上述第一電漿製程之後，進行第二電漿製程，包括使用第二含氮電漿，其中上述第一電漿製程的壓力大於上述第二電漿製程的壓力。在一實施例中，進行上述第一電漿製程的步驟包括進行多個週期(cycle)，其中各週期包括將上述金屬層暴露至上述第一含氮電漿第一持續時間，以及將上述金屬層自第一含氮電漿的暴露中移開第二持續 時間。在一實施例中，進行上述多重電漿製程的步驟包括進行第一電漿製程，包括使用第一含氮電漿，以及在進行上述第一電漿製程之後，進行第二電漿製程，包括使用第二含氮電漿，其中上述第一電漿製程的密度及能量分別大於上述第二電漿製程的密度及能量。在一實施例中，在沒有含碳流體及沒有含氟流體的情況下進行上述金屬層的沉積、上述金屬層的氮化、以及上述矽化區的形成。
另一實施例為一種半導體製程方法。在開口中沉積金屬層，上述開口穿過一或多個介電層至基板上的源極/汲極區。上述金屬層沿著上述開口之側壁且沿著上述源極/汲極區。氮化上述金屬層的第一部分及上述金屬層的第二部分。上述氮化步驟包括進行多重電漿製程。上述金屬層的第一部分沿著上述開口的側壁，且上述金屬層的第二部分沿著上述源極/汲極區。在上述金屬層的第二部分及上述源極/汲極區之間設置金屬層的第三部分，且不藉由多重電漿製程進行氮化。上述多重電漿製程包括至少一個定向電漿製程。形成矽化物區。上述矽化物區的形成步驟包括將上述金屬層的第三部分與源極/汲極區的一部份反應。形成導電材料在位於上述金屬層經氮化的第一部分及上述金屬層經氮化的第二部分上的開口中。
另一實施例為一種半導體結構。上述半導體結構包括位於基板之主動區中的源極/汲極區、具有側壁的介電結構、以及沿著上述介電結構之側壁的導電部件。上述源極/汲極區之上表面具有相對於上述基板的主平面的個別切線的多個傾斜角，上述傾斜角為40度或更大。上述導電部件包括沿著 上述源極/汲極區的矽化物區、沿著上述介電結構的側壁且沿著上述矽化物區的阻障層、以及位於上述阻障層上的導電材料。上述矽化區沿著上述源極/汲極區的上表面延伸至與上述導電部件接觸，且具有相對於上述基板的主平面的個別切線的多個傾斜角，上述傾斜角為40度或更大。上述矽化物區設置在上述源極/汲極區及上述阻障層之間。在一實施例中，上述阻障層接觸上述介電結構之側壁。在一實施例中，上述阻障層為金屬氮化物。在一實施例中，位於上述介電結構之側壁的阻障層之厚度小於位於上述矽化物區的阻障層之厚度。在一實施例中，上述矽化物區係沿著上述源極/汲極區的垂直側壁。
另一實施例為一種半導體製程方法。形成開口，上述開口穿過一或多個介電層至半導體材料。沉積金屬層於上述開口中，上述金屬層之厚度根據上述金屬層的個別支撐表面的方向性而變化。將上述金屬層暴露至第一含氮電漿。將上述金屬層暴露至第二含氮電漿，上述第一含氮電漿及上述第二含氮電漿各自將上述金屬層的至少第一部分轉換成金屬氮化物層，上述第二含氮電漿具有大於上述第一含氮電漿的定向相依性。將上述金屬層的第二部分與上述半導體材料反應以在上述半導體材料上形成矽化物區。上述矽化物區設置在上述半導體材料及上述金屬氮化物層之間。形成導電材料於位於上述金屬氮化物層上的開口中。在一實施例中，上述金屬氮化物層接觸上述一或多個介電層的側壁。在一實施例中，上述第一含氮電漿之壓力大於上述第二含氮電漿之壓力。在一實施例中，其中將上述金屬層暴露至上述第一含氮電漿的步驟包括，於多個週 期中將上述金屬層暴露至上述第一含氮電漿，其中各週期包括將上述金屬層暴露至上述第一含氮電漿第一持續時間，以及將上述金屬層自第一含氮電漿的暴露中移開第二持續時間。在一實施例中，上述第一含氮電漿之密度大於上述第二含氮電漿之密度。在一實施例中，上述第一含氮電漿之能量大於上述第二含氮電漿之能量。在一實施例中，沉積上述金屬層、將上述金屬層暴露至上述第一含氮電漿及上述第二含氮電漿、以及將上述金屬層之第二部分與上述半導體材料反應不包含使用含碳流體及含氟流體。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
40‧‧‧基板
48‧‧‧隔離區
56’‧‧‧殘餘閘極間隔物
60‧‧‧磊晶源極/汲極區
62‧‧‧側壁
70‧‧‧接觸蝕刻終止層
72‧‧‧層間介電質
120‧‧‧第二經處理阻障層
130‧‧‧矽化物區
140‧‧‧導電填充材料
150、152、154、156‧‧‧位置

Claims (14)

  1. 一種半導體製程方法，該方法包括：在一開口中沉積一金屬層，該開口穿過一或多個介電層至一基板上的一源極/汲極區，該金屬層沿著該源極/汲極區且沿著該一或多個介電層之側壁，該側壁至少部分定義了該開口；氮化該金屬層，包括進行一多重電漿製程，該多重電漿製程包含至少一個定向相依(directional-dependent)電漿製程，以沿著該一或多個介電層之側壁造成該金屬層的一第一部分的氮化以及沿著該源極/汲極區造成該金屬層的一第二部分的部分氮化，其中該金屬層的一部份保持未被該多重電漿製程氮化；形成一矽化物區，包括使該金屬層的未氮化部分與該源極/汲極區的一部份反應；以及於該開口中設置一導電材料，位於該金屬層經氮化的該第一部分及該金屬層經氮化的該第二部分上。
  2. 如申請專利範圍第1項所述之半導體製程方法，其中沉積該金屬層的步驟包括使用一定向相依沉積製程。
  3. 如申請專利範圍第1項所述之半導體製程方法，其中，剛沉積時，該金屬層沿著該一或多個介電層之側壁具有一第一厚度且沿著該源極/汲極區具有一第二厚度，該第二厚度大於該第一厚度。
  4. 如申請專利範圍第1-3項中任一項所述之半導體製程方法，其中進行該多重電漿製程的步驟包括： 進行一第一電漿製程，包括使用一第一含氮電漿；以及在進行該第一電漿製程之後，進行一第二電漿製程，包括使用一第二含氮電漿，其中該第二電漿製程的定向相依性大於該第一電漿製程的定向相依性。
  5. 如申請專利範圍第1-3項中任一項所述之半導體製程方法，其中進行該多重電漿製程的步驟包括：進行一第一電漿製程，包括使用一第一含氮電漿；以及在進行該第一電漿製程之後，進行一第二電漿製程，包括使用一第二含氮電漿，其中該第一電漿製程的壓力大於該第二電漿製程的壓力。
  6. 如申請專利範圍第5項所述之半導體製程方法，其中進行該第一電漿製程的步驟包括進行多個週期(cycle)，其中各週期包括：將該金屬層暴露至該第一含氮電漿一第一持續時間；以及將該金屬層自該第一含氮電漿的暴露中移開一第二持續時間。
  7. 如申請專利範圍第1-3項中任一項所述之半導體製程方法，其中進行該多重電漿製程包括：進行一第一電漿製程，包括使用一第一含氮電漿；以及在進行該第一電漿製程之後，進行一第二電漿製程，包括使用一第二含氮電漿，其中該第一電漿製程的密度及能量分別大於該第二電漿製程的密度及能量。
  8. 如申請專利範圍第1-3項中任一項所述之半導體製程方法，其中在沒有含碳流體及沒有含氟流體的情況下進行該金屬 層的沉積、該金屬層的氮化、以及該矽化物區的形成。
  9. 一種半導體結構，包括：一源極/汲極區，位於一基板之一主動區中，該源極/汲極區之上表面具有相對於該基板的主平面的個別切線的多個傾斜角，該些傾斜角為40度或更大；一介電結構，具有一側壁；以及一導電部件，沿著該介電結構之側壁，該導電部件包括：一矽化物區，沿著該源極/汲極區，該矽化物區沿著該源極/汲極區的上表面延伸至與該導電部件接觸，且具有相對於該基板的主平面的個別切線的多個傾斜角，該些傾斜角為40度或更大；一阻障層，沿著該介電結構的側壁且沿著該矽化物區，該矽化物區設置在該源極/汲極區及該阻障層之間，其中該阻障層接觸該介電結構之側壁；以及一導電材料，位於該阻障層上。
  10. 如申請專利範圍第9項所述之半導體結構，其中該阻障層為一金屬氮化物。
  11. 如申請專利範圍第9-10項中任一項所述之半導體結構，其中位於該介電結構之側壁的該阻障層之厚度小於位於該矽化物區的該阻障層之厚度。
  12. 如申請專利範圍第9-10項中任一項所述之半導體結構，其中該矽化物區係沿著該源極/汲極區的垂直側壁。
  13. 一種半導體製程方法，該方法包括：形成一開口，該開口穿過一或多個介電層至一半導體材料； 沉積一金屬層於該開口中，該金屬層之厚度根據該金屬層的一個別支撐表面的方向性而變化；將該金屬層暴露至一第一含氮電漿；將該金屬層暴露至一第二含氮電漿，該第一含氮電漿及該第二含氮電漿各自將該金屬層的至少一第一部分轉換成一金屬氮化物層，該第二含氮電漿具有大於該第一含氮電漿的定向相依性；將該金屬層的一第二部分與該半導體材料反應以在該半導體材料上形成一矽化物區，該矽化物區設置在該半導體材料及該金屬氮化物層之間；以及形成一導電材料於位於該金屬氮化物層上的該開口中。
  14. 如申請專利範圍第13項所述之半導體製程方法，其中該第一含氮電漿之壓力大於該第二含氮電漿之壓力。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
KR102476142B1 (ko) 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11043414B2 (en) * 2019-10-16 2021-06-22 Micron Technology, Inc. Microelectronic devices with conductive contacts to silicide regions, and related devices
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US11450572B2 (en) * 2020-05-22 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11349005B2 (en) * 2020-05-22 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide structures in transistors and methods of forming
US11888064B2 (en) * 2020-06-01 2024-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11227922B2 (en) * 2020-06-18 2022-01-18 International Business Machines Corporation Sloped epitaxy buried contact
US11502000B2 (en) * 2020-08-24 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom lateral expansion of contact plugs through implantation
KR102825818B1 (ko) * 2020-10-13 2025-06-30 삼성전자주식회사 반도체 장치
CN112687627A (zh) * 2020-12-25 2021-04-20 上海华力集成电路制造有限公司 鳍式场效应晶体管及其制造方法
KR20220113560A (ko) 2021-02-05 2022-08-16 삼성전자주식회사 반도체 장치
US11575017B2 (en) * 2021-06-14 2023-02-07 Nanya Technology Corporation Semiconductor device with void-free contact and method for preparing the same
US12439669B2 (en) * 2021-06-25 2025-10-07 Intel Corporation Co-deposition of titanium and silicon for improved silicon germanium source and drain contacts
KR20230012361A (ko) * 2021-07-15 2023-01-26 삼성전자주식회사 집적회로 소자
US12389617B2 (en) * 2021-11-24 2025-08-12 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device and method of fabricating the same
US20230343820A1 (en) * 2022-04-21 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603187A (zh) * 2014-07-01 2016-01-16 台灣積體電路製造股份有限公司 半導體裝置及接觸結構的形成方法
TW201725615A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399512B1 (en) * 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
US7160800B2 (en) * 2005-01-07 2007-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Decreasing metal-silicide oxidation during wafer queue time
US8039391B1 (en) * 2006-03-27 2011-10-18 Spansion Llc Method of forming a contact in a semiconductor device with engineered plasma treatment profile of barrier metal layer
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20140273365A1 (en) 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US9076823B2 (en) * 2013-09-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer metal deposition in silicide formation
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9331159B1 (en) 2015-02-06 2016-05-03 Globalfoundries Inc. Fabricating transistor(s) with raised active regions having angled upper surfaces
US9396995B1 (en) 2015-02-27 2016-07-19 Globalfoundries Inc. MOL contact metallization scheme for improved yield and device reliability
US9922978B2 (en) * 2015-08-21 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with recessed source/drain structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR20170141552A (ko) * 2016-06-15 2017-12-26 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US10453935B2 (en) * 2017-04-20 2019-10-22 International Business Machines Corporation Thermally stable salicide formation for salicide first contacts
US10686074B2 (en) * 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with doped region in source/drain structure and method for forming the same
US10332789B2 (en) * 2017-11-27 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with TiN adhesion layer for forming a contact plug

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603187A (zh) * 2014-07-01 2016-01-16 台灣積體電路製造股份有限公司 半導體裝置及接觸結構的形成方法
TW201725615A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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