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TWI702601B - 半導體記憶裝置 - Google Patents

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TWI702601B
TWI702601B TW107115436A TW107115436A TWI702601B TW I702601 B TWI702601 B TW I702601B TW 107115436 A TW107115436 A TW 107115436A TW 107115436 A TW107115436 A TW 107115436A TW I702601 B TWI702601 B TW I702601B
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村上洋樹
小嶋英充
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華邦電子股份有限公司
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Abstract

本發明提供一種能夠正確讀取資料的半導體記憶裝置。本發明的記憶裝置包括記憶體單元陣列、頁緩衝器、差動感測放大器、輸出電路和驗證電路。頁緩衝器維持從記憶體單元陣列所讀取的資料，並且響應於列選擇信號，將所維持之資料輸出至資料匯流排。差動感測放大器響應於感測致能信號，用以感測資料匯流排上的資料。輸出電路輸出由差動感測放大器所感測的資料。驗證電路驗證差動感測放大器的操作邊限。根據驗證電路所驗證的結果，調整感測致能信號的時序。

Description

半導體記憶裝置
本發明是有關於一種半導體記憶裝置，特別是有關於一種NAND型快閃記憶體中決定讀取時序的方法。
NAND型快閃記憶體執行頁讀取操作時，是將在記憶體單元陣列中所選擇的頁資料，維持在頁緩衝器內，再依序將維持在頁緩衝器的資料輸出到外部。為提昇NAND型快閃記憶體的資料讀取速度，習知的一種快閃記憶體(例如日本特開2006-302341號公報)藉由檢測從記憶體單元陣列所選擇的單元和參考單元之間的電流差，以高速讀取多值資料。
第1圖表示NAND型快閃記憶體之讀取操作的概略示意圖。在讀取操作中，根據行位址選擇記憶體單元陣列的一頁，並將選擇頁的資料「0」或「1」維持在頁緩衝器10中。舉例來說，頁緩衝器10可以在內部包含兩級的鎖存電路，用來進行資料的流水線(pipeline)處理。列解碼器20對於列位址CA進行解碼，再將列選擇信號YS透過驅動器22輸出到列選擇電路(圖式中省略)，其中列選擇信號YS是用來從頁緩衝器10所維持之頁資料中選擇出n位元的資料。列選擇電路利用列選擇信號YS，從頁緩衝器10之鎖存電路所維持的頁資料中，選擇出n位元資料，被選擇出的n位元資料則是做為「0」、「1」之差分資料輸出到資料匯流排40的位元線對BT/BB。
n位元的位元線對BT/BB連接到n個差動感測放大器(S/A)30，n個差動感測放大器30則分別由時序控制電路50透過驅動器52輸出的致能信號SAE來致能。當差動感測放大器30被致能時，便可以偵測(感測)位元線對BT/BB的差動資料。由差動感測放大器30所偵測到的n位元資料，則送入輸出入電路60。
輸出入電路60包括連接n個正反器(Flip-Flop，FF)的並列/串列轉換電路，並列/串列轉換電路響應於內部時脈信號PSCCLK，將差動感測放大器30所感測的n位元資料轉換成m位元串列資料。轉換後的串列資料則透過驅動器62，從m位元的輸出入端I/O輸出到外部。
時序控制電路50透過驅動器54產生與系統時脈信號CLK同步的時脈信號PSCCLK，和與其非同步的致能信號SAE。另外時序控制信號50會控制由列解碼器20所產生之列選擇信號YS的時序。
列解碼器20每次所選擇的位元數n，與資料匯流排40的位元寬，亦即位元線對BT/BB的數量相同。雖然輸出入端I/O的端點數可為任意，但是當輸出入端I/O的端點數為m位元時，m≦n並且n為m的k倍(m、k分別為1以上的整數)。當m小於n時，資料匯流排40的n位元是利用時脈信號PSCCLK的複數個周期，從輸出入電路60輸出。例如，若資料匯流排40的位元線對BT/BB為8位元，而輸出入端I/O端點數為4，在時脈信號PSCCLK的第一周期內，由差動感測放大器30感測8位元資料中的4位元資料，同時由輸出入端I/O的4個端點輸出，做為來自 輸出入電路60的4位元串列資料。在時脈信號PSCCLK的第二周期內，剩下的4位元則同時由輸出入端I/O的4個端點輸出，做為利用輸出入電路60轉換而成的4位元串列資料。4位元資料的選擇方式可以任意，例如先選擇資料匯流排40的偶數4個位元，再選擇奇數4個位元；或者可以先選擇資料匯流排40的高位4個位元，再選擇低位4個位元。
第2圖表示NAND型快閃記憶體中讀取操作的時序圖。在此例中，輸出入端I/O的端點數是4個(m=4)，資料匯流排40是8位元(n=8)。另外在頁讀取操作中，利用位址計數器會自動地遞增列位址，對應於此可以從頁緩衝器10取得後續n位元資料到資料匯流排40。在頁讀取操作中，可以連續地輸出一整個頁的資料，或者也可以輸出一頁中的部分資料。
在時刻t0，系統時脈信號CLK被輸入；在距此系統時脈信號CLK延遲既定時間的時刻t1，將列選擇信號YS輸出到列選擇電路，列選擇電路則從頁緩衝器10所維持的一頁資料中，選擇出8位元資料。被選擇的8位元資料則以差分資料輸出到資料匯流排40的n位元之位元線對BT/BB。
n位元之位元線對BT/BB則透過列選擇電路的複數個列選擇電晶體，連接到頁緩衝器10的複數個鎖存電路。其中，列選擇信號YS所選擇的列選擇電晶體被導通，使鎖存電路和位元線對BT/BB電性連接。由於位元線對BT/BB的實體配線是依所連接之頁緩衝器數量而存在，這使得位元線對BT/BB的配線電容和配線電阻都比較大，並且利用一個差動感測放大器30來進行感測。因此，直到位元線對BT/BB上達到既定以上的電位 差而使得差動感測放大器30能夠感測為止，就需要既定的時間。
時序控制電路50則在位元線對BT/BB之電位差能夠被差動感測放大器30感測到的時刻t2，輸出致能信號SAE。差動感測放大器30響應於致能信號SAE的上昇邊緣，對資料匯流排40中位元線對BT/BB上的資料D1[7：0]進行感測。
接著時序控制電路50在時刻t3，輸出時脈信號PSCCLK的第一周期，其中藉由將系統時脈信號CLK延遲一既定時間以獲得時脈信號PSCCLK。輸出入電路60響應於時脈信號PSCCLK的上昇邊緣，從差動感測放大器30所感測到的8位元資料中選擇出4位元資料D1[7：4]轉換成串列資料，同時從輸出入端I/O的4個端點輸出。接著在時刻t4，將時脈信號PSCCLK的第二周期輸出到輸出入電路60，輸出入電路60則將差動感測放大器30所感測到的其餘4位元資料D1[3：0]轉換成串列資料，同時從輸出入端I/O的4個端點輸出。
由於差動感測放大器30需要在位元線對BT/BB的電位差達到既定以上後才會致能，致能信號的時序會設定在既定的邊限(margin)內。然而，快閃記憶體的操作環境各有不同(例如電源電壓的變動或操作溫度的變動)，所設定的邊限也未必是最適當的，使正確資料不能被載入至輸出入電路60，恐有輸出錯誤資料的可能。
為了解決如上述的習知技術問題，本發明的目的在於提供一種能夠正確讀取資料的半導體記憶裝置。
本發明之半導體記憶裝置，其包括維持電路、感測電路、輸出電路以及驗證電路。維持裝置被配置為維持從記憶體單元陣列所讀取的資料，並且響應於列選擇信號，將所維持之上述資料輸出至資料匯流排。感測電路被配置為響應於感測致能信號，感測上述資料匯流排上的上述資料。輸出電路被配置為輸出上述感測電路所感測的上述資料。驗證電路被配置為驗證上述感測電路之操作邊限，並輸出驗證結果。其中，根據上述驗證電路的上述驗證結果，設定上述感測致能信號的時序。
在較佳實施態樣中，上述驗證電路更包括複製電路，其設置於距上述列選擇信號的輸出節點最遠端的位置。上述複製電路響應於上述列選擇信號，將所維持之資料輸出至上述資料匯流排上。其中，上述驗證電路則根據對上述複製電路所輸出的上述資料的感測結果，產生該驗證結果。在較佳實施態樣中，上述驗證電路包括判斷電路，用以判斷上述感測結果是否等於上述複製電路所維持之上述資料，並輸出判斷結果。其中，上述驗證電路根據上述判斷電路的上述判斷結果，產生該驗證結果。在較佳實施態樣中，上述驗證電路更包括驗證感測電路，被配置為響應於對應不同時序的多個上述感測致能信號，感測上述複製電路輸出至上述資料匯流排上的上述資料，並產生多個上述感測結果；其中，上述驗證裝置根據上述多個感測結果，產生該驗證結果。在較佳實施態樣中，上述驗證電路更包括儲存元件，被配置為儲存上述多個感測結果，其中根據上述儲存元件所儲存的上述多個感測結果，設定上述感測致 能信號的時序。在較佳實施態樣中，上述驗證電路係於測試執行時運作，上述驗證電路更包括非揮發性暫存器，被配置為儲存上述驗證結果。上述半導體記憶裝置更包括控制電路，被配置為在平常操作時根據上述非揮發性暫存器中所儲存的上述驗證結果，設定上述感測致能信號的時序。在較佳實施態樣中，更包括選擇器，接收邊限驗證用資料與設定用資料，並響應於選擇控制信號輸出上述邊限驗證用資料或上述設定用資料；以及時序控制電路，接收上述選擇器的輸出，以產生上述感測致能信號。其中，上述邊限驗證用資料係儲存於上述記憶體單元陣列、測試電路或由外部提供，上述設定用資料係儲存於上述非揮發性暫存器。在較佳實施態樣中，上述驗證電路包括多個上述複製電路與多個上述驗證感測電路，上述多個驗證感測電路分別響應於上述多個感測致能信號，依序地感測所耦接的上述多個複製電路的上述資料，並依序地產生上述多個感測結果，其中，當上述多個感測結果之一者等於所耦接的上述複製電路所維持之上述資料時，上述驗證電路所輸出的上述驗證結果致能上述感測電路。在較佳實施態樣中，上述複製電路包括記憶元件，其被配置為維持與上述記憶體單元陣列無關之既定資料。在較佳實施態樣中，上述複製電路包括記憶元件，其被配置為維持從上述記憶體單元陣列所讀取的資料。在較佳實施態樣中，上述複製電路包括維持資料「0」的第一鎖存電路以及維持資料「1」的第二鎖存電路。在較佳實施態樣中，上述時序為上述感測致能信號相對於上述列選擇信號的延遲時間。在較佳實施態樣中，上述半導體記憶裝置為NAND型快閃記憶體。
依據本發明，由於驗證了感測裝置的操作邊限，再根據驗證結果來調整致能信號的時序，所以能夠因應製造偏差和操作環境變動來正確地讀取資料。
100‧‧‧記憶體單元陣列
110‧‧‧頁緩衝器
210‧‧‧感測放大器
130、140‧‧‧鎖存電路
150‧‧‧資料「1」的複製電路
160‧‧‧資料「0」的複製電路
170‧‧‧列解碼器
172‧‧‧驅動器
180‧‧‧列選擇信號的配線
190‧‧‧資料匯流排
200‧‧‧差動感測放大器
210‧‧‧時序控制電路
300‧‧‧驗證電路
330‧‧‧判斷結果維持電路
340‧‧‧暫存器
360‧‧‧選擇器
400‧‧‧差動感測放大器
410‧‧‧差動感測放大器
420、430‧‧‧判斷電路
440‧‧‧判斷電路
450‧‧‧驅動電路
第1圖表示用以說明習知快閃記憶體之讀取操作的概略示意圖。
第2圖表示習知快閃記憶體在序列讀取操作時之時序圖。
第3A圖表示在本發明第一實施例的快閃記憶體中與讀取操作有關之結構的示意圖。
第3B圖表示本發明實施例之鎖存電路範例的示意圖。
第3C圖表示列解碼器之其他配置範例的示意圖。
第4圖表示本發明第一實施例之快閃記憶體中用以驗證差動感測放大器邊限的電路範例示意圖。
第5A圖表示提供資料至時序控制電路之選擇範例的示意圖。
第5B圖表示用以說明本發明第一實施例之快閃記憶體中差動感測放大器的邊限驗證以及基於驗證結果調整感測致能信號的時序圖。
第6圖表示在本發明第二實施例的快閃記憶體中與讀取操作有關之結構的示意圖。
第7圖表示用以說明在本發明第二實施例中感測致能信號之自動產生範例的時序圖。
以下，參照圖式詳細說明本發明的實施樣態。在本發明之較佳實施例中採用的快閃記憶體是NAND型，且可以搭載或不搭載序列界面。若搭載序列界面，則還包含用來輸入序列時脈信號的端子，且資料的輸出入是與序列時脈信號同步。
請合併參考第3A圖與第4圖，其說明本發明第一實施例之快閃記憶體的主要部分，於本發明中未特別說明的結構則與一般NAND型快閃記憶體的結構相同。
記憶體單元陣列100是由複數個NAND串所形成的複數個區塊所構成。記憶體單元陣列100中各區塊的NAND串102則是透過全域位元線GBL連接至頁緩衝器110。頁緩衝器110包含連接到一頁中的所有全域位元線GBL的複數個感測放大器(S/A)120、連接到複數個感測放大器120的複數個鎖存電路(LT0)130、以及連接到複數個鎖存電路130的複數個鎖存電路(LT1)140。在讀取操作中，感測放大器120偵測在記憶體單元陣列100中由選擇字元線所選擇的記憶體單元之資料，偵測到的資料則維持於鎖存電路130。鎖存電路140與鎖存電路130構成兩級的資料流水線，如此在鎖存電路140所維持之資料輸出的期間，將下個讀取資料維持在鎖存電路130中。
本實施例中更包含兩個複製鎖存電路(LT1)140的複製電路150、160。複製電路150是維持資料「1」的鎖存電路，複製電路160則是維持資料「0」的鎖存電路。在較佳實施態樣中，複製電路150、160是固定地維持資料「1」、「0」，其與記憶體單元陣列100無關聯性。因此，複製電路150、160沒有透 過全域位元線GBL連接到記憶體單元陣列100。在其他較佳實施態樣中，複製電路150、160也可以用來維持從記憶體單元陣列100所讀取的資料。此時，複製電路150和複製電路160中之一者維持資料「1」，另一者則維持資料「0」。又或在其他較佳實施態樣中，複製電路150、160在結構上也可以是當測試操作時，用來維持由未圖示的控制電路所輸出的資料「1」、資料「0」。
頁緩衝器110的鎖存電路140以及複製電路150、160連接到資料匯流排190。響應於列解碼器170通過驅動器172所輸出的列選擇信號YS，將鎖存電路140以及複製電路150、160所維持的資料，輸出到資料匯流排190。資料匯流排190包括複數個位元線對BT/BB，其被配置為傳送頁緩衝器110所輸出資料，以及傳送複製電路150、160所輸出資料。第3B圖表示維持1位元資料的鎖存電路範例。鎖存電路將互補資料維持在一對記憶節點SR和SL上，記憶節點SR透過電晶體T1連接到位元線BT，記憶節點SL透過電晶體T2連接到位元線BB。電晶體T1、T2的閘極連接到列選擇信號YS，當被選擇鎖存電路的電晶體T1、T2導通時，維持在鎖存電路的互補資料則輸出到位元線對BT/BB。
列解碼器170的列選擇信號YS，是利用在鎖存電路140、複製電路150和160方向上延伸且由金屬等等構成的配線180進行傳送。在較佳實施態樣中，複製電路150、160是配置在配線180上與列選擇信號YS的輸出節點之物理距離為最長的最遠端。其中，列選擇信號YS的延遲特性在配線180中的最遠 端上是最惡化的。再者，由於配線180的負載電容、負載電阻的影響，列選擇信號YS在遠端的鈍化程度會比近端來得大，進而鎖存電路中電晶體T1、T2的響應也會變慢。因此，對應配線180的遠端配置的位元線對BT/BB的電位差會比對應配線180的近端配置的位元線對BT/BB的電位差來得小。於是在距離列選擇信號YS的輸出節點最遠端設置複製電路150、160，可以體現列選擇信號YS的最差延遲特性。
另外雖然在第3A圖所示的範例中，列解碼器170輸出的列選擇信號YS是從頁緩衝器110的一側朝向另一側延伸，但是在第3C圖所示的情況中，記憶體單元陣列100A、100B由兩路記憶庫(2-way bank)所構成，列解碼器170則配置在兩者中央，此時列選擇信號YS則是從中央向著左右兩側頁緩衝器110A、110B的方向上延伸傳輸。此時，複製電路150A/160A和150B/160B則分別配置在頁緩衝器110A、110B距離列解碼器170較遠的的一側的最遠端點部分。
資料匯流排190的各位元線對BT/BB連接到各差動感測放大器200。如第2圖所示，差動感測放大器200可以響應於感測致能信號SAE的上昇邊緣而被致能，而對於資料匯流排190的差分資料進行感測。輸出入電路(參考第1圖)則擷取差動感測放大器200所感測的資料，並透過輸出入端輸出到外部。
如第4圖所示，時序控制電路210接收用來控制整體操作的系統時脈信號CLK，並且基於此系統時脈信號CLK，控制列選擇信號YS的時序以及用來致能差動感測放大器200之感測致能信號SAE的時序。感測致能信號SAE是在列選擇信號 YS延遲一既定的時間後被產生，且該既定的時間為資料匯流排190的位元線對BT/BB達到既定以上的電位差所需的時間。
第4圖還繪示出在本實施例中用來驗證差動感測放大器之操作邊限的驗證電路。本實施例的驗證電路300包含複製電路150和160、差動感測放大器200A、差動感測放大器200B、判斷電路310A、判斷電路310B、判斷電路320、判斷結果維持電路330以及暫存器340。差動感測放大器200A感測從複製電路150輸出到資料匯流排190A的資料。差動感測放大器200B感測從複製電路160輸出到資料匯流排190B的資料。判斷電路310A是用來判斷是否可以正確感測到複製電路150所維持的資料「1」。判斷電路310B是用來判斷是否可以正確感測到複製電路160所維持的資料「0」。判斷電路320根據判斷電路310A和310B的判斷結果，判斷是否可以正確感測到複製電路150和160中所維持的資料「1」、「0」。判斷結果維持電路330用來維持當感測致能信號SAE的時序改變時的複數次判斷結果。暫存器340為非揮發性，用來儲存判斷結果維持電路330所維持的判斷結果。
判斷電路310A包含例如一互斥或閘(EXclusive OR，EXOR)電路，其一輸入端接收差動感測放大器200A的輸出，另一輸入端則被提供H位準。由於複製電路150是維持資料「1」，若差動感測放大器200A的輸出同為「1」，則互斥或閘電路的輸出為「L」；若差動感測放大器200A的輸出為「0」，表示複製電路150所維持資料被錯誤地感測，則互斥或閘電路的輸出為「H」。
同樣的，判斷電路310B可包含一互斥或閘(EXOR)電路，其一輸入端接收差動感測放大器200B的輸出，另一輸入端則提供L位準。由於複製電路160是維持資料「0」，若差動感測放大器200B的輸出同為「0」，則互斥或閘電路的輸出為「L」；若否，則互斥或閘電路的輸出為「H」。
判斷電路320包含例如一或閘(OR)電路，其一輸入端接收判斷電路310A的輸出，另一輸入端則接收判斷電路310B的輸出。假使兩個複製電路150和160所輸出的資料「1」、「0」正確地由差動感測放大器200A、200B所感測的話，或閘電路的輸出為「L」，若任一者為錯誤感測，或閘電路的輸出即為「H」。
判斷結果維持電路330連接至判斷電路320，用以依序維持判斷電路320所輸出的複數個判斷結果。判斷結果維持電路330例如可以是由Q位元的串接的複數個正反器FF所構成的暫存器，由判斷電路320所執行的Q次判斷結果分別以序列形式輸入到此暫存器中，再將轉換成並列形式的Q位元的判斷結果(JUDGE)輸出到暫存器340。
暫存器340為非揮發性的暫存器，用以維持Q位元的判斷結果。暫存器340例如可以是利用雷射記錄判斷結果(JUDGE)的熔絲唯讀記憶體(ROM)或非揮發性記憶體。暫存器340所維持的判斷結果被提供至時序控制電路210，時序控制電路210則根據判斷結果，調整感測致能信號SAE的時序。
此處雖未圖示，但快閃記憶體尚包含用來控制整體操作的控制部(例如微控制器或狀態機)，控制部可以控制驗 證電路300的操作。在較佳實施態樣中，快閃記憶體進行出貨前的測試時，控制部會透過驗證電路300來驗證差動感測放大器的操作邊限，再將此驗證結果儲存在暫存器340。出貨後快閃記憶體在平常讀取操作時，控制部則根據暫存器340所儲存的驗證結果，調整感測致能信號SAE的時序。
接著，參考第5圖說明本實施例中差動感測放大器的操作邊限驗證及其調整方法。如第5A圖所示，於開始時首先從選擇器360將邊限驗證用資料MA或設定用資料SET中之一者輸入到時序控制電路210。當進行測試或者驗證差動感測放大器之操作邊限時，控制部可以藉由選擇控制信號SEL來控制選擇器360，使邊限驗證用資料MA輸入到時序控制電路210。邊限驗證用資料MA是界定在驗證差動感測放大器的操作邊限時的感測致能信號SAE相關時序資訊。在本範例中，邊限驗證用資料MA是直接以記憶體位址「0h」、「1h」、…、「6h」表示，而在此位址中則儲存著用來界定感測致能相關時序的時間資訊(例如相對於列選擇信號的延遲時間，或者用來產生感測致能信號的脈波資訊)。控制部讀出儲存於該位址的邊限驗證用資料MA，將其提供至時序控制電路210，而時序控制電路210根據所接收到的邊限驗證用資料MA，產生感測致能信號SAE。於一實施例中，邊限驗證用資料MA可儲存在記憶體單元陣列100中。於一實施例中，邊限驗證用資料MA可儲存在測試電路中。於一實施例中，可在晶片/封裝測試期間經由測試電路從外部提供邊限驗證用資料MA至時序控制電路210。
在本範例中，是以記憶體位址「0h」~「6h」中所 儲存的7種時序，來控制感測致能信號SAE的上昇邊緣相對於列選擇信號YS的上昇邊緣的延遲時間，以進行操作邊限的驗證。另外，從記憶體位址「0h」到「6h」，所對應的上述延遲時間呈逐漸變大。
如第5B圖所示，在時刻t1，系統時脈信號CLK上昇，列選擇信號YS則在時刻t1延遲一既定時間後上昇。時序控制電路210則根據記憶體位址「0h」所儲存的邊限驗證用資料MA，產生感測致能信號SAE，差動感測放大器響應於感測致能信號SAE的上昇邊緣，對於資料匯流排190的資料進行感測。驗證電路300則判斷距離列選擇信號YS的輸出節點最遠的複製電路150、160所輸出的資料，是否可以被正確地感測。在根據對應記憶體位址「0h」的邊限驗證用資料MA產生感測致能信號SAE的情況中，若複製電路150、160所輸出的資料未能正確地被感測時，則在判斷結果維持電路330中維持「xxx-xxx1b」。其中在最低有效位元(least significant bit)上維持代表未能正確進行感測的資料「1」。「x」則代表尚未測定。
響應於系統時脈信號CLK的下一個上昇邊緣(時刻t2)，將差動感測放大器進行重置。距時刻t2一既定時間之後，列選擇信號YS上昇，時序控制電路210根據記憶體位址「1h」所儲存的邊限驗證用資料MA，產生感測致能信號SAE，差動感測放大器則響應於感測致能信號SAE的上昇邊緣，對於資料匯流排的資料進行感測。於本實施例中，驗證電路300判斷複製電路150、160所輸出的資料也無法正確地被感測。因此，判斷結果維持電路330中將判斷結果移位一次，維持 「xxx-xx11b」。
響應於系統時脈信號CLK的下一個上昇邊緣(時刻t3)，將差動感測放大器進行重置。距時刻t3一既定時間之後，列選擇信號YS上昇，時序控制電路210根據記憶體位址「2h」所儲存的邊限驗證用資料MA，產生感測致能信號SAE，差動感測放大器響應於感測致能信號SAE的上昇邊緣，對於資料匯流排的資料進行感測。於本實施例中，驗證電路300判斷複製電路150、160所輸出的資料可以被正確地感測。因此，判斷電路320則輸出表示感測正確的資料「0」，判斷結果維持電路330中則維持「xxx-x110b」。
類似地，在分別距時刻t4~t7一既定時間之後，根據從記憶體位址「3h」到「6h」所儲存的邊限驗證用資料MA，執行差動感測放大器的操作邊限驗證。隨著感測致能信號SAE的上昇時序的遞延，資料匯流排190的電位差會變大。因此在根據包括記憶體位址「3h」以後的邊限驗證用資料MA所實施的操作邊限驗證，驗證電路300會判斷出複製電路150、160的資料都可以被正確地感測。最後在判斷結果維持電路330中維持由7種時序所測定的7位元碼判斷結果「110_0000b」，該碼中包含能夠正確地感測資料的感測致能信號SAE的時序邊界資訊。接著在邊限驗證結束後，控制部會將判斷結果維持電路330所維持的資料儲存至暫存器340。
快閃記憶體在平常操作時，控制部會利用選擇控制信號SEL，從選擇器360中選擇出維持在暫存器340的設定用資料SET，再將設定用資料SET提供至時序控制電路210。時序 控制電路210根據設定用資料「110_0000b」，將感測致能信號SAE的時序設定成由記憶體位址「2h」的邊限驗證用資料MA所界定的時間。由於複製電路150、160是體現最差特性的感測情況，所以利用複製電路150、160能夠正確感測資料的話，便可以保證頁緩衝器中主區域的全部資料都能正確進行感測。
接著說明本發明的第二實施例。在第一實施例中，是在事前驗證差動感測放大器的操作邊限，再根據此驗證結果，調整或設定感測致能信號。在第二實施例中，並不需要這樣的事前驗證或測試，而是在平常讀取操作時對於差動感測放大器的操作邊限進行驗證，再根據此驗證結果，自動地(動態地)調整或設定差動感測放大器的時序。
第6圖表示本發明第二實施例中與快閃記憶體之讀取動作有關結構的示意圖。在本實施例中，準備複數組複製電路150、160，其對應於差動感測放大器之操作邊限的驗證精密度。精密度對應於第一實施例的Q位元，當以Q位元分析操作邊限時，則需要準備Q組複製電路150-1~150-Q、160-1~160-Q。在以下說明中，是以8位元分析操作邊限，需準備8組複製電路。
在第二實施例中，如第6圖所示，驗證電路包含差動感測放大器400和差動感測放大器410，差動感測放大器400用來對於從頁緩衝器110的主區域輸出到資料匯流排上的差分資料進行感測，差動感測放大器410用來對於從維持資料「0」、「1」的8組複製電路輸出到資料匯流排上的差分資料進行感測。差動感測放大器410包含8組差動感測放大器410-1~410-8，合計 為16個差動感測放大器所構成。
8組差動感測放大器410-1~410-8分別具有用來感測從維持資料「0」之複製電路所輸出資料的差動感測放大器SA_0，以及用來感測從維持資料「1」之複製電路所輸出資料的差動感測放大器SA_1。差動感測放大器410-1~410-8分別響應於感測致能信號SAE_A、SAE_B、…、SAE_H而致能，以對於對應之複製電路所保持的差分資料進行感測。在較佳實施態樣中，未圖示之控制部在讀取操作時，會控制時序控制電路210，讓時序各不相同的感測致能信號SAE_A~SAE_H提供至差動感測放大器410-1~410-8。
本實施例的驗證電路更包含判斷電路420，用來判斷是否正確地感測從維持資料「0」的複製電路所輸出的資料。在圖式中的範例，判斷電路420包含一互斥或閘(EXOR)電路，其一輸入端接收差動感測放大器SA_0的輸出，另一輸入端則提供對應邏輯值「0」位準的接地電位。另外，驗證電路更包含判斷電路430，用來判斷是否正確地感測從維持資料「1」的複製電路所輸出的資料。在圖式中的範例，判斷電路430包含一及閘(AND)電路，其一輸入端接收差動感測放大器SA_1的輸出，另一輸入端則提供對應邏輯值「1」位準的某電壓。
驗證電路更包含判斷電路440，其根據判斷電路420的判斷結果和判斷電路430的判斷結果，判斷出能夠正確進行感測之感測致能信號SAE_A~SAE_H。例如判斷電路440包含一反及閘(NAND)電路，其接收判斷電路(互斥或閘)420的輸出和判斷電路(及閘)430的輸出。驗證電路更包含驅動電路450， 其根據判斷電路440的判斷結果，致能差動感測放大器400。例如驅動電路450可以包含連接至判斷電路(反及閘)440的輸出的反相器，反相器的輸出則分別連接到各差動感測放大器400。另外，構成上述判斷電路420、430、440的邏輯電路僅為例示，並無特別限定以何種邏輯電路來實現。舉例來說，判斷「0」的判斷電路420也可以是或閘(OR)電路，判斷「1」的判斷電路430也可以是互斥或閘(EXOR)電路，也可以是上述以外的邏輯電路或者是複數個邏輯電路的組合。
接著參考第7圖的時序圖，說明本發明第二實施例的操作。在讀取操作時，根據行位址來選擇記憶體單元陣列100的字元線，將這些記憶體單元的資料讀出並維持在頁緩衝器110。在時刻t1，讓頁緩衝器110所維持的資料可以輸出到資料匯流排上的致能生效(asserted)，響應於列選擇信號，從頁緩衝器110將資料輸出到資料匯流排。
在時刻t2，時序控制電路210將感測致能信號SAE_A輸出到差動感測放大器410-1，差動感測放大器410-1則響應於感測致能信號SAE_A的上昇邊緣，感測資料匯流排上的資料。此感測結果則藉由判斷電路420、430進行判斷。於本實施例中，差動感測放大器410-1無法正確地感測對應的複製電路所維持的資料，判斷電路440的輸出為「H」位準，驅動電路450的輸出為「L」位準，主區域的差動感測放大器400則維持非致能狀態。
在時刻t3，時序控制電路210將感測致能信號SAE_B輸出到差動感測放大器410-2，差動感測放大器410-2響 應於感測致能信號SAE_B的上昇邊緣，感測資料匯流排上的資料。感測致能信號SAE_B相較於感測致能信號SAE_A的時序延遲了一既定時間(例如，與列選擇信號YS相距的時間)。於本實施例中，差動感測放大器410-2仍無法正確地感測對應的複製電路所維持的資料。
在時刻t4，時序控制電路210將相較於感測致能信號SAE_B延遲既定時間的感測致能信號SAE_C，輸出到差動感測放大器410-3，差動感測放大器410-3響應於感測致能信號SAE_C的上昇邊緣，感測資料匯流排上的資料。在此，差動感測放大器410-3對於從維持資料「0」的複製電路和維持資料「1」的複製電路所輸出到資料匯流排的資料，分別可以正確地進行感測。此時判斷電路420的或閘電路輸出H位準；判斷電路430的及閘電路輸出H位準；判斷電路440的反及閘電路則輸出L位準；驅動電路450的反相器則將差動感測放大器400的致能信號驅動成H位準。藉此，差動感測放大器400對於資料匯流排上主區域的資料進行感測，並將所感測到的資料輸出到外部。
如上所述，本實施例的驗證電路在讀取操作期間，利用不同時序所產生的感測致能信號SAE_A~SAE_H來分別致能差動感測放大器410，藉此感測複數組複製電路所輸出的資料，再根據其感測結果，便能夠以其本身來判斷和設定用來致能差動感測放大器400的時序。
雖然以上已詳細說明本發明之較佳實施態樣，然而並非用來限定本發明，在申請專利範圍內所記載的本發明意旨範圍內，仍可以包含各種變形和變更的情況。
100:記憶體單元陣列
102:NAND串
110:頁緩衝器
120:感測放大器
130、140:鎖存電路
150:資料「1」的複製電路
160:資料「0」的複製電路
170:列解碼器
172:驅動器
180:列選擇信號的配線
190:資料匯流排
200:差動感測放大器

Claims (12)

  1. 一種半導體記憶裝置，其包括：維持電路，被配置為維持從記憶體單元陣列所讀取的資料，並且響應於列選擇信號，將所維持之上述資料輸出至資料匯流排；感測電路，被配置為響應於感測致能信號，感測上述資料匯流排上的上述資料；輸出電路，被配置為輸出上述感測電路所感測的上述資料；以及驗證電路，被配置為驗證上述感測電路之操作邊限，並輸出驗證結果；其中，根據上述驗證電路的上述驗證結果，設定上述感測致能信號的時序；其中上述驗證電路更包括複製電路，其設置於距上述列選擇信號的輸出節點最遠端的位置；上述複製電路響應於上述列選擇信號，將所維持之資料輸出至上述資料匯流排上；其中，上述驗證電路根據對上述複製電路所輸出的上述資料的感測結果，產生該驗證結果。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述驗證電路更包括判斷電路，用以判斷上述感測結果是否等於上述複製電路所維持之上述資料，並輸出判斷結果；其中，上述驗證電路根據上述判斷電路的上述判斷結果，產生該驗證結果。
  3. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述驗 證電路更包括驗證感測電路，被配置為響應於對應不同時序的多個上述感測致能信號，感測上述複製電路輸出至上述資料匯流排上的上述資料，並產生多個上述感測結果；其中，上述驗證裝置根據上述多個感測結果，產生該驗證結果。
  4. 如申請專利範圍第3項所述的半導體記憶裝置，其中上述驗證電路更包括儲存元件，被配置為儲存上述多個感測結果；其中根據上述儲存元件所儲存的上述多個感測結果，設定上述感測致能信號的時序。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體記憶裝置，其中上述驗證電路係於測試執行時運作，上述驗證電路更包括非揮發性暫存器，被配置為儲存上述驗證結果；上述半導體記憶裝置更包括控制電路，被配置為在平常操作時根據上述非揮發性暫存器中所儲存的上述驗證結果，設定上述感測致能信號的時序。
  6. 如申請專利範圍第5項所述的半導體記憶裝置，更包括：選擇器，接收邊限驗證用資料與設定用資料，並響應於選擇控制信號輸出上述邊限驗證用資料或上述設定用資料；及時序控制電路，接收上述選擇器的輸出，以產生上述感測致能信號；其中，上述邊限驗證用資料係儲存於上述記憶體單元陣列、測試電路或由外部提供，上述設定用資料係儲存於上述非 揮發性暫存器。
  7. 如申請專利範圍第3項所述的半導體記憶裝置，其中上述驗證電路包括多個上述複製電路與多個上述驗證感測電路，上述多個驗證感測電路分別響應於上述多個感測致能信號，依序地感測所耦接的上述多個複製電路的上述資料，並依序地產生上述多個感測結果，其中，當上述多個感測結果之一者等於所耦接的上述複製電路所維持之上述資料時，上述驗證電路所輸出的上述驗證結果致能上述感測電路。
  8. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述複製電路包括記憶元件，其被配置為維持與上述記憶體單元陣列無關之既定資料。
  9. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述複製電路包括記憶元件，其被配置為維持從上述記憶體單元陣列所讀取的資料。
  10. 如申請專利範圍第1項或第8項或第9項所述的半導體記憶裝置，其中上述複製電路包括維持資料「0」的第一鎖存電路以及維持資料「1」的第二鎖存電路。
  11. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述時序為上述感測致能信號相對於上述列選擇信號的延遲時間。
  12. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述半導體記憶裝置為NAND型快閃記憶體。
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