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JP2019003717A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 本発明は、データを正確に読み出すことができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、メモリセルアレイ１００と、メモリセルアレイ１００から読み出されたデータを保持し、列選択信号ＹＳに応答して保持した複数ビットのデータをデータバス１９０上に出力するページバッファ１１０と、活性化信号ＳＡＥに応答してデータバス１９０上のデータをセンスする差動センスアンプ２００と、差動センスアンプ２００よりセンスされたデータを出力する出力回路と、差動センスアンプ２００の動作マージンを検証する検証回路３００とを有し、検証回路３００により検証された結果に基づき活性化信号ＳＡＥのタイミングを調整する。【選択図】 図３

Description

本発明は、半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリの読出しタイミングの決定方法に関する。
ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイから選択されたページデータをページバッファに保持し、ページバッファに保持されたデータを順次外部に出力する、ページ読出しを行っている。こうしたＮＡＮＤ型フラッシュメモリにおいても、データの読出し速度の向上が求められている。例えば、特許文献１は、メモリセルアレイから選択されたセルと参照セルのセル電流差を検出して多値データの高速読出しが可能なフラッシュメモリを開示している。
特開２００６−３０２３４１号公報
ＮＡＮＤ型フラッシュメモリの読出し動作の概略を図１に示す。読出し動作では、行アドレスに従いメモリセルアレイのページが選択され、選択ページのデータ「０」または「１」がページバッファ１０に保持される。ページバッファ１０は、例えば、データのパイプライン処理を行うために内部に２段のラッチ回路を含むことができる。列デコーダ２０は、列アドレスＣＡをデコードし、ページバッファ１０に保持されたページデータの中からｎビットのデータを選択するための列選択信号ＹＳをドライバ２２を介して列選択回路（図示省略）に出力する。列選択回路は、列選択信号ＹＳによりページバッファ１０のラッチ回路に保持されたページデータの中からｎビットのデータを選択し、選択されたｎビットのデータは、「０」、「１」の差動データとしてデータバス４０のビット線対ＢＴ／ＢＢに出力される。
ｎビットのビット線対ＢＴ／ＢＢは、ｎ個の差動センスアンプ３０に接続され、ｎ個の差動センスアンプ３０は、タイミング制御回路５０からの活性化信号ＳＡＥによってそれぞれ活性化される。差動センスアンプ３０は、活性化されたとき、ビット線対ＢＴ／ＢＢの差動データを感知（センス）する。差動センスアンプ３０により感知されたｎビットのデータは、入出力回路６０に取り込まれる。
入出力回路６０は、ｎ個のフリップフロップが接続されたパラレル／シリアル変換回路を含み、パラレル／シリアル変換回路は、内部クロック信号ＰＳＣＣＬＫに応答して、差動センスアンプ３０によりセンスされたｎビットのデータをｍビットの直列データに変換する。変換された直列データは、ドライバ６２を介してｍビットの入出力端子Ｉ／Ｏから外部に出力される。
タイミング制御回路５０は、システムクロック信号ＣＬＫ同期したクロック信号ＰＳＣＣＬＫや、これと非同期の活性化信号ＳＡＥを生成する。さらにタイミング制御回路５０は、列デコーダ２０により生成れる列選択信号ＹＳのタイミングを制御する。
列デコーダ２０により１度に選択されるビット数ｎは、データバス４０のビット幅、すなわちビット線対ＢＴ／ＢＢの数に等しい。Ｉ／Ｏの端子数は任意であるが、Ｉ／Ｏの端子数がｍビットのとき、ｍ≦ｎであり、かつ、ｎは、ｍのｋ倍の関係にある（ｍ、ｋは、それぞれ１以上の整数）。ｍがｎよりも小さいとき、データバス４０のｎビットは、複数サイクルのクロック信号ＰＳＣＣＬＫにより入出力回路６０から出力されることになる。例えば、データバス４０のビット線対ＢＴ／ＢＢが８ビットであり、Ｉ／Ｏの端子数が４ならば、１サイクル目のクロック信号ＰＳＣＣＬＫで、差動センスアンプ３０でセンスされた８ビットのデータの中から４ビットのデータが入出力回路６０から４ビットの直列データとして４つのＩ／Ｏから同時に出力される。次の２サイクル目のクロック信号ＰＳＣＣＬＫで残りの４ビットを入出力回路６０で直列データに変換された４ビットのデータとして４つのＩ／Ｏから同時に出力される。４ビットのデータの選択方法は、任意であるが、例えば、最初にデータバス４０の偶数４ビットを選択し、次に奇数４ビットを選択したり、あるいは最初にデータバス４０の上位４ビットを選択し、次に下位４ビットを選択する。
図２に、ＮＡＮＤ型フラッシュメモリにおける読出し動作のタイミングチャートを示す。この例は、Ｉ／Ｏ端子数が４つ（ｍ＝４）、データバス４０が８ビット（ｎ＝８）の例である。また、ページ読出しでは、アドレスカウンタにより列アドレスが自動的にインクリメントされ、それに応答して次のｎビットデータがページバッファ１０からデータバス４０に取り込まれる。ページ読出しでは、１ページ分のデータを連続的に出力させたり、あるいは１ページの一部のデータを出力させることも可能である。
時刻ｔ０で、システムクロック信号ＣＬＫが入力されると、このシステムクロック信号ＣＬＫから一定時間遅延した時刻ｔ１で列選択信号ＹＳが列選択回路へ出力され、列選択回路は、ページバッファ１０に保持された１ページデータの中から８ビットのデータを選択する。選択された８ビットのデータは、差動データとしてデータバス４０のｎビットのビット線対ＢＴ／ＢＢに出力される。
ｎビットのビット線対ＢＴ／ＢＢは、列選択回路の複数の列選択トランジスタを介してページバッファ１０の複数のラッチ回路に接続され、列選択信号ＹＳにより選択された列選択トランジスタが導通することで、ラッチ回路とビット線対ＢＴ／ＢＢとが電気的に接続される。ビット線対ＢＴ／ＢＢの物理的な配線は、接続されるページバッファの数だけ存在するため、ビット線対ＢＴ／ＢＢの配線容量および配線抵抗は比較的大きく、それを１つの差動センスアンプ３０によりセンスする。それ故、ビット線対ＢＴ／ＢＢの一定以上の電位差を差動センスアンプ３０でセンスできるようになるまでには、一定の時間が必要となる。
タイミング制御回路５０は、差動センスアンプ３０がビット線対ＢＴ／ＢＢの電位差をセンスできる時刻ｔ２で、活性化信号ＳＡＥを出力する。差動センスアンプ３０は、活性化信号ＳＡＥの立ち上がりエッジに応答して、データバス４０のビット線対ＢＴ／ＢＢのデータＤ１［７：０］をセンスする。
次に、タイミング制御回路５０は、時刻ｔ３で、システムクロック信号ＣＬＫを一定時間遅延した、１サイクル目のクロック信号ＰＳＣＣＬＫを出力する。入出力回路６０は、クロック信号ＰＳＣＣＬＫの立ち上がりエッジに応答して、差動センスアンプ３０でセンスされた８ビットデータの中から選択された４ビットのデータＤ１［７：４］を直列データに変換して４つのＩ／Ｏから同時に出力させる。次に、時刻ｔ４で、２サイクル目のクロック信号ＰＳＣＣＬＫが入出力回路６０に出力され、入出力回路６０は、差動センスアンプ３０でセンスされた残りの４ビットのデータＤ１［３：０］を直列データに変換して４つのＩ／Ｏから同時に出力させる。
差動センスアンプ３０は、上記したようにビット線対ＢＴ／ＢＢの電位差が一定以上になった後に活性化する必要があり、活性化信号のタイミングには一定のマージンが設定される。しかしながら、フラッシュメモリの動作環境が異なると（例えば、電源電圧の変動や動作温度の変動）、設定されたマージンが必ずしも最適ではなく、正しいデータを入出力回路６０に取り込めず、間違ったデータが出力されてしまうおそれがある。
本発明は、このような従来の課題を解決するものであり、データを正確に読み出すことができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、少なくともメモリセルアレイから読み出されたデータを保持可能であり、列選択信号に応答して保持した複数ビットのデータをデータバス上に出力する保持手段と、活性化信号に応答してデータバス上のデータをセンスするセンス手段と、センス手段によりセンスされたデータを出力する出力手段と、前記センス手段の動作マージンを検証する検証手段と、前記検証手段により検証された結果に基づき前記活性化信号のタイミングを調整する調整手段と、を有する。
好ましくは前記検証手段は、前記列選択信号から見て最遠端にある複製回路を含み、当該複製回路は、前記列選択信号に応答して保持したデータをデータバス上に出力し、前記検証手段は、前記複製回路から出力されたデータのセンス結果に基づき動作マージンを検証する。好ましくは前記検証手段は、前記センス手段によりデータが正しくセンスされたか否かを判定する判定回路を含み、前記検証手段は、前記判定回路の判定結果に基づき動作マージンを検証する。好ましくは前記検証手段は、前記活性化信号のタイミングを変えて前記センス手段に複数回のセンスを行わせ、複数回のセンス結果に基づき動作マージンを検証する。好ましくは前記検証手段は、前記活性化信号のタイミングを変えて前記センス手段に複数回のセンスを行わせたときのセンス結果を記憶する記憶手段を含み、前記調整手段は、前記記憶手段に記憶されたセンス結果に基づき前記活性化信号のタイミングを設定する。好ましくは前記検証手段は、テスト実行時に行われ、前記検証手段の検証結果が不揮発性レジスタに記憶され、前記調整手段は、通常の動作時に前記不揮発性レジスタに記憶された検証結果に基づき前記活性化信号のタイミングを調整する。好ましくは前記検証手段は、前記複製回路から出力されたデータバス上のデータをセンスする複数組のセンス手段を含み、前記検証手段は、前記活性化信号のタイミングを変えて前記複数組のセンス手段にセンスを行わせ、複数組のセンス手段のセンス結果に基づきセンス手段に保持されたデータを前記出力手段に出力させる。好ましくは前記調整手段は、前記複数組のセンス手段のセンス結果に基づき前記活性化信号のタイミングを調整する。好ましくは前記複製回路は、前記メモリセルアレイとは無関係に予め決められたデータを保持する記憶素子を含む。好ましくは前記複製回路は、前記メモリセルアレイから読み出されたデータを保持する記憶素子を含む。好ましくは前記複製回路は、データ「０」を保持する第１のラッチ回路と、データ「１」を保持する第２のラッチ回路とを含む。好ましくは前記センス手段は、データバス上の差動データをセンスする。好ましくは前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである。
本発明によれば、センス手段の動作マージンを検証し、検証結果に基づき活性化信号のタイミングを調整するようにしたので、製造バラツキや動作環境の変動に応じて正確にデータを読み出すことができる。
従来のフラッシュメモリにおける読出し動作の概略を説明する図である。 従来のフラッシュメモリにおけるシリアル読出し動作時のタイミングチャートである。 本発明の第１の実施例に係るフラッシュメモリの読出し動作に関する構成を示す図である。 本発明の実施例に係るラッチ回路の一例を示す図である。 列デコーダの他の配置例を示す図である。 本発明の第１の実施例に係るフラッシュメモリの差動センスアンプのマージンを検証する回路の一例を示す図である。 図５（Ａ）は、タイミング制御回路へ提供されるデータの選択例を示す図であり、図５（Ｂ）は、本発明の第１の実施例に係るフラッシュメモリの差動センスアンプのマージンの検証および検証結果に基づくセンスイネーブル信号の調整を説明するタイミングチャートである。 本発明の第２の実施例に係るフラッシュメモリの読出し動作に関する構成を示す図である。 本発明の第２の実施例に係るセンスイネーブル信号の自動生成例を説明するタイミングチャートである。
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい態様では、フラッシュメモリはＮＡＮＤ型であり、シリアルインターフェースは、搭載されていてもよいし、搭載されてなくてもよい。シリアルインターフェースを搭載する場合には、シリアルクロック信号を入力するための端子を含み、シリアルクロック信号に同期してデータの入出力が行われる。
次に、本発明の第１の実施例に係るフラッシュメモリについて図３を参照して説明する。図３は、フラッシュメモリの要部を表しており、ここに表されていない構成は、典型的なＮＡＮＤ型フラッシュメモリの構成と同様である。
メモリセルアレイ１００は、複数のＮＡＮＤストリングが形成されたブロックを複数含んで構成される。メモリセルアレイの各ブロックのＮＡＮＤストリング１０２は、グローバルビット線ＧＢＬを介してページバッファ１１０に接続される。ページバッファ１１０は、１ページ分のグローバルビット線ＧＢＬに接続された複数のセンスアンプ１２０、複数のセンスアンプ１２０に接続された複数のラッチ回路（ＬＴ０）１３０、複数のラッチ回路１３０に接続された複数のラッチ回路（ＬＴ１）１４０とを含む。読出し動作時、センスアンプ１２０は、メモリセルアレイ１００の選択ワード線によって選択されたメモリセルのデータを感知し、感知したデータはラッチ回路１３０に保持される。ラッチ回路１４０は、ラッチ回路１３０と２段のパイプラインを構成し、例えば、ラッチ回路１４０に保持されたデータを出力している間に、次の読出しデータがラッチ回路１３０に保持される。
さらに本実施例では、ラッチ回路（ＬＴ１）１４０を複製した２つの複製回路１５０、１６０を含む。複製回路１５０は、データ「１」を保持するラッチ回路であり、複製回路１６０は、データ「０」を保持するラッチ回路である。好ましい態様では、複製回路１５０、１６０は、メモリセルアレイ１００とは無関係にデータ「１」、「０」を固定的に保持する。それ故、複製回路１５０、１６０は、グローバルビット線ＧＢＬを介してメモリセルアレイ１００には接続されない。他の好ましい態様では、複製回路１５０、１６０は、メモリセルアレイ１００から読み出されたデータを保持するものであってもよい。この場合、複製回路１５０および複製回路１６０のいずれか一方にはデータ「１」が、他方にはデータ「０」が保持されるようにする。あるいは他の好ましい態様では、複製回路１５０、１６０は、テスト動作時に、図示しない制御回路によって出力されたデータ「１」、データ「０」を保持するように構成されてもよい。
ページバッファ１１０のラッチ回路１４０および複製回路１５０、１６０は、データバス１９０に接続され、列デコーダ１７０およびドライバ１７２から出力される列選択信号ＹＳに応答して、ラッチ回路１４０および複製回路１５０、１６０に保持されたデータがデータバス１９０に出力される。データバス１９０は、ページバッファ１１０から出力されたデータを搬送する複数ビットと、複製回路１５０、１６０から出力されたデータを搬送する２ビットから成る。図３Ａに、１ビットデータを保持するラッチ回路の一例を示す。ラッチ回路は、相補データを一対の記憶ノードＳＲ、ＳＬに保持し、記憶ノードＳＲがトランジスタＴ１を介してビット線ＢＴに接続され、記憶ノードＳＬがトランジスタＴ２を介してビット線ＢＢに接続される。トランジスタＴ１、Ｔ２のゲートには、列選択信号ＹＳが接続され、選択されたラッチ回路のトランジスタＴ１、Ｔ２が導通されたとき、ラッチ回路に保持された相補データがビット線対ＢＴ／ＢＢに出力される。
列デコーダ１７０の列選択信号ＹＳは、ラッチ回路１４０、複製回路１５０および１６０の方向に延在する金属等の配線１８０によって搬送される。好ましい態様では、複製回路１５０、１６０は、列デコーダ１７０の列選択信号ＹＳから見て、列選択信号ＹＳの物理的距離が最も長くなる最遠端に配置される。列選択信号ＹＳのレイテンシイ特性は、配線１８０の物理的距離が最も遠い位置の特性が最も悪くなる。つまり、配線１８０の負荷容量、負荷抵抗により近端に比べ遠端の方が列選択信号ＹＳの鈍り方が大きくなり、列選択回路のトランジスタＴ１、Ｔ２のレスポンスが遅くなる。それ故、ビット線対ＢＴ／ＢＢの電位差が近端よりも遠端の方が小さくなる。列選択信号ＹＳの最遠端に複製回路１５０、１６０を置くことで、列選択信号ＹＳのレイテンシイのワースト特性が実現される。
なお、図３は、列デコーダ１７０からの列選択信号ＹＳがページバッファ１１０の一方の側から他方の側に向けて延在する例を示しているが、図３Ｂに示すように、メモリセルアレイ１００Ａ、１００Ｂが２ウェイバンクで構成され、その中央に列デコーダ１７０が配置されるとき、列選択信号ＹＳは、中央から左右のページバッファ１１０Ａ、１１０Ｂ方向に延在する。この場合、複製回路１５０Ａ／１６０Ａ、および１５０Ｂ／１６０Ｂは、ページバッファ１１０Ａ、１１０Ｂのそれぞれの最端部に配置される。
データバス１９０の各々は、各差動センスアンプ２００に接続される。差動センスアンプ２００は、図２に示すように、例えば、センスイネーブル信号の立ち上がりエッジに応答して活性化され、データバス１９０の差動データをセンスする。差動センスアンプ２００によりセンスされたデータは、入出力回路（図１を参照）に取り込まれ、外部端子を介して外部に出力される。
次に、本実施例による差動センスアンプの動作マージンを検証するための検証回路を図４に示す。タイミング制御回路２１０は、例えば、全体の動作を制御するためのシステムクロック信号を受け取り、当該システムクロック信号に基づき列選択信号ＹＳのタイミング、および差動センスアンプ２００をイネーブルするためのセンスイネーブル信号ＳＡＥのタイミングを制御する。センスイネーブル信号ＳＡＥは、データバス１９０のビット線対ＢＴ／ＢＢの電位差が一定以上となるように、列選択信号ＹＳから遅延したタイミングで発生される。
本実施例の検証回路３００は、複製回路１５０、１６０と、複製回路１５０からデータバス１９０Ａに出力されたデータをセンスする差動センスアンプ２００Ａと、複製回路１６０からデータバス１９０Ｂに出力されたデータをセンスする差動センスアンプ２００Ｂと、複製回路１５０に保持されたデータ「１」が正しくセンスされたか否かを判定する判定回路３１０Ａと、複製回路１６０に保持されたデータ「０」が正しくセンスされたか否かを判定する判定回路３１０Ｂと、判定回路３１０Ａおよび３１０Ｂの判定結果に基づき２つの複製回路１５０、１６０に保持されたデータ「１」、「０」が正しくセンスされたか否かを判定する判定回路３２０と、センスイネーブル信号ＳＡＥのタイミングを変えたときの複数回の判定結果を保持する判定結果保持回路３３０と、判定結果保持回路３３０に保持された判定結果を記憶する不揮発性のレジスタ３４０とを含む。
判定回路３１０Ａは、例えば、ＥＸＯＲ回路を含み、一方の入力には差動センスアンプ２００Ａのセンス出力が供給され、他方の入力には、Ｈレベルが供給される。複製回路１５０にはデータ「１」が保持されるため、複製回路１５０のデータ「１」が差動センスアンプ２００Ａによって正しくセンスされていれば、ＥＸＯＲ回路の出力は「Ｌ」であり、誤ってセンスされていれば、ＥＸＯＲ回路の出力は「Ｈ」である。
同様に判定回路３１０Ｂは、ＥＸＯＲ回路を含み、一方の入力には、差動センスアンプ２００Ｂのセンス出力が供給され、他方の入力には、Ｌレベルが供給される。複製回路１６０にはデータ「０」が保持されるため、複製回路１６０のデータ「０」が差動センスアンプ２００Ｂによって正しくセンスされていれば、ＥＸＯＲ回路の出力は「Ｌ」であり、誤ってセンスされていれば、ＥＸＯＲ回路の出力は「Ｈ」である。
判定回路３２０は、例えば、ＯＲ回路を含み、一方の入力には、判定回路３１０Ａの出力が供給され、他方の入力には、判定回路３１０Ｂの出力が供給される。もし、２つの複製回路１５０、１６０から出力されたデータ「１」、「０」が差動センスアンプ２００Ａ、２００Ｂによって正しくセンスされたならば、ＯＲ回路の出力は「Ｌ」であり、いずれかが誤ってセンスされていれば、ＯＲ回路の出力は「Ｈ」である。
判定結果保持回路３３０は、判定回路３２０に接続され、判定回路３２０による複数の判定結果を順次保持する。判定結果保持回路３３０は、例えば、ＱビットのフリップフロップＦＦを接続したレジスタであり、このレジスタは、判定回路３２０により行われたＱ回の判定結果を、それぞれシリアルに入力し、Ｑビットの判定結果(JUDGE)をパラレルに変換してレジスタ３４０に出力する。
レジスタ３４０は、Ｑビットの判定結果を保持する、不揮発性のレジスタである。例えば、レジスタ３４０は、判定結果（JUDGE）をレーザーによるフューズＲＯＭや不揮発性メモリによりＱビットの判定結果を保持する。レジスタ３４０に保持された判定結果は、タイミング制御回路２１０に供され、タイミング制御回路２１０は、判定結果に基づきセンスイネーブル信号ＳＡＥのタイミングを調整する。
ここには図示しないが、フラッシュメモリは、全体の動作を制御する制御部（例えば、マイクロコントローラやステートマシン）を含み、制御部は、検証回路３００の動作を制御する。好ましい態様では、フラッシュメモリの出荷前のテスト時に、制御部は、検証回路３００を介して差動センスアンプの動作マージンを検証させ、その検証結果をレジスタ３４０に格納する。制御部は、出荷後のフラッシュメモリの通常の読出し動作時、レジスタ３４０に格納された検証結果に基づきセンスイネーブル信号ＳＡＥのタイミングを調整する。
次に、本実施例による差動センスアンプの動作マージンの検証およびその調整方法について図５を参照して説明する。先ず始めに、図５（Ａ）に示すように、タイミング制御回路２１０は、セレクタ３６０からマージン検証用データＭＡまたは設定用データのいずれかを入力する。制御部は、テスト時あるいは差動センスアンプの動作マージンを検証するとき、選択制御信号ＳＥＬによりセレクタ３６０を制御し、マージン検証用データがタイミング制御回路２１０に入力されるようにする。マージン検証用データは、差動センスアンプの動作マージンを検証するためのセンスイネーブル信号ＳＡＥのタイミングを規定する情報である。本例では、マージン検証用データは、メモリのアドレス「０ｈ」、「１ｈ」…「６ｈ」を直接的に表すが、このアドレスには、センスイネーブルのタイミングを規定するための時間情報（例えば、列選択信号からの遅延時間、あるいはセンスイネーブル信号を生成するためのパルス情報）が格納されており、制御部は、当該アドレスの情報を読出し、これをタイミング制御回路２１０へ提供し、タイミング制御回路２１０は、受け取ったマージン検証用データに従いセンスイネーブル信号ＳＡＥを発生させる。
本例では、「０ｈ」〜「６ｈ」で規定する７種類のタイミングでセンスイネーブル信号ＳＡＥを動作させ、動作マージンを検証する。また、「０ｈ」から「６ｈ」に向かうにつれ、列選択信号ＹＳの立ち上がりエッジからセンスイネーブル信号ＳＡＥの立ち上がりエッジまでの遅延時間が大きくなるものとする。
時刻ｔ１でシステムクロック信号ＣＬＫが立ち上がり、そこから一定時間後に列選択信号ＹＳが立ち上がる。タイミング制御回路２１０は、マージン検証用データ「０ｈ」に基づきセンスイネーブル信号ＳＡＥを生成し、この立ち上がりエッジに応答して差動センスアンプがデータバス１９０のデータをセンスする。検証回路３００は、列選択信号ＹＳのワースト条件で駆動された複製回路１５０、１６０から出力されたデータが正しくセンスされたか否かを判定する。「０ｈ」のタイミングでは、正しくセンスされなかったものとすると、判定結果保持回路３３０には、「ｘｘｘ＿ｘｘｘ１ｂ」が保持され、最下位ビットには、正しくセンスされなかったことを表す「１」が保持される。「ｘ」は、未測定であることを表している。
システムクロック信号ＣＬＫの立ち上がりに応答して差動センスアンプがリセットされる。次の時刻ｔ２から一定時間後に列選択信号ＹＳが立ち上がり、タイミング制御回路２１０は、マージン検証用データ「１ｈ」に基づきセンスイネーブル信号ＳＡＥを生成し、この立ち上がりエッジに応答して差動センスアンプがデータバスのデータをセンスする。このタイミングでも、正しくセンスされなかったものとする。それ故、判定結果保持回路３３０には、判定結果が１つシフトされ、「ｘｘｘ＿ｘｘ１１ｂ」が保持される。
システムクロック信号ＣＬＫの立ち上がりに応答して差動センスアンプがリセットされる。次の時刻ｔ３から一定時間後に列選択信号ＹＳが立ち上がり、タイミング制御回路２１０は、マージン検証用データ「２ｈ」に基づきセンスイネーブル信号ＳＡＥを生成し、この立ち上がりエッジに応答して差動センスアンプがデータバスのデータをセンスする。このタイミングで、正しくセンスされたものとする。その結果、判定回路３２０の出力は、正しくセンスされたことを表す「０」が出力され、判定結果保持回路３３０には、「ｘｘｘ＿ｘ１１０ｂ」が保持される。
時刻ｔ３〜ｔ７においても同様に、マージン検証用データ「３ｈ」から「６ｈ」までマージンの検証が行われるが、センスイネーブル信号ＳＡＥの立ち上がりタイミングは遅くなるので、データバス１９０の電位差がさらに拡大し、その結果、マージン検証用データ「３ｈ」以後、複製回路１５０、１６０のデータが正しくセンスされたものと判定される。最終的に、判定結果保持回路３３０には、７種類のタイミングで測定された７ビットコードの判定結果「１１０＿００００ｂ」が保持され、当該コードには、データを正しくセンスすることができるセンスイネーブル信号ＳＡＥのタイミングの境界情報が含まれる。そして、マージン検証の終了後に、制御部は、判定結果保持回路３３０に保持されたデータをレジスタ３４０に格納する。
制御部は、フラッシュメモリの通常の動作時、選択制御信号ＳＥＬによりセレクタ３６０にレジスタ３４０に保持された設定用データＳＥＴを選択させ、設定用データＳＥＴがタイミング制御回路２１０に供給される。タイミング制御回路２１０は、設定用データ「１１０＿００００ｂ」に基づきセンスイネーブル信号ＳＡＥのタイミングを「２ｈ」で規定する時間に設定する。複製回路１５０、１６０は、ワースト特性を実現したセンスであるため、複製回路１５０、１６０によってデータを正しくセンスできるということは、ページバッファのメイン領域の全てのデータが正しくセンスされるということを保証する。
次に、本発明の第２の実施例について説明する。第１の実施例では、事前に差動センスアンプの動作マージンを検証し、その検証結果に基づきセンスイネーブル信号を調整または設定するようにしたが、第２の実施例では、そのような事前の検証またはテストを要することなく、通常の読出し動作時に差動センスアンプの動作マージンを検証し、その検証結果に基づき差動センスアンプのタイミングを自動的に調整または設定する。
図６は、本発明の第２の実施例に係るフラッシュメモリの読出し動作に関する構成を示す図である。本実施例では、差動センスアンプの動作マージンの解析度に応じた複数組の複製回路１５０、１６０を用意する。解析度は、第１の実施例のＱビットに対応し、動作マージンをＱビットで解析するとき、Ｑ組の複製回路１５０−１〜１５０−Ｑ、１６０−１〜１６０−Ｑが用意される。以下の説明では、動作マージンを８ビットで解析するものとし、８組の複製回路が用意される。
第２の実施例では、検証回路は、図６に示すように、ページバッファ１１０のメイン領域からデータバス上に出力された差動データをセンスする差動センスアンプ４００と、データ「０」、「１」を保持する８組の複製回路からデータバス上に出力された差動データをセンスする差動センスアンプ４１０とを含む。差動センスアンプ４１０は、８組の差動センスアンプ４１０−１〜４１０−８を含み、合計で１６の差動センスアンプとなる。
差動センスアンプ４１０−１〜４１０−８の各々は、データ「０」の複製回路から出力されたデータをセンスする差動センスアンプＳＡ＿０と、データ「１」の複製回路から出力されたデータをセンスする差動センスアンプＳＡ＿１とを備える。差動センスアンプ４１０−１〜４１０−８の各々は、活性化信号ＳＡＥ＿Ａ、ＳＡＥ＿Ｂ、…、ＳＡＥ＿Ｈに応答して活性化され、差動データをセンスする。好ましい例では、図示しない制御部は、読出し動作時に、それぞれタイミングが異なる活性化信号ＳＡＥ＿Ａ〜ＳＡＥ＿Ｈが差動センスアンプ４１０−１〜４１０−８に供給されるようにタイミング制御回路２１０を制御する。
本実施例の検証回路はさらに、データ「０」の複製回路から出力されたデータが正しくセンスされたか否かを判定する判定回路４２０を含む。図の例では、判定回路４２０は、ＥＸＯＲ回路を含み、この一方の入力には、差動センスアンプＳＡ＿０の出力が供給され、他方の入力には、論理「０」レベルであるグランド電位が供給される。また、検証回路は、データ「１」の複製回路から出力されたデータが正しくセンスされたか否かを判定する判定回路４３０を含む。図の例では、判定回路４３０は、ＡＮＤ回路を含み、この一方の入力には、差動センスアンプＳＡ＿１の出力が供給され、他方の入力には、論理「１」レベルである電位が供給される。
検証回路はさらに、判定回路４２０の判定結果と判定回路４３０の判定結果とに基づき、正しくセンスすることができる活性化信号のタイミングを判定する判定回路４４０を含む。判定回路４４０は、例えば、ＥＸＯＲ回路４２０の出力とＡＮＤ回路４３０の出力とを入力するＮＡＮＤ回路を含む。検証回路はさらに、判定回路４４０の判定結果に基づき差動センスアンプ４００を活性化する駆動回路４５０を含む。駆動回路４５０は、例えば、ＮＡＮＤ回路の出力に接続されたインバータを含み、インバータの出力は、差動センスアンプ４００の各々に接続される。なお、上記の判定回路４２０、４３０、４４０を構成する論理回路は一例であり、これをどのような論理回路にするかは任意である。例えば、「０」を判定する判定回路４２０をＯＲ回路にしてもよいし、「１」を判定するは判定回路４３０をＥＸＯＲ回路にしてもよいし、上記以外の論理回路、または複数の論理回路の組合せであってもよい。
次に、本発明の第２の実施例の動作を図７のタイミングチャートを参照して説明する。読出し動作時、行アドレスに従いメモリセルアレイ１００のワード線が選択され、そのメモリセルのデータがページバッファ１１０に読み出され、そこに保持される。時刻ｔ１において、ページバッファ１１０に保持されたデータをデータバス上に出力可能とするためのイネーブルがアサートされ、列選択信号に応答してページバッファ１１０からデータバスにデータが出力される。
時刻ｔ２において、タイミング制御回路２１０は、活性化信号ＳＡＥ＿Ａを差動センスアンプ４１０−１に出力し、差動センスアンプ４１０−１が活性化信号ＳＡＥ＿Ａの立ち上がりエッジに応答してデータバスのデータをセンスする。このセンス結果が判定回路４２０、４３０により判定される。差動センスアンプ４１０−１によりデータが正しくセンスされなかった場合、判定回路４４０の出力は「Ｈ」レベルであり、駆動回路４５０の出力は「Ｌ」であり、メイン領域の差動センスアンプ４００は、非活性化されたままである。
時刻ｔ３において、タイミング制御回路２１０は、活性化信号ＳＡＥ＿Ｂを差動センスアンプ４１０−２に出力し、差動センスアンプ４１０−２が活性化信号ＳＡＥ＿Ｂの立ち上がりエッジに応答してデータバスのデータをセンスする。活性化信号ＳＡＥ＿Ｂは、活性化信号ＳＡＥ＿Ａのタイミングを一定時間だけ遅延したものであり（例えば、列選択信号ＹＳからの時間）。この段階でも、データが正しくセンスされたかったものとする。
時刻ｔ４において、タイミング制御回路２１０は、活性化信号ＳＡＥ＿Ｂよりも一定時間遅延した活性化信号ＳＡＥ＿Ｃを差動センスアンプ４１０−２に出力し、差動センスアンプ４１０−３が活性化信号ＳＡＥ＿Ｃの立ち上がりエッジに応答してデータバスのデータをセンスする。ここで、データ「０」の複製回路およびデータ「１」の複製回路からデータバス上に出力されたデータがそれぞれ正しくセンスされたものとする。この場合、判定回路４２０のＯＲ回路は、Ｈレベルを出力し、判定回路４３０のＡＮＤ回路は、Ｈレベルを出力し、判定回路４４０のＮＡＮＤ回路は、Ｌレベルを出力し、駆動回路４５０のインバータは、差動センスアンプ４００の活性化信号をＨレベルに駆動する。これにより、差動センスアンプ４００がデータバス上のメイン領域のデータをセンスし、センスされたデータが外部に出力される。
このように本実施例によれば、検証回路は、読出し動作中に、異なるタイミングで発生された活性化信号ＳＡＥ＿Ａ〜ＳＡＥ＿Ｈにより活性からされた差動センスアンプ４１０により複数組の複製回路から出力されたデータをセンスし、そのセンス結果に基づき差動センスアンプ４００を活性化するためのタイミングをそれ自身で判定し、設定することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：メモリセルアレイ １１０：ページバッファ
１２０：センスアンプ １３０、１４０：ラッチ回路
１５０：データ「１」の複製回路 １６０：データ「０」の複製回路
１７０：列デコーダ １７２：ドライバ
１８０：列選択信号の配線 １９０：データバス
２００：差動センスアンプ ２１０：タイミング制御回路
３００：検証回路 ３３０：検証結果保持回路
３４０：レジスタ ３６０：セレクタ
４００：差動センスアンプ ４１０：差動センスアンプ
４２０、４３０：判定回路 ４４０：判定回路
４５０：駆動回路

Claims (13)

  1. 少なくともメモリセルアレイから読み出されたデータを保持可能であり、列選択信号に応答して保持した複数ビットのデータをデータバス上に出力する保持手段と、
    活性化信号に応答してデータバス上のデータをセンスするセンス手段と、
    センス手段によりセンスされたデータを出力する出力手段と、
    前記センス手段の動作マージンを検証する検証手段と、
    前記検証手段により検証された結果に基づき前記活性化信号のタイミングを調整する調整手段と、
    を有する半導体記憶装置。
  2. 前記検証手段は、前記列選択信号から見て最遠端にある複製回路を含み、当該複製回路は、前記列選択信号に応答して保持したデータをデータバス上に出力し、前記検証手段は、前記複製回路から出力されたデータのセンス結果に基づき動作マージンを検証する、請求項１に記載の半導体記憶装置。
  3. 前記検証手段は、前記センス手段によりデータが正しくセンスされたか否かを判定する判定回路を含み、前記検証手段は、前記判定回路の判定結果に基づき動作マージンを検証する、請求項１または２に記載の半導体記憶装置。
  4. 前記検証手段は、前記活性化信号のタイミングを変えて前記センス手段に複数回のセンスを行わせ、複数回のセンス結果に基づき動作マージンを検証する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  5. 前記検証手段は、前記活性化信号のタイミングを変えて前記センス手段に複数回のセンスを行わせたときのセンス結果を記憶する記憶手段を含み、
    前記調整手段は、前記記憶手段に記憶されたセンス結果に基づき前記活性化信号のタイミングを設定する、請求項１に記載の半導体記憶装置。
  6. 前記検証手段は、テスト実行時に行われ、前記検証手段の検証結果が不揮発性レジスタに記憶され、前記調整手段は、通常の動作時に前記不揮発性レジスタに記憶された検証結果に基づき前記活性化信号のタイミングを調整する、請求項１ないし５いずれか１つに記載の半導体記憶装置。
  7. 前記検証手段は、前記複製回路から出力されたデータバス上のデータをセンスする複数組のセンス手段を含み、前記検証手段は、前記活性化信号のタイミングを変えて前記複数組のセンス手段にセンスを行わせ、複数組のセンス手段のセンス結果に基づきセンス手段に保持されたデータを前記出力手段に出力させる、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  8. 前記調整手段は、前記複数組のセンス手段のセンス結果に基づき前記活性化信号のタイミングを調整する、請求項７に記載の半導体記憶装置。
  9. 前記複製回路は、前記メモリセルアレイとは無関係に予め決められたデータを保持する記憶素子を含む、請求項２に記載の半導体記憶装置。
  10. 前記複製回路は、前記メモリセルアレイから読み出されたデータを保持する記憶素子を含む、請求項２に記載の半導体記憶装置。
  11. 前記複製回路は、データ「０」を保持する第１のラッチ回路と、データ「１」を保持する第２のラッチ回路とを含む、請求項２、９または１０に記載の半導体記憶装置。
  12. 前記センス手段は、データバス上の差動データをセンスする、請求項１に記載の半導体記憶装置。
  13. 前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１ないし１２いずれか１つに記載の半導体記憶装置。
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