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TWI702599B - 動態隨機存取記憶體及其製造方法 - Google Patents

動態隨機存取記憶體及其製造方法 Download PDF

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TWI702599B
TWI702599B TW108124717A TW108124717A TWI702599B TW I702599 B TWI702599 B TW I702599B TW 108124717 A TW108124717 A TW 108124717A TW 108124717 A TW108124717 A TW 108124717A TW I702599 B TWI702599 B TW I702599B
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任楷
張皓筌
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華邦電子股份有限公司
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Abstract

一種動態隨機存取記憶體包括基底、多個第一位元線結構、多個第二位元線結構以及多個字元線結構。基底具有多個主動區，各主動區包括沿第一方向排列的多個柱狀結構。沿第二方向排列的多個主動區之間包括兩個沿第一方向延伸且埋設於基底中的第一位元線結構。各第二位元線結構位於多個柱狀結構之間，且沿第二方向延伸穿過主動區，以設置於第一位元線結構上，並與第一位元線結構電性連接。字元線結構與第二位元線結構相間隔地配置於第二位元線結構上。各字元線結構沿第二方向延伸，位於多個柱狀結構之間，並穿過沿第二方向排列的多個主動區。另提供一種動態隨機存取記憶體的製造方法。

Description

動態隨機存取記憶體及其製造方法
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種動態隨機存取記憶體及其製造方法。
目前將電容堆疊在電晶體之上的堆疊式動態隨機存取記憶體（DRAM）可達到高記憶體密度的目標。然而，在目前的動態隨機存取記憶體中通常僅將主動區的部分區域作為電容著陸區域，而隨著製程尺寸不斷微縮，電容著陸的區域也會隨之減少，因而降低記憶體的效能。因此業界亟需一種在縮小記憶體尺寸的情況下亦可具有較大的電容器著陸面積（landing area）的動態隨機存取記憶體。
本發明提供一種動態隨機存取記憶體，其可以在縮小記憶體尺寸的情況下同時具有較大的電容器著陸面積，進而提升其效能。
本發明的一種動態隨機存取記憶體包括基底、多個第一位元線結構、多個第二位元線結構以及多個字元線結構。基底具有多個主動區。各主動區包括沿第一方向排列的多個柱狀結構。多個第一位元線結構埋設於基底中。各第一位元線結構沿第一方向延伸。沿第二方向排列的多個主動區之間包括兩個第一位元線結構。各第二位元線結構位於多個主動區的其中一者的多個柱狀結構之間。沿第二方向延伸穿過多個主動區的其中一者，以設置於多個主動區的其中一者兩側的多個第一位元線結構上，並與下方的多個第一位元線結構電性連接。多個字元線結構與多個第二位元線結構相間隔地配置於多個第二位元線結構上。各字元線結構位於多個主動區的其中一者的多個柱狀結構之間，且沿第二方向延伸而穿過沿第二方向排列的多個主動區。
本發明提供一種動態隨機存取記憶體的製造方法，其步驟如下。形成多個第一淺溝槽與多個深溝槽於基底中以定義出多個主動區。各深溝槽沿第一方向延伸，各第一淺溝槽沿第二方向延伸。形成多個第一位元線結構於多個深溝槽中。形成多個第二淺溝槽於多個主動區中，使各主動區包括位於各第二淺溝槽兩側的多個柱狀結構。多個第二淺溝槽與多個第一淺溝槽沿第一方向交替排列。形成多個第二位元線結構於多個第二淺溝槽中。各第二位元線結構與多個主動區的其中一者兩側的多個第一位元線結構電性連接。形成多個字元線結構於多個第二位元線結構上。多個字元線結構與多個第二位元線結構相間隔開。
基於上述，本發明的動態隨機存取記憶體可達到4F 2的晶胞尺寸，而藉由各主動區的多個柱狀結構、第一位元線結構、第二位元線結構與字元線結構的配置，可以增加電容器著陸區域，因此可以在縮小記憶體尺寸的情況下同時具有較大的電容器著陸面積，進而提升其效能。此外，於字元線結構兩側形成第一摻雜區與第二摻雜區可以減少電場強度，並改善閘極引發汲極漏電流，提升動態隨機存取記憶體的可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1A至4A，提供基底100。基底100例如是半導體基底，例如矽基底。接著，於基底100中形成多個溝槽12。多個溝槽12將基底100區隔為多個主動區AA。多個主動區AA可以依據第一方向D1（又稱為列方向）與第二方向D2（又稱為行方向）排列成一陣列。第二方向D2與第一方向D1可以是相互垂直，但本發明不限於此。
請接續參照1B至4B，在形成多個溝槽12後，進行局部移除製程，將相鄰兩列之主動區AA之間的區域R2的基底100部分移除，以形成深度大於溝槽12的深溝槽104。位於區域R1的溝槽12深度不變，又稱之為第一淺溝槽102。在一些實施例中，局部移除製程的步驟如下。於基底100上全面性地形成介電材料層（未繪示）。在此，全面性地形成可以定義為同時形成於多個溝槽12中及多個主動區AA的表面上，以使基底100上形成平坦表面。介電材料層的材料例如是旋塗碳（SOC），其形成方法包括旋轉塗佈法。接著，於介電材料層上形成圖案化罩幕層（未繪示）。圖案化罩幕層沿第一方向D1延伸，覆蓋同一列的多個主動區AA以及位於相鄰兩個主動區AA之間的區域R1，並裸露出相鄰兩列之主動區AA之間的區域R2。接著，以圖案化罩幕層為罩幕，蝕刻被裸露出來的區域R2的基底100。然後，移除圖案化罩幕層與介電材料層。
進行局部移除製程後，於基底100中具有多個第一淺溝槽102與多個深溝槽104。深溝槽104沿著第一方向D1延伸，第一淺溝槽102沿著第二方向D2延伸，相鄰兩條深溝槽104與相鄰兩條第一淺溝槽102界定出一個主動區AA。
請參照圖1C至4C，於基底100上形成絕緣層111、112。絕緣層111、112的形成步驟如下。首先，以第一絕緣材料層（未繪示）填滿第一淺溝槽102與深溝槽104。第一絕緣材料層的材料例如是氧化矽，其形成方法包括化學氣相沉積法。接著，可以於第一絕緣材料層上形成第二絕緣材料層。第二絕緣材料層的材料與第一絕緣材料層的材料可以是以不同方式形成的氧化物。第二絕緣材料層的材料例如是四乙氧基矽烷（tetraethylorthosilicate, TEOS），但本發明不限於此。然後，進行微影與蝕刻製程，圖案化第一絕緣材料層與第二絕緣材料層，以形成絕緣層111與絕緣層112，並在每個深溝槽104之中形成多個凹槽113。這些凹槽113沿第一方向D1延伸並沿第二方向D2排列。凹槽113的側壁裸露出絕緣層112與111；凹槽113的底部裸露出絕緣層111。
之後，於凹槽113中形成第一位元線結構110。第一位元線結構110可為單層或多層結構。在一些實施例中，第一位元線結構110包括阻障層110a與導體層110b。阻障層110a又可稱為黏著層。阻障層110a的材料例如是金屬或是金屬氮化物，例如是鈦、鉭、氮化鈦、氮化鉭或其組合。導體層110b的材料例如是金屬或金屬合金，例如是鎢、鋁、銅或銅鋁合金。在一些實施例中，導體層110b可以只使用金屬或金屬合金，而不含金屬矽化物。阻障層110a與導體層110b的形成方法例如是化學氣相沉積法或是物理氣相沉積法。第一位元線結構110的形成方法例如是於多個凹槽113中形成阻障材料層與導電材料層。接著，回蝕刻導電材料層與阻障材料層，以形成多個埋設於基底100中的第一位元線結構110。在本實施例中，第一位元線結構110可以利用沉積與回蝕刻的方式形成，而無需使用光阻與微影製程。
第一位元線結構110位於每一列的主動區AA的兩側。第一位元線結構110沿第一方向D1延伸並沿第二方向D2排列。在一些實施例中，在區域R2的深溝槽104中包括兩個第一位元線結構110，但本發明不限於此。在一些實施例中，在區域R2中的第一位元線結構110的頂面低於周圍的基底100的頂面。此外，在區域R2中，兩相鄰的第一位元線結構110被絕緣層111隔開。
請參照圖1D至4D，在形成第一位元線結構110後，於凹槽113中形成絕緣層114，以覆蓋第一位元線結構110。換句話說，位於區域R2的多個深溝槽104被絕緣層111、第一位元線結構110與絕緣層114填滿。絕緣層114的形成方法可以是先全面性地形成絕緣材料層，再對絕緣材料層進行平坦化製程。例如是化學機械研磨（CMP）製程，使絕緣層114的頂面與絕緣層112的頂面共平面，但本發明不限於此。絕緣層114的材料例如是氮化矽，其形成方法包括化學氣相沉積法。
請參照圖1E至4E，藉由微影與蝕刻製程，移除部分的絕緣層114、112、111以及部分基底100，以形成第二淺溝槽106。第二淺溝槽106沿著第二方向D2延伸穿過多個主動區AA與區域R2，以將各主動區AA的基底100分割為兩個柱狀結構120（120a與120b）。其中，兩個柱狀結構120a與120b之間的第二淺溝槽106又可稱為凹陷區R。在一些實施例中，凹陷區R可以是穿過主動區AA的中心線C，因此柱狀結構120a與120b的寬度相同。
在主動區AA中，凹陷區R的底面裸露出基底100的表面。在區域R2中，第二淺溝槽106的底面裸露出第一位元線結構110的導電層110b以及留下的絕緣層111、114。在一些實施例中，凹陷區R的底面與位於區域R2的第一位元線結構110（例如是導電層110b）的頂面大致共平面。
接著，於凹陷區R依序地形成絕緣材料層16與硬遮罩115。絕緣材料層16共形地形成於凹陷區R的表面，硬遮罩115位於絕緣材料層16上，且硬遮罩115的頂面低於絕緣材料層16的頂面。硬遮罩115與絕緣材料層16的材料不同。舉例來說，絕緣材料層16的材料包括氧化矽或是氮化矽；硬遮罩115的材料包括碳。在一些實施例中，絕緣材料層16與硬遮罩115的形成步驟如下。於基底100上形成絕緣材料層與硬遮罩材料層，再進行回蝕刻，以形成絕緣材料層16與硬遮罩115。
請參照圖1F至4F，以硬遮罩115為硬罩幕，藉由濕式蝕刻製程來移除未被硬遮罩115覆蓋的絕緣材料層16，以形成絕緣層116。絕緣層116例如是僅覆蓋在凹陷區R的底表面上。之後，進行灰化製程，將硬遮罩115移除，裸露出絕緣層116。在一些實施例中，在進行上述製程後，有一部分的絕緣層112會被蝕刻，而使其厚度變薄。
之後，於各第二淺溝槽106的底部形成多個第二位元線結構130。相鄰兩個第二位元線結構130裸露出位於區域R2中的絕緣層111的頂面S1。第二位元線結構130可以包括阻障層130a及導電層130b。第二位元線結構130的材料可以類似於第一位元線結構110的材料，於此不再贅述。在一些實施例中，第二位元線結構130的形成步驟如下。於基底100上形成阻障材料層與導電材料層。然後，進行回蝕刻製程，以留下位於多個第二淺溝槽106的底部的阻障材料層與導電材料層。之後，進行微影與蝕刻製程，將導電材料層與阻障材料層圖案化，以形成阻障層130a及導電層130b，並暴露出位於多個深溝槽104中的絕緣層111的頂面S1。頂面S1位於第二方向D2上兩相鄰的兩個第一位元線結構110之間，且頂面S1低於第二位元線結構130的頂面。
第二位元線結構130位於絕緣層116上，並且沿第二方向D2延伸以覆蓋主動區AA兩側的第一位元線結構110，而與第一位元線結構110電性連接。藉此，訊號可以經由主動區AA兩側的第一位元線結構分別傳遞至第二位元線結構130，以提升記憶體傳輸訊號的能力。
請接續參照圖1G至4G，在形成第二位元線結構130後，於凹陷區R的側壁形成閘介電層140。閘介電層140的材料可以包括氧化矽、氮氧化矽、氮化矽，其形成方法例如包括化學氣相沉積法或臨場蒸氣產生法（ISSG）。閘介電層140的形成方法例如是在形成第二位元線結構130後，於基底100上形成順應的絕緣材料層，然後進行非等向性蝕刻製程。
接著，於第二淺溝槽106中依序形成絕緣結構150以及字元線結構160，且字元線結構160的頂面低於柱狀結構120的頂面。亦即，字元線結構160位於主動區120的兩個柱狀結構之間120a、120b。絕緣結構150配置於第二位元線結構130與字元線結構160之間。絕緣結構150的材料可以包括氧化矽、氮氧化矽、氮化矽，其形成方法例如是化學氣相沉積法。絕緣結構150的形成方法例如是在於基底100上形成絕緣材料層，然後進行回蝕刻製程。字元線結構160可以包括阻障層160a及導電層160b。字元線結構160的材料與形成方法可以類似於第二位元線結構130的材料與形成方法，於此不再贅述。
字元線結構160沿第二方向D2延伸穿過沿第二方向D2排列的多個主動區AA以及位於主動區AA之間的區域R2。各字元線結構160是與多個第二位元線結構130相間隔地配置於這些第二位元線結構130上，並且字元線結構160也位於第二方向D2上相鄰兩個第二位元線結構130之間的絕緣層111上。即，字元線結構160與第二位元線結構130可以是相互平行。在一實施例中，在凹陷區R中，字元線結構160對基底100的垂直投影範圍完全落在第二位元線結構130對基底100的垂直投影範圍內。
請參照圖1H至4H，在形成字元線結構160後，於字元線結構160上形成絕緣結構170。絕緣結構170的材料例如是化學氣相沉積法形成的氧化矽。絕緣結構170的形成的方法例如是在基底100上形成絕緣材料層，然後進行回蝕刻製程或CMP製程，直至露出柱狀結構120與絕緣層111的頂面。
在一實施例中，絕緣結構170的頂面與柱狀結構120的頂面共平面。柱狀結構120為基底100的一部分，且字元線結構160、第二位元線結構130以及第一位元線結構110的表面均低於柱狀結構120的頂面。換言之，字元線結構160、第二位元線結構130以及第一位元線結構110均埋設在基底100之中。
在形成絕緣結構170之後，進行蝕刻製程，以移除絕緣層112與一部份的絕緣層114，使絕緣層114與絕緣層111共平面。接著，以離子植入法、擴散式摻雜法或其他適宜的方法進行摻雜製程，以於柱狀結構120中形成多個第一摻雜區10與位於多個第一摻雜區10之間的第二摻雜區20。於一實施例中，多個第一摻雜區10例如是配置於柱狀結構120a與柱狀結構120b的底部與頂部。第一摻雜區10可以是與第二摻雜區20具有不同導電型；第一摻雜區10可以是與基底100具有不同導電型；而第二摻雜區20可以是與基底100具有相同導電型。在一實施例中，第一摻雜區10例如是N型摻雜區；第二摻雜區20例如是P型摻雜區。N型摻雜區中的摻質可以是磷或是砷；P型摻雜區中的摻質可以是硼。
位於柱狀結構120的底部的第一摻雜區10，與第二位元線結構130電性連接。位於柱狀結構120的頂部的第一摻雜區10則與後續形成的電容器接觸結構180電性連接。
在主動區AA上的字元線結構160、閘介電層140以及兩個柱狀結構120a與120b之中的第一摻雜區10與第二摻雜區20共同組成一個垂直電晶體。在第二摻雜區20上方與下方的第一摻雜區10為源極與汲極區。藉由控制施加於字元線結構160的電壓，可於與閘介電層140鄰接的第二摻雜區20中形成垂直通道CH。在垂直通道CH的電流流動方向與基底100表面的方向大致呈垂直。
請參照圖1I至4I，在形成多個第一摻雜區10與第二摻雜區20後，於基底100的主動區AA上依序形成多個電容器接觸結構180與多個電容器190。電容器接觸結構180的材料包括金屬或是金屬合金，例如是鎢。電容器接觸結構180的形成方法例如是形成電容器接觸材料層，然後經由微影與蝕刻，以進行圖案化製程。電容器190可以藉由已知的方法來形成。
電容器接觸結構180與電容器190垂直堆疊於垂直電晶體上。各電容器接觸結構180可以視為著陸墊，其位於主動區AA的絕緣結構170以及多個柱狀結構120上。電容器接觸結構180與柱狀結構120的第一摻雜區10電性連接。電容器接觸結構180投影在基底100上的面積與主動區AA投影在基底100上的面積高度重疊，其重疊的比例範圍例如是90%至100%，藉此，電容器190更容易著陸於電容器接觸結構180上，以提升製程裕度。
電容器190著陸於電容器接觸結構180上，與電容器接觸結構180物理性接觸且電性連接。電容器190投影在基底100上的面積可與主動區AA投影在基底100上的面積高度重疊，其重疊的比例範圍例如是70%至78.5%。電容器190藉由電容器接觸結構180與主動區AA的兩個柱狀結構120的第一摻雜區10電性連接。通過控制施加於字元線結構160的電壓，可以於字元線結構160兩側的第二摻雜區20中形成通道CH，以藉由電容器接觸結構180對電容器190進行充電。
本發明的動態隨機存取記憶體可達到4F 2的晶胞尺寸，其中F表示為特徵尺寸。再者，本發明實施例藉由第一位元線結構110、第二位元線結構130、字元線結構160、多個柱狀結構120的配置，可以將大部分的主動區AA的面積，甚至將整個主動區AA的面積做為隨後形成的電容器190的著陸區域。因此，可以在縮小記憶體尺寸的情況下同時具有較大的電容器著陸面積，不僅可以增加電容量，提升其效能，還可以增加製程裕度。此外，垂直電晶體的第一摻雜區10與第二摻雜區20是形成在字元線結構160兩側的柱狀結構120a與120b，可以使一個主動區AA中具有兩個分離的通道CH。藉由此方式，可以減少電場強度，並可以改善閘極引發汲極漏電流（gate Induce drain leakage, GIDL），提升動態隨機存取記憶體的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:摻雜區
12:溝槽
16:絕緣材料層
100:基底
102:第一淺溝槽
104:深溝槽
106:第二淺溝槽
110:第一位元線結構
110a、130a、160a:阻障層
110b、130b、160b:導電層
111、112、114、116:絕緣層
113:凹槽
115:硬遮罩
120、120a、120b:柱狀結構
130:第二位元線結構
140:閘介電層
150、170:絕緣結構
160:字元線結構
180:電容器接觸結構
190:電容器
AA:主動區
C:中心線
CH:通道
D1:第一方向
D2:第二方向
D3:第三方向
R1、R2:區域
R:凹陷區
S1:頂面
圖1A至圖1I是依照本發明的一實施例的一種動態隨機存取記憶體的製造流程的上視示意圖。 圖2A至圖2I是沿著圖1A至圖1I之線A-A’的剖面示意圖。 圖3A至圖3I是沿著圖1A至圖1I之線a-a’的剖面示意圖。 圖4A至圖4I是沿著圖1A至圖1I之線B-B’的剖面示意圖。
10、20:摻雜區
100:基底
111、116:絕緣層
120、120a、120b:柱狀結構
130:第二位元線結構
130a、160a:阻障層
130b、160b:導電層
140:閘介電層
150、170:絕緣結構
160:字元線結構
180:電容器接觸結構
190:電容器
AA:主動區
CH:通道
D1:第一方向
D3:第三方向
R1:區域

Claims (12)

  1. 一種動態隨機存取記憶體，包括：基底，具有多個主動區，各該主動區包括沿第一方向排列的多個柱狀結構；多個第一位元線結構，埋設於該基底中，其中各該第一位元線結構沿該第一方向延伸，且沿第二方向排列的該些主動區之間包括兩個該第一位元線結構；多個第二位元線結構，其中各該第二位元線結構位於該些主動區的其中一者的該些柱狀結構之間，且沿該第二方向延伸穿過該些主動區的其中一者，以設置於該些主動區的其中一者兩側的該些第一位元線結構上，並與下方的該些第一位元線結構電性連接；以及多個字元線結構，與該些第二位元線結構相間隔地配置於該些第二位元線結構上，其中各該字元線結構位於該些主動區的其中一者的該些柱狀結構之間，且沿該第二方向延伸而穿過沿該第二方向排列的該些主動區。
  2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各該柱狀結構包括：多個第一摻雜區，配置於該些柱狀結構的底部與頂部；以及第二摻雜區，配置於該些第一摻雜區之間。
  3. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括多個電容器與多個電容器接觸結構，設置於該些主動區上， 該些電容器接觸結構配置於該些電容器與該些主動區之間，其中各該電容器接觸結構與下方的該主動區的該些柱狀結構電性連接。
  4. 如申請專利範圍第3項所述的動態隨機存取記憶體，更包括：多個絕緣層，形成於該些柱狀結構之間的凹陷區的底表面上，以位於該些第二位元線結構與該基底之間；第一絕緣結構，配置於該些第二位元線結構與該些字元線結構之間；第二絕緣結構，配置於該些字元線結構與該些電容器接觸結構之間；及閘介電層，位於該些字元線結構與該些柱狀結構之間。
  5. 如申請專利範圍第4項所述的動態隨機存取記憶體，其中該些第一位元線結構的頂面與該凹陷區的底面共平面。
  6. 一種動態隨機存取記憶體的製造方法，包括：形成多個第一淺溝槽與多個深溝槽於基底中以定義出多個主動區，其中各該深溝槽沿第一方向延伸，各該第一淺溝槽沿第二方向延伸；形成多個第一位元線結構於該些深溝槽中；形成多個第二淺溝槽於該些主動區中，使各該主動區包括位於各該第二淺溝槽兩側的多個柱狀結構，該些第二淺溝槽與該些第一淺溝槽沿該第一方向交替排列； 形成多個第二位元線結構於該些第二淺溝槽中，其中各該第二位元線結構與該些主動區的其中一者兩側的該些第一位元線結構電性連接；以及形成多個字元線結構於該些第二位元線結構上，其中該些字元線結構與該些第二位元線結構相間隔開。
  7. 如申請專利範圍第6項所述的動態隨機存取記憶體的製造方法，其中形成該些第一位元線結構的步驟包括：以絕緣層填滿該些第一淺溝槽與該些深溝槽；圖案化該絕緣層，以在該些深溝槽中形成多個凹槽，其中各該凹槽沿該第一方向延伸，且各該凹槽沿該第二方向排列；以及於該些凹槽中形成該些第一位元線結構。
  8. 如申請專利範圍第7項所述的動態隨機存取記憶體的製造方法，其中形成該些第二位元線結構的步驟包括：於該基底上以及該些第二淺溝槽中形成導電材料層；回蝕刻該導電材料層；以及圖案化該導電材料層，以裸露出位於該些深溝槽中的該絕緣層的頂面。
  9. 如申請專利範圍第6項所述的動態隨機存取記憶體的製造方法，其中於形成該些字元線結構之後更包括：對該些柱狀結構進行摻雜，以在各該柱狀結構中形成多個第一摻雜區與位於該些第一摻雜區之間的第二摻雜區。
  10. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中於形成該些第一摻雜區與該些第二摻雜區之後更包括：形成多個電容器接觸結構於該些主動區上；以及形成多個電容器於該些主動區上，其中該些電容器接觸結構配置於該些電容器與該些主動區之間，且各該電容器接觸結構與下方的該主動區中的該些柱狀結構電性連接。
  11. 如申請專利範圍第10項所述的動態隨機存取記憶體的製造方法，更包括：在形成該些第二位元線結構之前，形成絕緣層於該些柱狀結構之間的凹陷區的底表面上；於形成該些字元線結構之前，於該凹陷區的側壁形成多個閘介電層以及於該些第二位元線結構上形成多個第一絕緣結構；以及於形成該些電容器之前，於該些字元線結構上形成多個第二絕緣結構。
  12. 如申請專利範圍第11項所述的動態隨機存取記憶體的製造方法，其中該些第一位元線結構的頂面與該凹陷區的底面共平面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785706B (zh) * 2020-12-18 2022-12-01 南韓商三星電子股份有限公司 半導體元件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488468A (zh) * 2021-07-07 2021-10-08 芯盟科技有限公司 半导体结构及半导体结构的形成方法
JP2024031350A (ja) * 2022-08-26 2024-03-07 キオクシア株式会社 半導体記憶装置
CN116546814B (zh) * 2023-06-13 2023-11-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
TWI897435B (zh) * 2024-05-23 2025-09-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體結構

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684316A (en) * 1994-05-13 1997-11-04 Samsung Electronics Co., Ltd. Semiconductor memory device provided with capacitors formed above and below a cell transistor
US20100032743A1 (en) * 2008-08-07 2010-02-11 Huang Jen-Jui Dynamic random access memory structure, array thereof, and method of making the same
US20150371946A1 (en) * 2013-02-08 2015-12-24 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing same
US20180012937A1 (en) * 2016-07-06 2018-01-11 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20180175040A1 (en) * 2016-12-16 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
TWI640064B (zh) * 2017-07-12 2018-11-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
KR100800469B1 (ko) * 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
KR101576957B1 (ko) * 2009-10-22 2015-12-14 삼성전자주식회사 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법
KR20130065264A (ko) * 2011-12-09 2013-06-19 에스케이하이닉스 주식회사 매립비트라인 형성 방법, 매립비트라인를 구비한 반도체장치 및 제조 방법
KR102549609B1 (ko) * 2016-09-08 2023-06-30 삼성전자주식회사 수직 채널 트랜지스터를 포함하는 반도체 소자
US10103053B1 (en) * 2017-07-14 2018-10-16 Micron Technology, Inc. Methods of forming integrated circuitry

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684316A (en) * 1994-05-13 1997-11-04 Samsung Electronics Co., Ltd. Semiconductor memory device provided with capacitors formed above and below a cell transistor
US20100032743A1 (en) * 2008-08-07 2010-02-11 Huang Jen-Jui Dynamic random access memory structure, array thereof, and method of making the same
US20150371946A1 (en) * 2013-02-08 2015-12-24 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing same
US20180012937A1 (en) * 2016-07-06 2018-01-11 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
US20180175040A1 (en) * 2016-12-16 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
TWI640064B (zh) * 2017-07-12 2018-11-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785706B (zh) * 2020-12-18 2022-12-01 南韓商三星電子股份有限公司 半導體元件

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US11430792B2 (en) 2022-08-30
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