TWI701815B - 記憶體裝置 - Google Patents
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Abstract
記憶體裝置包括堆疊結構及通道結構。堆疊結構位於基底上。堆疊結構包括交錯堆疊的閘電極與絕緣膜。通道結構電性耦接閘電極，並位在閘電極的側表面上。通道結構包括第一通道結構及第二通道結構。第二通道結構位在第一通道結構的上表面上。第一通道結構及/或第二通道結構為環形狀。
Description
本發明是有關於一種記憶體裝置。
隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。目前正被關注的技術包括反及閘記憶體(NAND memory)及其製造方法。
本發明係有關於一種記憶體裝置。
根據本發明之一方面，提出一種記憶體裝置，其包括記憶體裝置包括堆疊結構及通道結構。堆疊結構位於基底上。堆疊結構包括交錯堆疊的閘電極與絕緣膜。通道結構電性耦接閘電極，並位在閘電極的側表面上。通道結構包括第一通道結構及第二通道結構。第二通道結構位在第一通道結構的上表面上。第一通道結構及/或第二通道結構為環形狀。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:基底
104、204:絕緣膜
106、206:蝕刻終止層
109:底導電層
109S1:側表面
109S2:上表面
110:第一溝槽
111:導電層
111S:側表面
112:電荷儲存層
112A:上表面
112B:側表面
112S:上表面
114:絕緣層
114S:上表面
116:凹口
210:第二溝槽
216:凹口
217:頂部導電層
217S:側表面
218:閘介電層
220:絕緣材料
300、304:導電柱
302:導電層
320開孔
322:絕緣牆
BL:位元線
CL1:第一通道結構
CL1B:第一底通道層
CL1R:第一環形通道層
CL1S1:上表面
CL1S2:上表面
CL1S3:上表面
CL2、CL4:連接層
CL2S:上表面
CL3:第二通道結構
CL31:第一通道層
CL32:第二通道層
CL32B:第二底通道層
CL32R:第二環形通道層
CSL:共同源極線
D1:第一方向
D2:第二方向
D3:第三方向
GSL:接地選擇線
IG:底反轉閘電極
K:堆疊結構
K1:第一堆疊層
K1S:上表面
K2:第二堆疊層
K2S:上表面
N1:第一距離
N2:第二距離
P1、P2、P3、P4、P5、P6、P7:剖面
WL:字元線
SSL:串列選擇線
第1圖至第20圖繪示根據一實施例的記憶體裝置的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1圖至第20圖繪示根據一實施例的記憶體裝置的製造方法。
請參照第1圖，可在基底102上交錯堆疊導電層與絕緣膜以形成第一堆疊層K1。一實施例中，基底102可包括矽基底，第一堆疊層K1可形成在矽基底上的絕緣層上，絕緣層例如包括氧化矽等材料。導電層包括最底的底導電層109及其上方的其它導電層111。底導電層109與導電層111可包括導電材料，例如導體材料或半導體材料。半導體材料包括多晶矽，例如經摻
雜的多晶矽。絕緣膜可包括絕緣膜104及蝕刻終止層106，蝕刻終止層106可形成在最頂端的絕緣膜104上。一實施例中，絕緣膜104可包括氧化物例如氧化矽，蝕刻終止層106可包括氮化物例如氮化矽。
請參照第2圖，可進行圖案化製程以在第一堆疊層K1中形成第一溝槽110。第一溝槽110可露出第一堆疊層K1的側表面，包括導電層111的側表面111S，及底導電層109的側表面109S1，並可露出底導電層109的上表面109S2。形成電荷儲存層112在第一溝槽110中。電荷儲存層112可形成在第一溝槽110露出的第一堆疊層K1的側表面及底導電層109的上表面109S2上，及第一堆疊層K1的上表面K1S上。第一通道結構CL1可形成在第一溝槽110所露出之電荷儲存層112的上表面112A及側表面112B上。位在第一堆疊層K1(包括導電層111的側表面111S及底導電層109的側表面109S1及上表面109S2)與第一通道結構CL1之間的電荷儲存層112可具有ONO結構、ONONO結構、ONONONO結構、或氮氧化矽/氮化矽/氧化物結構。第一通道結構CL1可包括半導體材料，包括經摻雜的半導體材料或未經摻雜的半導體材料。一實施例中，第一通道結構CL1的材料包括多晶矽，例如經摻雜的多晶矽或未經摻雜的多晶矽。
第2A圖繪示沿第2圖所示之結構沿橫剖面P1的上視示意圖。如第2A圖中所示，第一溝槽110中的電荷儲存層112及第一通道結構CL1具有環形狀，其中環狀包括圓形或橢圓，第
一通道結構CL1例如為中空環狀、實心環狀、半中空環狀或實心半環狀。第2圖可為沿第2A圖所示之結構沿AB線的縱剖面示意圖。
請參照第3圖，可形成絕緣層114填充第一溝槽110，並於第一通道結構CL1的上表面CL1S1上。絕緣層114形成在第一溝槽110露出的第一通道結構CL1上。一實施例中，絕緣層114的材料包括氧化物例如氧化矽。
請參照第4圖，可利用回蝕刻製程移除電荷儲存層112、第一通道結構CL1及絕緣層114位在第一堆疊層K1上方的部分。一實施例中，回蝕刻製程可包括化學機械研磨方法或其它合適的蝕刻方法。此回蝕刻製程可使得結構具有一平坦的上表面。
請參照第5圖，可從移除電荷儲存層112、第一通道結構CL1及絕緣層114的上部分以形成從第一堆疊層K1之上表面K1S下凹的凹口116。凹口116露出電荷儲存層112的上表面112S、第一通道結構CL1的上表面CL1S2及絕緣層114的上表面114S。一實施例中，可利用具有蝕刻選擇性的蝕刻製程，以蝕刻終止層106作為蝕刻遮罩進行此移除步驟。此例中，凹口116可實質上對齊第一溝槽110。例如凹口116在第一方向D1上的尺寸可實質上等於第一溝槽110在第一方向D1上的尺寸。凹口116在第二方向D2上的尺寸可實質上等於第一溝槽110在第二方向D2上的尺寸。另一實施例中，可對第4圖所示的結構進行
圖案化製程以形成凹口116。此例中，凹口116的尺寸/形狀可不同於第一溝槽110。
請參照第6圖，可形成連接層CL2填充凹口116，並位在電荷儲存層112的上表面112S、第一通道結構CL1露出的上表面CL1S2及絕緣層114的上表面114S上，並位在絕緣膜104及蝕刻終止層106的側表面上，與第一堆疊層K1之上表面K1S上。連接層CL2的材料可相同或不同於第一通道結構CL1的材料。連接層CL2的材料可包括導電材料或半導體材料。半導體材料可包括多晶矽材料。一實施例中，連接層CL2的材料包括經摻雜的半導體材料，例如摻雜的多晶矽材料，例如N型摻雜的多晶矽材料，其導電性可大於未摻雜的多晶矽材料。
請參照第7圖，可利用回蝕刻製程移除連接層CL2位在第一堆疊層K1上方的部分。一實施例中，回蝕刻製程可包括化學機械研磨方法或其它合適的蝕刻方法。此回蝕刻製程可使得結構具有一平坦的上表面。
第7A圖繪示沿第7圖所示之結構沿橫剖面P2的上視示意圖。如第7A圖中所示，凹口116中的連接層CL2具有實心的橢圓形狀。第7圖可為沿第7A圖所示之結構沿AB線的縱剖面示意圖，類似的概念不再重複贅述。
請參照第8圖，堆疊結構K包括第一堆疊層K1及第二堆疊層K2。在第一堆疊層K1及連接層CL2上形成頂部導電層217與絕緣膜204以形成第二堆疊層K2。頂部導電層217可
包括導電材料，例如導體材料或半導體材料。半導體材料包括多晶矽，例如經摻雜的多晶矽。蝕刻終止層206可形成在最頂的絕緣膜204上方。一實施例中，絕緣膜204可包括氧化物例如氧化矽。蝕刻終止層206可包括氮化物例如氮化矽。
請參照第9圖，可進行圖案化製程以在包括頂部導電層217的第二堆疊層K2中形成第二溝槽210。圖案化製程包括蝕刻製程。用以形成第二溝槽210的蝕刻製程可利用連接層CL2作為蝕刻停止層。第二溝槽210可露出第二堆疊層K2的側表面(包括頂部導電層217的側表面217S，也包括絕緣膜204及蝕刻終止層206的側表面)及連接層CL2的上表面CL2S。連接層CL2的上表面CL2S可實質上對齊第一堆疊層K1的上表面K1S。一實施例中，蝕刻製程可移除連接層CL2的上部分，使得剩餘之連接層CL2的上表面CL2S低於第一堆疊層K1的上表面K1S。頂部導電層217可包括半導體材料，包括多晶矽，例如未摻雜的多晶矽。。
請參照第10圖，形成閘介電層218在第二溝槽210中。閘介電層218可形成在第二堆疊層K2的側表面與上表面K2S上，及連接層CL2的上表面CL2S上。閘介電層218也可形成在蝕刻終止層106的側表面上。第一通道層CL31可形成在第二溝槽210中的閘介電層218上及第二堆疊層K2之上表面K2S上的閘介電層218上。第一通道層CL31形成在閘介電層218的側表面及上表面上。第一通道層CL31的材料可包括半導體材料。半
導體材料可包括多晶矽材料，例如未摻雜的多晶矽。一實施例中，閘介電層218為閘氧化物介電層，並鄰接第二堆疊層K2的側表面(包括頂部導電層217的側表面217S)及第一通道層CL31之間。閘氧化物介電層可包括氧化矽等。於較佳實施例中，閘介電層218僅包括單層氧化矽，換句話說閘介電層218不為複合層例如氧化矽層與氮化矽複合層。
請參照第11圖，可利用蝕刻製程移除位於連接層CL2的上表面CL2S及第二堆疊層K2的上表面K2S上的部分第一通道層CL31及閘介電層218，以露出連接層CL2，並同時留下位在第二堆疊層K2的側表面上另一部分的第一通道層CL31及閘介電層218。可利用非等向性蝕刻進行此移除步驟。一實施例中，蝕刻方法可包括電漿蝕刻製程，且保留在閘介電層218的側表面上的第一通道層CL31能避免閘介電層218受到蝕刻製程的損壞。蝕刻製程可停止在連接層CL2。
請參照第12圖，第二通道層CL32可形成在第二堆疊層K2、閘介電層218、連接層CL2及第一通道層CL31上。第二通道層CL32形成在閘介電層218的側表面及連接層CL2的上表面上。第二通道層CL32的材料可包括半導體材料。半導體材料可包括多晶矽材料，例如未摻雜的多晶矽。
請參照第13圖，形成絕緣材料220在第二通道層CL32上。一實施例中，絕緣材料220可包括氧化物例如氧化矽。
請參照第14圖，移除部分絕緣材料220與位在第二
堆疊層K2之上表面K2S上方的部分第二通道層CL32，使絕緣材料220的頂表面與表面K2S切齊。可利用回蝕刻製程進行移除步驟。回蝕刻製程可包括化學機械研磨方法。
請參照第15圖，可從移除閘介電層218、第一通道層CL31、第二通道層CL32及絕緣材料220的上部分以形成從第二堆疊層K2之上表面K2S下凹的凹口216。凹口216可露出閘介電層218、第一通道層CL31、第二通道層CL32及絕緣材料220的上表面，並露出最頂端的絕緣膜204與蝕刻終止層206的側表面。第二通道結構CL3包括半導體材料，例如經摻雜的半導體材料或未經摻雜的半導體材料。一實施例中，第二通道結構CL3的材料包括多晶矽，例如經摻雜的多晶矽或未經摻雜的多晶矽。第二通道結構CL3包括第一通道層CL31及第二通道層CL32。第二通道結構CL3包括半導體材料，例如經摻雜的半導體材料或未經摻雜的半導體材料。一實施例中，第二通道結構CL3的材料包括多晶矽，例如經摻雜的多晶矽或未經摻雜的多晶矽。一實施例中，可利用具有蝕刻選擇性的蝕刻製程，以蝕刻終止層206作為蝕刻遮罩進行此移除步驟。此例中，凹口216可實質上對齊第一溝槽110/凹口116。例如凹口216在第一方向D1上的尺寸可實質上等於第一溝槽110/凹口116在第一方向D1上的尺寸。凹口216在第二方向D2上的尺寸可實質上等於第一溝槽110/凹口116在第二方向D2上的尺寸。另一實施例中，可對第14圖所示的結構進行圖案化製程以形成凹口216。此例中，凹口216的尺
寸/形狀可不同於第一溝槽110/凹口116。
第15A圖繪示沿第15圖所示之結構沿橫剖面P3的上視示意圖。第15B圖繪示沿第15圖所示之結構沿橫剖面P4的上視示意圖。如第15A圖及第15B圖中所示，留下的閘介電層218及第一通道層CL31具有環形狀，舉例而言為橢圓環形狀(中空)或橢圓實心狀。第二通道層CL32可具有杯子形狀，包括如第15A圖所示具有實心橢圓形狀的杯底部分，及如第15B圖所示具有環形狀如橢圓環形狀的杯壁部分。杯壁部分鄰接在杯底部分上。
請參照第16圖，可形成連接層CL4以填充凹口216，並位在第二堆疊層K2的上表面K2S上。連接層CL4的材料可包括導電材料例如導體材料或半導體材料。半導體材料可包括多晶矽材料，例如N型摻雜的多晶矽。一實施例中，連接層CL4的材料可相同於連接層CL2，例如皆為摻雜的多晶矽。一實施例中，連接層CL4的主體材料可相同於第一通道結構CL1及第二通道結構CL2，差異在於第一通道結構CL1及第二通道結構CL2使用未摻雜的多晶矽。
請參照第17圖，可利用回蝕刻製程移除連接層CL4位在第二堆疊層K2上方的部分。一實施例中，回蝕刻製程可包括化學機械研磨方法或其它合適的蝕刻方法。此回蝕刻製程可使得結構具有一平坦的上表面。
第17A圖繪示沿第17圖所示之結構沿橫剖面P5的
上視示意圖。如第17A圖中所示，凹口216中的連接層CL4具有實心的橢圓形狀。
請參照第18圖，進行一圖案化製程以形成開孔320，從而堆疊結構K分割為兩分開的堆疊部分。開孔320將第一通道結構CL1、連接層CL2、第二通道結構CL3及連接層CL4分割為互相分開的兩個部分。詳細而言，開孔320將橢圓形狀的結構分割為兩個半環狀的結構(C型)。用以形成開孔320的圖案化製程亦同時將第一堆疊層K1的導電層(包括底導電層109及導電層111)及頂部導電層217圖案化成為閘電極。閘電極包括底導電層109經圖案化後所形成的底部電極，其可做為底反轉閘電極IG。閘電極也包括導電層111經圖案化後所形成的中間電極，其可做為字元線WL。此外，閘電極也包括頂部導電層217經圖案化後所形成的頂部電極，其可做為選擇線，選擇線包括互相分開的串列選擇線SSL及接地選擇線GSL。一實施例中，鄰接串列選擇線SSL/接地選擇線GSL的閘介電層218為單層結構的氧化矽膜，例如單層氧化矽膜，因此在進行記憶體抹除步驟時，能避免電荷儲存在閘介電層218中而干擾串列選擇線SSL/接地選擇線GSL的問題。
通道結構電性耦接閘電極，並位在閘電極的側表面上。通道結構包括第一通道結構CL1、及第二通道結構CL3。第二通道結構CL3位在第一通道結構CL1的上表面上。連接層CL2位於第一通道結構LL1及第二通道結構CL3之間。舉例來說，
連接層CL2鄰接在第一通道結構CL1的第一環形通道層CL1R及第二通道結構CL3的第二底通道層CL32B之間。第一通道結構CL1及/或第二通道結構CL3為環形狀。
電荷儲存層112位在堆疊結構K的一部分內表面及第一通道結構CL1之間。部分的電荷儲存層112位於底反轉閘電極IG(底部電極)與字元線WL(中間電極)對應的側表面。閘介電層218位在堆疊結構K的另一部分內表面及第二通道結構CL3之間。部分的閘介電層218位於串列選擇線SSL/接地選擇線GSL(頂部電極)對應的側表面。蝕刻終止層106夾設在串列選擇線SSL/接地選擇線GSL(頂部電極)與字元線WL(中間電極)的至少一個之間。
第18A圖繪示沿第18圖所示之結構沿橫剖面P1的上視示意圖。第18B圖繪示沿第18圖所示之結構沿橫剖面P6的上視示意圖。第18C圖繪示沿第18圖所示之結構沿橫剖面P7的上視示意圖。請參照第18圖、第18A圖、第18B圖及第18C圖，第一通道結構CL1包括一第一底通道層CL1B及二第一環形通道層CL1R。第一環形通道層CL1R彼此分開且鄰接在第一底通道層CL1B的兩端上。第一底通道層CL1B位在底反轉閘電極IG的上表面109S2及側表面109S1上。第一環形通道層CL1R鄰接在第一底通道層CL1B上，並藉由開孔320互相分開。第一環形通道層CL1R的高度(或第三方向D3的尺寸)可由開孔320的深度定義。第一底通道層CL1B可定義為第一通道結構CL1位
在開孔320之底表面下方的部分。一實施例中，第一底通道層CL1B未被開孔320分開而維持橢圓形狀的杯底部分。另一實施例中，開孔320可將第一底通道層CL1B分開。第一環形通道層CL1R較佳為垂直第一底通道層CL1B。第一方向D1、第二方向D2及第三方向D3可彼此不同。第一方向D1、第二方向D2及第三方向D3可實質上互相垂直。舉例來說，第一方向D1可為X方向，第二方向D2可為Y方向，第三方向D3可為Z方向。
第18D圖繪示沿第18圖所示之結構沿橫剖面P2的上視示意圖。請參照第18圖及第18D圖，兩個藉由開孔320分開的連接層CL2分別在第一通道結構CL1之互相分開的第一環形通道層CL1R上表面CL1S2上。互相分開的兩個連接層CL2皆具有實心半環形狀，且平側表面是互相面對。
第18E圖繪示沿第18圖所示之結構沿橫剖面P3的上視示意圖。第18F圖繪示沿第18圖所示之結構沿橫剖面P4的上視示意圖。請參照第18圖、第18E圖及第18F圖，第一通道層CL31具有環形狀。第二通道層CL32可包括二第二底通道層CL32B及二個第二環形通道層CL32R。二個第二底通道層CL32B彼此分開。第二底通道層CL32B為實心半環狀，例如實心半橢圓狀。二個第二環形通道層CL32R分別鄰接在二第二底通道層CL32B相互遠離的兩端上。第一通道層CL31位於第二通道層CL32與堆疊結構K之間。第二環形通道層CL32R為中空半環形狀，例如中空半橢圓狀。
第18G圖繪示沿第18圖所示之結構沿橫剖面P5的上視示意圖。請參照第18圖及第18G圖，藉由開孔320分開的兩個連接層CL4是位在第二通道結構CL3的第二環形通道層CL32R的上表面上。連接層CL4具有半圓形狀，且平側表面是互相面對。
於一實施例中，連接層CL2在第一方向D1上的徑向厚度是大於第一環形通道層CL1R在第一方向D1上的徑向厚度，並大於第二環形通道層CL32R在第一方向D1上的徑向厚度。
請參照第19圖，利用絕緣牆322以填充開孔320。一實施例中，絕緣牆322可包括氧化物例如氧化矽。
請參照第20圖，位元線BL及共同源極線CSL可形成在堆疊結構K的上方，且位元線BL藉由導電柱300、304與導電層302與通道結構電性連接，共同源極線CSL藉由導電柱300與通道結構電性連接，從而形成NAND記憶體串列。然導電柱300、304與導電層302可依照實際需求設置，本發明並不以此為限。NAND記憶體串列的記憶胞定義在第一通道結構CL1及用字元線WL之間。二個第一環形通道層CL1R具有一第一距離N1。二個第二環形通道層CL32R具有一第二距離N2。第一距離N1大於第二距離N2。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，
在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300、304:導電柱
302:導電層
CL1:第一通道結構
CL2:連接層
CL3:第二通道結構
CL31:第一通道層
CL32:第二通道層
CL4:第三通道結構
CSL:共同源極線
D1:第一方向
D2:第二方向
D3:第三方向
GSL:接地選擇線
IG:底反轉閘電極
K:堆疊結構
K1:第一堆疊層
K2:第二堆疊層
N1:第一距離
N2:第二距離
WL:字元線
SSL:串列選擇線
Claims (9)
- 一種記憶體裝置，包括：一堆疊結構，位於一基底上，並包括交錯堆疊的數個閘電極與數個絕緣膜；及一通道結構，電性耦接該些閘電極，並位在該些閘電極的側表面上，其中該通道結構包括：一第一通道結構，包括一第一底通道層及二個第一環形通道層，該二個第一環形通道層彼此分開且鄰接在該第一底通道層兩端上；及一第二通道結構，位在該第一通道結構的一上表面上，其中該第一通道結構及/或該第二通道結構為環形。
- 如申請專利範圍第1項所述之記憶體裝置，其中該第二通道結構包括：一第一通道層；及一第二通道層，且該第二通道層包括：二第二底通道層，該二第二底通道層彼此分開；及二個第二環形通道層，分別鄰接在該二第二底通道層相互遠離的兩端上，且該第一通道層位於該第二通道層與該堆疊結構之間。
- 如申請專利範圍第2項所述之記憶體裝置，其中該二第一環形形通道層具有一第一距離，該二第二環形形通道層具有一第二距離，其中該第一距離大於該第二距離。
- 如申請專利範圍第2項所述之記憶體裝置，其中該第一通道層、該二第二環形通道層為中空環狀，該二第二底通道層為實心半橢圓狀。
- 如申請專利範圍第1項所述之記憶體裝置，更包括一連接層，位於該第一通道結構及該第二通道結構之間。
- 如申請專利範圍第5項所述之記憶體裝置，其中該第一通道結構與該第二通道結構的材料包括經摻雜的半導體材料或未經摻雜的半導體材料，該連接層的材料包括經摻雜的半導體材料。
- 如申請專利範圍第1項所述之記憶體裝置，更包括：一電荷儲存層，位在該堆疊結構的一部分內表面及該第一通道結構之間；及一閘介電層，位在該堆疊結構的另一部分內表面及該第二通道結構之間。
- 如申請專利範圍第7項所述之記憶體裝置，其中該些閘電極包括一底部電極、一複數個中間電極及一頂部電極之堆疊，且部分的該電荷儲存層位於該底部電極與該些中 間電極對應的側表面，部分的該閘介電層位於該頂部電極對應的側表面。
- 如申請專利範圍第7項所述之記憶體裝置，其中更包括一蝕刻終止層，夾設在該頂部電極與該些中間電極的至少一個之間。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108102916A TWI701815B (zh) | 2019-01-25 | 2019-01-25 | 記憶體裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108102916A TWI701815B (zh) | 2019-01-25 | 2019-01-25 | 記憶體裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202029476A TW202029476A (zh) | 2020-08-01 |
| TWI701815B true TWI701815B (zh) | 2020-08-11 |
Family
ID=73002706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108102916A TWI701815B (zh) | 2019-01-25 | 2019-01-25 | 記憶體裝置 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI701815B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170154892A1 (en) * | 2015-11-30 | 2017-06-01 | SK Hynix Inc. | Electronic device and method for fabricating the same |
-
2019
- 2019-01-25 TW TW108102916A patent/TWI701815B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170154892A1 (en) * | 2015-11-30 | 2017-06-01 | SK Hynix Inc. | Electronic device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202029476A (zh) | 2020-08-01 |
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