[go: up one dir, main page]

TWI700779B - 整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法 - Google Patents

整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法 Download PDF

Info

Publication number
TWI700779B
TWI700779B TW107134134A TW107134134A TWI700779B TW I700779 B TWI700779 B TW I700779B TW 107134134 A TW107134134 A TW 107134134A TW 107134134 A TW107134134 A TW 107134134A TW I700779 B TWI700779 B TW I700779B
Authority
TW
Taiwan
Prior art keywords
well
drift
hvmos
voltage
drift well
Prior art date
Application number
TW107134134A
Other languages
English (en)
Other versions
TW201921588A (zh
Inventor
卡迪克 姆魯凱森
江文智
蔡俊琳
霍克孝
吳國銘
陳柏智
蘇如意
林炫政
陳益民
林宏洲
邱奕正
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201921588A publication Critical patent/TW201921588A/zh
Application granted granted Critical
Publication of TWI700779B publication Critical patent/TWI700779B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/328—Channel regions of field-effect devices of FETs having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0156—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/159—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

本申請案的各種實施例是關於一種積體電路(IC)，其中 高壓金氧半導體(HVMOS)裝置與高壓接面終端(HVJT)裝置整合在一起。在一些實施例中，第一漂移井及第二漂移井位於基底中。第一漂移井及第二漂移井以環形圖案毗連且具有第一摻雜類型。周邊井位於基底中且具有與第一摻雜類型相反的第二摻雜類型。周邊井環繞且分隔第一漂移井與第二漂移井。主體井位於基底中且具有第二摻雜類型。另外，主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔。閘電極上覆第一漂移井與主體井之間的接面。

Description

整合高壓接面終端裝置與高壓金氧半導體裝置 的積體電路及其製造方法
本發明實施例提供一種整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法。
超高電壓金氧半導體(metal-oxide-semiconductor；MOS)裝置是可承受數百伏特的電壓(例如約600伏特的電壓)下的操作的半導體裝置。此外，超高電壓MOS裝置用於高壓側(high-side)閘極驅動器電路中的位準移位器(level shifters)。此位準移位器將第一電壓位準下的輸入訊號轉化成第二電壓位準下的輸出訊號，以解決分別於第一電壓位準及第二電壓位準下操作的裝置之間的不相容性。
本發明實施例提供一種整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，包括：基底、第一漂移井及第二漂移井、周邊井、主體井以及閘電極。第一漂移井及第二漂移井位於基底中，其中第一漂移井及第二漂移井以環形圖案毗連且具有第一摻雜類型。周邊井位於基底中且具有第二摻雜類型，其中周邊井環繞且分隔第一漂移井與第二漂移井，且其中第二摻雜類型與第一摻雜類型相反。主體井位於基底中且具有第二摻雜類型，其中主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔。閘電極上覆第一漂移井與主體井之間的接面。
本發明實施例提供一種整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，包括：半導體基底、漂移井、高壓側井、開關裝置以及周邊井。漂移井位於半導體基底中，其中漂移井具有第一摻雜類型且具有環形的上視佈局。高壓側井位於半導體基底中，且具有與第一摻雜類型相反的第二摻雜類型，其中高壓側井上覆漂移井且被漂移井所環繞。開關裝置位於半導體基底上，且在漂移井中的凹口處，其中漂移井分隔開關裝置與高壓側井。周邊井位於半導體基底中，且具有第二摻雜類型，其中周邊井環繞漂移井及開關裝置，且其中周邊井分隔開關裝置與漂移井。
本發明實施例提供一種製造整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路的方法，所述方法包括：對基底執行一系列摻雜製程以形成：第一漂移井及第二漂移井，其彼此毗連且具有第一摻雜類型，其中第二漂移井具有環形的上視佈局，且其中第一漂移井位於環形上視佈局中的凹口處；周邊井，具有與第一摻雜類型相反的第二摻雜類型，其中周邊井環繞且分隔第 一漂移井與第二漂移井；以及主體井，具有第二摻雜類型，其中主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔；形成隔離結構，所述隔離結構上覆第一漂移井及第二漂移井；以及形成閘電極，所述閘電極上覆第一漂移井與主體井之間的接面且沿著隔離結構的側壁自接面延伸至隔離結構的頂表面。
100:上視佈局
102、102A、102B、102C、102D:HVMOS裝置
104:HVJT裝置
104d:二極體
106:高壓側區域
108:低電壓區域
110:HVMOS漂移井
112:HVMOS主體井
112P:突出部
114:第一源極/汲極區
116:第二源極/汲極區
118:主體接觸區
120:閘電極
122:選擇性導電通道
124:隔離環
200A:橫截面視圖
200B:橫截面視圖
202:半導體基底
202B:整體半導體區
204:周邊井
204P:突出部
206:隔離結構
208A:第一周邊接觸區
208B:第二周邊接觸區
212:閘介電層
214:HVMOS場板
216:HVMOS RESURF結構
218:HVJT漂移井
220:高壓側井
222:高壓側接觸區
224:HVJT漂移接觸區
226:第一HVJT場板
228:場板介電層
230:第二HVJT場板
232:HVJT RESURF結構
234:螺旋結構
236:導電線
238:導通孔
300A、300B、400A、400B、500A至500D、600A、600B:上視佈局
700:方塊圖
702:位準移位器
704A:第一電阻器
704B:第二電阻器
706:高壓側供應節點
708:低電壓返回節點
710:接地
712:邊緣脈衝產生器
714:低電壓電源
716:高壓側輸入訊號
718:低電壓供應節點
720A:上升邊緣訊號
720B:下降邊緣訊號
722:設定-重設閂鎖器
724A:設定訊號
724B:重設訊號
726:閘極驅動器
728N:n通道MOSFET
728P:p通道MOSFET
730:高壓側返回節點
732:IC晶粒
734:自舉電容器
736:自舉二極體
738:高壓側電源
740:第一功率MOSFET
742:第二功率MOSFET
744:低壓側輸入訊號
800、900、1000、1100、1200、1300:橫截面視圖
902:高壓側開口
904:低壓側HVJT開口
906:高壓側HVJT開口
908:低壓側HVMOS開口
910:高壓側HVMOS開口
912:周邊開口
1002:介電層
1004:導電層
1400:流程圖
1402、1404、1406、1408、1410、1412:步驟
T1:第一厚度
T2:第二厚度
W:寬度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
當結合附圖閱讀時，自以下實施方式最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，任意地增大或減小各種特徵的尺寸。
圖1示出積體電路(integrated circuit；IC)的一些實施例的上視佈局，在所述積體電路中，高壓金氧半導體(high voltage metal-oxide-semiconductor；HVMOS)裝置與高壓接面終端(high voltage junction termination；HVJT)裝置整合在一起。
圖2A及圖2B示出圖1的IC的一些更詳細實施例的各種橫截面視圖。
圖3A及圖3B示出圖1的IC的一些更詳細實施例的各種上視佈局。
圖4A及圖4B示出圖1的IC的各種其他實施例的上視佈局，其中高壓側區域的幾何形狀不同。
圖5A至圖5D示出圖1的IC的各種實施例的上視佈局，其中HVMOS裝置的幾何形狀不同。
圖6A及圖6B示出圖1的IC的各種其他實施例的上視佈局， 其中超過兩個HVMOS裝置與HVJT裝置整合在一起。
圖7示出電路的一些實施例的方塊圖，而圖1的IC應用於其中。
圖8至圖13示出形成IC的方法的一些實施例的一系列橫截面視圖，其中HVMOS裝置與HVJT裝置整合在一起。
圖14示出圖8至圖13的方法的一些實施例的流程圖。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述構件與配置的具體實例來簡化本揭露。當然，這些僅僅是示例，而非用以限制。舉例而言，在以下的描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，並且還可以包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件標號及/或字母。元件標號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，如「在...下方」、「下面」、「下部」、「在...上方」、「上部」等空間相對術語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置或設備在使用或操作中之不同定向。裝置或設備可以其他方式定向(旋轉90度或位於其他定向)，且本文中所使用之空間相對描述詞可同樣相應地進行解釋。
積體電路(IC)可例如包括高壓側區域及低電壓區域。高壓側區域包括在高電壓位準下操作的裝置，而低電壓區域包括在相對低電壓位準下操作的裝置。高壓接面終端(HVJT)裝置具有環繞且劃分高壓側區域的環形上視佈局。另外，HVJT裝置將高壓側區域與低電壓區域以及高壓金氧半導體(HVMOS)裝置分隔。HVMOS裝置部分或整體定義為位準移位器，其將低電壓位準下的輸入訊號轉化成高電壓位準下的輸出訊號。另外，HVMOS裝置電耦接至高壓側區域中的裝置，以將輸出訊號提供至所述裝置。舉例來說，這種電耦接可藉由外部執行的打線接合(wire bonding)或是藉由內部執行的後段製程(back-end-of-line；BEOL)內連結構的金屬線。
關於使用打線接合將HVMOS裝置外部電耦接至高壓側區域中的裝置的挑戰在於：打線接合具有高製程成本及極端環境(例如，高壓和/或高溫環境)中的低可靠性。關於使用BEOL內連結構的金屬線將HVMOS裝置內部電耦接至高壓側區域中的裝置的挑戰在於：金屬線依賴於HVJT裝置中的開口。這導致可靠性問題(例如，低崩潰電壓)，此限制HVMOS裝置的數量，並提高複雜度。
鑒於前述內容，本申請案的各種實施例是針對一種IC，其中HVMOS裝置與HVJT裝置整合在一起。在一些實施例中，第一漂移井及第二漂移井位於基底中。第一漂移井及第二漂移井以環形圖案毗連且具有第一摻雜類型。環形圖案可為圓環形、正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。周邊井位於基底中且具有與第一摻雜類型相反的第二摻雜類型。周邊 井環繞且分隔第一漂移井與第二漂移井。主體井位於基底中且具有第二摻雜類型。另外，主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔。閘電極上覆第一漂移井與主體井之間的接面。第一漂移井、主體井以及閘電極部分定義為HVMOS裝置，而第二漂移井及周邊井部分定義為HVJT裝置。高壓側井位於基底中且具有第二摻雜類型。另外，高壓側井上覆第二漂移井且藉由第二漂移井與周邊井分隔。
整合HVMOS裝置與HVJT裝置使得IC晶片面積更小且可靠性更高。舉例而言，由於HVMOS裝置及HVJT裝置被整合在一起，使得兩個裝置共享一個共同IC晶片區域(common IC chip area)而非個別的IC晶片區域。這使得總IC晶片面積降低(例如，降低約25%至60%)。作為另一實例，由於HVMOS裝置及HVJT裝置被整合在一起，故HVMOS裝置及HVJT裝置可在沒有打線接合且在HVJT裝置中無開口的情況下電耦接在一起。這使得可靠性增加。
藉由環繞並分隔第一漂移井與第二漂移井，周邊井可定義出分隔HVMOS裝置與HVJT裝置的隔離環。隔離環可為圓環形、正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。隔離環有助於在不增加IC晶片面積的情況下高效整合HVMOS裝置與HVJT裝置。所述高效整合可增加HVMOS裝置的數量及/或增加高壓側井的尺寸，而無需複雜重新設計以及增加HVJT裝置與HVMOS裝置的IC晶片面積。另外，所述高效整合可改變HVMOS裝置的電壓處理能力及/或電流處理能力，而不需要複雜的重新設計。
參照圖1，提供IC的一些實施例的上視佈局100，其中HVMOS裝置102與HVJT裝置104整合在一起。HVMOS裝置102及HVJT裝置104毗連且共同定義為一複合結構。所述複合結構沿著IC的高壓側區域106的邊界以封閉路徑的方式側向延伸，以完全環繞高壓側區域106。在一些實施例中，所述複合結構為正方環形、矩形環形、三角環形、圓環形或其他一些封閉路徑的形狀。另外，所述複合結構被IC的低電壓區域108所環繞。
高壓側區域106容納在高電壓位準下操作的半導體裝置(未繪示)，而低電壓區域108容納在低電壓位準下操作的半導體裝置(未繪示)。高電壓位準高於低電壓位準且高電壓位準可為或包括例如約300伏特至1200伏特之間的電壓、約300伏特至750伏特之間的電壓、約750伏特至1200伏特之間的電壓或超過約300伏特的電壓。低電壓位準可為或包括例如約1伏特至20伏特之間的電壓、約1伏特至10伏特之間的電壓、約10伏特至20伏特之間的電壓或小於約20伏特的電壓。
HVJT裝置104以物理方式及電性方式分隔高壓側區域106與低電壓區域108。另外，HVJT裝置104可以是或包括二極體。所述二極體能夠在高電壓位準下持續操作且經組態以在反向偏壓狀態下操作。HVMOS裝置102為電晶體或能夠在高電壓位準下持續操作的一些其他開關裝置。舉例而言，HVMOS裝置102可以是側向擴散金氧半導體(LDMOS)裝置或一些其他合適的金氧半導體(MOS)裝置，及/或可在源極汲極間電壓處於高電壓位準(例如，約600伏特)時維持操作的裝置。在一些實施例中，HVMOS裝置102部分或整體定義為將低電壓位準下的輸入訊號 轉化成高電壓位準下的輸出訊號的位準移位器。HVMOS裝置102包括第一HVMOS裝置102A及第二HVMOS裝置102B。
每一HVMOS裝置102位於HVMOS漂移井110及HVMOS主體井112上，且包括第一源極/汲極區114、第二源極/汲極區116、主體接觸區118以及閘電極120。HVMOS漂移井110為具有第一摻雜類型的半導體區且環繞HVMOS主體井112。HVMOS主體井112為具有與第一摻雜類型相反的第二摻雜類型的半導體區，且定義出HVMOS裝置的選擇性導電通道122。第一摻雜類型可例如是n型，且第二摻雜類型可例如是p型，或反之亦然。另外，參照橫截面，HVMOS主體井112位於第一源極/汲極區114及主體接觸區118的下方(其並未示於圖1的上視佈局100)。
第一源極/汲極區114及第二源極/汲極區116藉由HVMOS漂移井110及HVMOS主體井112分隔，使得第一源極/汲極區114毗連低電壓區域108且第二源極/汲極區116毗連高壓側區域106。第一源極/汲極區114及第二源極/汲極區116為具有第一摻雜類型且摻雜濃度高於HVMOS漂移井110的半導體區。主體接觸區118為具有第二摻雜類型且摻雜濃度高於HVMOS主體井112的半導體區。閘電極120(以虛線繪示)上覆HVMOS主體井112，使得閘電極120毗連第一源極/汲極區114且大部分位於第一源極/汲極區114與第二源極/汲極區116之間。閘電極120可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。
HVMOS裝置102個別地被隔離環124環繞，所述隔離環124以物理方式及電性方式將HVMOS裝置102與高壓側區域106以及HVJT裝置104分隔。舉例而言，隔離環124可定義出具有 HVJT裝置104的漂移區(在下文論述)及/或HVMOS漂移井110的二極體，且所述二極體可在阻斷或反向偏壓狀態下操作以提供電性分隔。雖然隔離環124可為圓環形，但隔離環124不限於圓環形。隔離環124可為例如正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。在一些實施例中，隔離環124為摻雜類型與HVMOS漂移井110相反及/或摻雜類型與HVMOS主體井112相同的半導體區。隔離環124有助於高效整合HVMOS裝置102與HVJT裝置104而不會增加IC晶片面積。
如下文所見，所述整合使得HVMOS裝置的數量增加及/或高壓側區域106的尺寸增加，而無需複雜的重新設計且無需HVMOS裝置102及HVJT裝置104使用更大的IC晶片面積。另外，所述整合使得HVMOS裝置102的電壓處理能力及/或電流處理能力被改變，而無需複雜的重新設計。另外，所述整合產生小的IC晶片面積及高的可靠性。舉例而言，由於HVMOS裝置102及HVJT裝置104被整合在一起，故HVMOS裝置102及HVJT裝置104共享一個共同IC晶片區域，而不是個別的IC晶片區域。這使得總IC晶片面積降低。作為另一實例，由於HVMOS裝置102及HVJT裝置104被整合在一起，故HVMOS裝置102及HVJT裝置104可在沒有打線接合且在HVJT裝置104中無開口的情況下電耦接在一起。這使得可靠性增加。
雖然IC在圖1中繪示出具有兩個HVMOS裝置(亦即第一HVMOS裝置102A及第二HVMOS裝置102B)，但在其他實施例中可省略第一HVMOS裝置102A或第二HVMOS裝置102B。另外，如下文所見，在其他實施例中，IC可具有一個或多個額外 HVMOS裝置。在這類實施例中，一個或多個額外HVMOS裝置各自如上文所描述且各自沿高壓側區域106的邊界定位。
參照圖2A，提供圖1的IC的一些更詳細實施例的橫截面視圖200A。橫截面視圖200A可例如沿著圖1中的線A-A'截取。如所示出，第一HVMOS裝置102A及HVJT裝置104位於半導體基底202上。半導體基底202可為例如塊狀矽基底、III-V族基底、絕緣層上矽(silicon-on-insulator；SOI)基底或一些其他半導體基底。
周邊井204位於半導體基底202中且上覆半導體基底202的塊狀半導體區202B。周邊井204包括一對區段，其間包夾第一HVMOS裝置102A及HVJT裝置104，且周邊井204更包括隔離環124。當自上而下觀察時，隔離環124沿著第一HVMOS裝置102A的邊界側向延伸，以完全包圍第一HVMOS裝置102A。請注意，這並不可見於圖2A的橫截面視圖200A內。在一些實施例中，相對於周邊井204的其他部分，在隔離環124處的周邊井204具有較高摻雜濃度。另外，在一些實施例中，周邊井204的摻雜類型與塊狀半導體區202B相同。
隔離結構206上覆周邊井204。隔離結構206包括介電材料(例如，氧化矽)，且可以是或包括例如淺溝渠隔離(shallow trench isolation；STI)結構、場氧化物(field oxide；FOX)結構、矽局部氧化(local oxidation of silicon；LOCOS)結構或一些其他隔離結構。另外，第一周邊接觸區208A及第二周邊接觸區208B上覆周邊井204。第一周邊接觸區208A鄰近第一HVMOS裝置102A，且第二周邊接觸區208B鄰近HVJT裝置104。第一周邊接 觸區208A及第二周邊接觸區208B位於半導體基底202中，且摻雜類型與周邊井204相同，但摻雜濃度比周邊井204高。在一些實施例中，第一周邊接觸區208A及第二周邊接觸區208B電耦接至接地及/或低電壓電源的陰極。
HVMOS漂移井110及HVMOS主體井112位於半導體基底202中且上覆塊狀半導體區202B。另外，第一HVMOS裝置102A位於HVMOS漂移井110及HVMOS主體井112上。第一HVMOS裝置102A可為例如LDMOS電晶體或一些其他開關裝置。HVMOS漂移井110下伏於且側向環繞HVMOS主體井112，使得HVMOS漂移井110分隔(例如，完全分隔)HVMOS主體井112與塊狀半導體區202B及周邊井204。另外，HVMOS漂移井110的摻雜類型與周邊井204及HVMOS主體井112相反。HVMOS主體井112的摻雜類型與周邊井204相同。在一些實施例中，隔離結構206覆蓋一邊界，其中HVMOS漂移井110沿著所述邊界接觸周邊井204。
第二源極/汲極區116上覆HVMOS漂移井110，其比第一源極/汲極區114更接近高壓側區域106。第一源極/汲極區114及主體接觸區118上覆HVMOS主體井112，使得第一源極/汲極區114位於主體接觸區118與第二源極/汲極區116之間。第一源極/汲極區114及第二源極/汲極區116藉由HVMOS漂移井110、HVMOS主體井112及隔離結構206側向分隔。第一源極/汲極區114、第二源極/汲極區116及主體接觸區118位於半導體基底202中。第一源極/汲極區114及第二源極/汲極區116的摻雜類型與HVMOS漂移井110相同，但其摻雜濃度比HVMOS漂移井110高。 主體接觸區118的摻雜類型與HVMOS主體井112相同，但其摻雜濃度比HVMOS主體井112高。在一些實施例中，第一源極/汲極區114及主體接觸區118相互電短接。
選擇性導電通道122位於HVMOS主體井112中。選擇性導電通道122沿著半導體基底202的頂表面自第一源極/汲極區114延伸至HVMOS漂移井110。HVMOS漂移井110自選擇性導電通道122至第二源極/汲極區116。另外，隔離結構206上覆HVMOS漂移井110，且位於選擇性導電通道122與第二源極/汲極區116之間。在一些實施例中，HVMOS漂移井110上的隔離結構206的寬度W為約50微米至200微米、約75微米至125微米或約100微米。
閘電極120上覆選擇性導電通道122及隔離結構206，且自上覆選擇性導電通道122沿著隔離結構206的側壁以進一步延伸至上覆隔離結構206。另外，閘電極120藉由閘介電層212與選擇性導電通道122電絕緣。閘介電層212可以是或包括例如氧化矽、氧化鉿或一些其他介電材料。在一些實施例中，HVMOS場板214毗連第二源極/汲極區116。HVMOS場板214沿著隔離結構206的側壁延伸且上覆隔離結構206。在一些實施例中，HVMOS場板214電短接第二源極/汲極區116。HVMOS場板214可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。
在第一HVMOS裝置102A的操作期間，選擇性導電通道122端視自閘電極120至第一源極/汲極區114的電壓是否超過臨限電壓而選擇性導通。另外，在第一HVMOS裝置102A位於非導通或阻斷狀態下時，HVMOS漂移井110用以當作電阻器以吸收與 高源極汲極間電壓(例如，超過300伏特的電壓)相關聯的高電場。這繼而使得第一HVMOS裝置102A在高源極汲極間電壓下維持操作。在一些實施例中，HVMOS漂移井110被加寬以增加HVMOS主體井112與第二源極/汲極區116之間的間距，從而增大第一HVMOS裝置102A可維持操作的電阻及電壓。在這些實施例中，HVMOS漂移井110上的隔離結構206的寬度W藉由HVMOS漂移井110而增加。在一些實施例中，HVMOS漂移井110的摻雜濃度降低，從而增大第一HVMOS裝置102A可維持操作的電阻及電壓。關於加寬HVMOS漂移井110及/或降低HVMOS漂移井110的摻雜濃度的挑戰在於第一HVMOS裝置102A在導通或非阻斷狀態下的電阻可能變高且功率效率可能變低。另外，關於加寬HVMOS漂移井110的挑戰在於第一HVMOS裝置102A所消耗的IC晶片面積可能變大。
在一些實施例中，HVMOS主體井112包括朝向高壓側區域106側向伸出的突出部112P。所述突出部112P產生n型半導體區與p型半導體區的交替堆疊，其定義了具有多個PN接面的HVMOS的降低表面電場(reduced surface field；RESURF)結構216的。所述多個PN接面包括：1)突出部112P的底表面與HVMOS漂移井110之間的邊界處的第一PN接面；以及2)突出部112P的頂表面與HVMOS漂移井110之間的邊界處的第二PN接面。在一些實施例中，多個PN接面更包括塊狀半導體區202B與HVMOS漂移井110之間的邊界處的第三PN接面。多個PN接面亦可例如被稱為超接面(Super Junction)。HVMOS RESURF結構216側向及垂直分佈與高源極汲極間電壓相關聯的高電場，使得最大電場 在阻斷或斷開狀態下較低。舉例而言，高電場可跨多個PN接面垂直分佈，及/或可自第二源極/汲極區116至HVMOS主體井112側向分佈。這繼而使得第一HVMOS裝置102A在高電壓下維持操作。另外，HVMOS RESURF結構216並不依賴於自第二源極/汲極區116至HVMOS主體井112的高電阻，使得IC晶片面積可能較小且第一HVMOS裝置102A在非阻斷狀態下的電阻可能較低。
HVJT漂移井218上覆塊狀半導體區202B且包夾於周邊井204的相對區段之間。另外，HVJT漂移井218在高壓側區域106處下伏於且側向環繞高壓側井220，使得HVJT漂移井218分隔(例如，完全分隔)高壓側井220與塊狀半導體區202B及周邊井204。HVJT漂移井218及高壓側井220位於半導體基底202中且分別具有相反摻雜類型。在一些實施例中，HVJT漂移井218的摻雜類型與HVMOS漂移井110相同，及/或高壓側井220的摻雜類型與HVMOS主體井112及周邊井204相同。在一些實施例中，周邊井204、HVMOS主體井112、高壓側井220以及塊狀半導體區202B為p型，而HVMOS漂移井110及HVJT漂移井218為n型，或反之亦然。在一些實施例中，隔離結構206部分覆蓋高壓側井220及/或覆蓋高壓側井220接觸HVJT漂移井218所沿的邊界。
高壓側接觸區222上覆高壓側井220且包括高壓側井220的相對側上的一對區段。在一些實施例中，當自上而下觀察時，高壓側接觸區222沿著高壓側井220的邊界以封閉路徑的方式側向延伸及/或具有環形。請注意，這並不可見於圖2A的橫截面視圖200A內。高壓側接觸區222位於半導體基底202中且摻雜類型 與高壓側井220相同，但其摻雜濃度比高壓側井220高。
HVJT漂移接觸區224上覆HVJT漂移井218、鄰近高壓側井220且包括高壓側井220與高壓側接觸區222包夾於之間的一對區段。在一些實施例中，當自上而下觀察時，HVJT漂移接觸區224沿著高壓側井220的邊界以封閉路徑的方式側向延伸及/或具有環形。請注意，這並不可見於圖2A的橫截面視圖200A內。HVJT漂移接觸區224位於半導體基底202中且摻雜類型與HVJT漂移井218相同，但摻雜濃度比HVJT漂移井218高。
HVJT裝置104可以是或包括二極體，且部分地由HVJT漂移井218、周邊井204、第二周邊接觸區208B以及HVJT漂移接觸區224所定義。二極體的陽極由第二周邊接觸區208B所定義，且二極體的陰極由HVJT漂移接觸區224所定義，或反之亦然。另外，HVJT漂移井218及周邊井204定義了二極體的PN接面。
隔離結構206上覆HVJT漂移井218，且位於第二周邊接觸區208B與HVJT漂移接觸區224之間。另外，在一些實施例中，隔離結構206在第二周邊接觸區208B與HVJT漂移接觸區224之間與在第一源極/汲極區114與第二源極/汲極區116之間具有相同寬度W。第一HVJT場板226上覆於HVJT漂移井218接觸周邊井204的PN接面，且位於第二周邊接觸區208B與隔離結構206之間。另外，第一HVJT場板226沿著隔離結構206的側壁自上覆PN接面延伸至上覆隔離結構206。第一HVJT場板226藉由場板介電層228與HVJT漂移井218及周邊井204電絕緣。場板電層228可以是或包括例如氧化矽、氧化鉿或一些其他介電材料。 在一些實施例中，第一HVJT場板226電短接至第二周邊接觸區208B。第一HVJT場板226可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。
在一些實施例中，第二HVJT場板230毗連HVJT漂移接觸區224，且位於第一HVJT場板226與HVJT漂移接觸區224之間。第二HVJT場板230沿著隔離結構206的側壁延伸且上覆隔離結構206。在一些實施例中，第二HVJT場板230電短接至HVJT漂移接觸區224。第二HVJT場板230可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。
在HVJT裝置104的操作期間，在高壓側井220處於高於周邊井204的電壓下時，HVJT裝置104提供周邊井204與高壓側井220之間的電性分隔。另外，在HVJT裝置104位於非導通或阻斷狀態下時，HVJT漂移井218及周邊井204用以當作第二周邊接觸區208B與HVJT漂移接觸區224之間的電阻器，以吸收與高電壓(例如，超過300伏特的電壓)相關聯的高電場。這繼而允許HVJT裝置104在高電壓下維持操作。在一些實施例中，HVJT漂移井218被加寬以增加第二周邊接觸區208B與HVJT漂移接觸區224之間的間距，從而增大HVJT裝置104可維持操作的電阻及電壓。在這些實施例中，隔離結構206於HVJT漂移井218上的寬度W亦隨著HVJT漂移井218增加。在一些實施例中，HVJT漂移井218的摻雜濃度降低，從而增大HVJT裝置104可維持操作的電阻及電壓。關於加寬HVJT漂移井218及/或降低HVJT漂移井218的摻雜濃度的挑戰在於HVJT裝置104在導通或非阻斷狀態下的電阻可能變高且功率效率可能變低。另外，關於加寬 HVJT漂移井218的挑戰在於HVJT裝置104所消耗的IC晶片面積可能變大。
在一些實施例中，周邊井204包括朝向高壓側區域106伸出的突出部204P。突出部204P產生具有n型半導體區與p型半導體區的交替堆疊，其定義了多個PN接面的HVJT RESURF結構232。所述多個PN接面包括：1)突出部204P的底表面與HVJT漂移井218之間的邊界處的第一PN接面；以及2)突出部204P的頂表面與HVJT漂移井218之間的邊界處的第二PN接面。在一些實施例中，多個PN接面更包括塊狀半導體區202B與HVJT漂移井218之間的邊界處的第三PN接面。HVJT RESURF結構232側向及垂直分佈與高電壓相關聯的高電場，使得最大電場在阻斷狀態下較低。舉例而言，高電場可跨多個PN接面垂直分佈，及/或可自第二周邊接觸區208B及HVJT漂移接觸區224側向分佈。這使得HVJT裝置104在高電壓下維持操作。另外，HVJT RESURF結構232並不依賴於來自第二周邊接觸區208B及HVJT漂移接觸區224的高電阻，使得IC晶片面積可能較小且HVJT裝置104在非阻斷狀態下的電阻可能較低。
HVJT RESURF結構232側向分佈(例如，自第二周邊接觸區208B及HVJT漂移接觸區224)且垂直分佈(例如，跨多個PN接面)與高電壓相關聯的高電場，使得來自第二周邊接觸區208B及HVJT漂移接觸區224的最大電場在阻斷狀態下較低。這繼而使得HVJT裝置104在高電壓下維持操作，同時具有低導通電阻及小IC晶片面積。
在一些實施例中，螺旋結構234上覆HVJT漂移井218 及HVMOS漂移井110上的隔離結構206。當自上而下觀察時，螺旋結構234在隔離結構206上方以螺旋側向及連續地延伸。請注意，這並不可見於圖2A的橫截面視圖200A內。螺旋結構234用以當作操控(例如，增加或減小)其下方的載子遷移率的場板。在一些實施例中，螺旋結構234的第一端電耦接至第一周邊接觸區208A、第二周邊接觸區208B及/或接地。在一些實施例中，螺旋結構的與第一端相對的第二端電耦接至高壓側接觸區222及/或HVJT漂移接觸區224。螺旋結構234可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。
導電線236及導通孔238堆疊於半導體基底202上方且定義出導電路徑。為了易於示出，僅將一些導電線236標記為236，且僅將一些導通孔238標記為238。導電路徑提供各種接觸區(例如，HVJT漂移接觸區224)、各種場板(例如，第一HVJT場板226)、閘電極120、第一源極/汲極區114、第二源極/汲極區116以及螺旋結構234之間的電耦接。舉例而言，導電路徑中的一者可將第一源極/汲極區114電耦接至主體接觸區118。導電線236及導通孔238可以是或包括例如銅、鋁銅、鋁、鎢、一些其他導電材料或前述的任何組合。
雖然圖2A示出且描述第一HVMOS裝置102A，但應理解圖1的第二HVMOS裝置102B可例如如同圖2A中所示出及描述的第一HVMOS裝置102A一般。一般來說，本文中所描述的每一HVMOS裝置可例如如同圖2A中所示出及描述的第一HVMOS裝置102A一般。
參照圖2B，提供圖1的IC的一些更詳細實施例的橫截 面視圖200B。橫截面視圖200B可例如沿著圖1中的線B-B'截取。如所示出，HVJT裝置104位於高壓側區域106的相對側上。另外，圖2A的第一HVMOS裝置102A及圖2A的隔離環124並不會示出(亦即，位於橫截面視圖200B外部)。
參照圖3A，提供圖1的IC的一些更詳細實施例的上視佈局300A。圖2A的橫截面視圖200A可例如沿著圖3A中的線A-A'截取，且圖2B的橫截面視圖200B可例如沿著圖3A中的線B-B'截取。
如圖3A所示出，高壓側接觸區222及HVJT漂移接觸區224為環形，且共形於第一HVMOS裝置102A及第二HVMOS裝置102B的隔離環124。在一些實施例中，高壓側接觸區222及HVJT漂移接觸區224用以當作防護環或拾取環(pickup rings)。在一些實施例中，高壓側接觸區222在應用IC的電路中連接至最低電壓位準，且漂移接觸區224在所述電路中連接至最高電壓位準，以保護高壓側井220上的裝置(參照圖2A及圖2B)以免寄生閂鎖(latching up)及開啟。應瞭解，雖然高壓側接觸區222及HVJT漂移接觸區224可為圓環形，但高壓側接觸區222及HVJT漂移接觸區224不限於圓環形且可為正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。
亦如圖3A所示出，螺旋結構234在隔離結構206上方連續地延伸。在一些實施例中，螺旋結構234的第一端電耦接至第一周邊接觸區208A、第二周邊接觸區208B及/或接地。在一些實施例中，螺旋結構的與第一端相對的第二端電耦接至高壓側接觸區222及/或HVJT漂移接觸區224。
參照圖3B，提供圖1的IC的一些更詳細實施例的上視佈局300B。圖3B為圖3A的變化形式，其中隔離結構206、閘電極120、各種場板(例如，第一HVJT場板226)以及螺旋結構234已被移除以示出下伏結構。
如圖3B所示，周邊井204完全環繞HVJT漂移井218且藉由HVMOS漂移井110與HVMOS主體井112完全分隔。若不存在所述間隔，HVMOS主體井112會與周邊井204位於相同電壓，這可能不是第一HVMOS裝置102A及第二HVMOS裝置102B的某些應用所期望的。亦如圖3B所示，HVJT漂移井218為環形，且共形於第一HVMOS裝置102A及第二HVMOS裝置102B的隔離環124。應瞭解，雖然HVJT漂移井218可為圓環形，HVJT漂移井218不限於圓環形且可為正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。
藉由將第一HVMOS裝置102A及第二HVMOS裝置102B包夾於HVJT漂移井218與周邊井204之間而不中斷HVJT漂移井218及周邊井204的連續性，隔離環124有助於第一HVMOS裝置102A及第二HVMOS裝置102B與HVJT裝置104的整合。如上文所描述，HVJT裝置104可以是或包括二極體，且HVJT漂移井218及周邊井204定義出二極體的PN接面。所述整合產生出小的IC晶片面積(例如，IC晶片面積降低25%至60%)、高可靠性及簡化設計迭代。舉例而言，由於所述整合，第一HVMOS裝置102A不會遠離HVJT裝置104，且IC晶片面積變小。作為另一實例，由於所述整合，第一HVMOS裝置102A可就地電耦接至HVJT裝置104而無需使用遠端的打線接合或複雜的內連結構。這繼而提 高IC的可靠性且降低製造成本。
如上文所提及，隔離環124可定義了二極體，所述二極體在阻斷或反向偏壓狀態下操作在HVJT裝置104與第一HVMOS裝置102A及第二HVMOS裝置102B之間提供電性分隔。隔離環124與HVMOS漂移井110定義了環形PN接面。這些環形PN接面分別環繞第一HVMOS裝置102A及第二HVMOS裝置102B，且在HVMOS漂移井110為n型的情況下可阻止電流自第一HVMOS裝置102A及第二HVMOS裝置102B流至HVJT裝置104。隔離環124(及周邊井204的其他部分)與HVJT漂移井218定義了環形PN接面。這個環形PN接面定義了HVJT裝置104，且在HVMOS漂移井110為n型的情況下可阻止電流自HVJT裝置104流至第一HVMOS裝置102A及第二HVMOS裝置102B。在一些實施例中，隔離環124與HVJT漂移井218及HVMOS漂移井110定義了NPN接面。
參照圖4A及圖4B，提供圖1的IC的各種其他實施例的上視佈局400A、上視佈局400B，其中在X維度及/或Y維度中縮放高壓側區域106的幾何形狀以改變高壓側區域106的尺寸。舉例而言，高壓側區域106的幾何形狀可被縮放以容納更多或更少裝置。由於隔離環124有助於HVJT裝置104與HVMOS裝置102之間的高效整合，故高壓側區域106的幾何形狀可容易被縮放而無需複雜的重新設計。
參照圖5A至圖5D，提供圖1的IC的各種其他實施例的上視佈局500A至上視佈局500D，其中HVMOS裝置102的幾何形狀根據電流處理要求及電壓處理要求而變化。
如圖5A及圖5B所示出，圖5A的HVMOS裝置102具有第一寬度W1，而圖5B的HVMOS裝置102具有小於第一寬度W1的第二寬度W2。增大HVMOS裝置102的寬度使得第一源極/汲極區114及第二源極/汲極區116的寬度增大，這加寬了HVMOS裝置102的選擇性導電通道且加寬HVMOS漂移井110。這增大了HVMOS裝置102可維持操作的源極汲極間電流。另外，減小HVMOS裝置102的寬度使得第一源極/汲極區114及第二源極/汲極區116的寬度減小，這使HVMOS裝置102的選擇性導電通道變窄且使HVMOS漂移井110變窄。這減小了HVMOS裝置102可維持操作的源極汲極間電流。因此，由於第一寬度W1大於第二寬度W2，故相較於圖5B的HVMOS裝置102，圖5A的HVMOS裝置102可在更高源極汲極間電流下維持操作。
如圖5C所示出，第一HVMOS裝置102A及第二HVMOS裝置102B分別具有第三寬度W3及第四寬度W4，其中第四寬度W4小於第三寬度W3。因此，相較於圖5C的第二HVMOS裝置102B，圖5C的第一HVMOS裝置102A可在更高源極汲極間電流下維持操作。
如圖5A至圖5D所示，圖5A至圖5C的HVMOS裝置102及圖5A至圖5C的HVJT裝置104具有第一厚度T1，而圖5D的HVMOS裝置102及圖5D的HVJT裝置104具有大於第一厚度T1的第二厚度T2。增大HVMOS裝置102的厚度使HVMOS裝置102的HVMOS漂移井110延長，這增大了HVMOS裝置102可維持操作的電壓。相似地，增大HVJT裝置104的厚度使HVJT漂移井延長(未繪示)，這增大了HVJT裝置104可維持操作的電壓。 減小HVMOS裝置102的厚度使HVMOS漂移井110縮短，這降低了HVMOS裝置102可維持操作的電壓。相似地，減小HVJT裝置104的厚度使HVJT漂移井縮短，這降低了HVJT裝置104可維持操作的電壓。因此，由於第一厚度T1小於第二厚度T2，故相較於圖5A至圖5C的HVMOS裝置102，圖5D的HVMOS裝置102可在更高電壓下維持操作。另外，相較於圖5A至圖5C的HVJT裝置104，圖5D的HVJT裝置104可在更高電壓下維持操作。
由於隔離環124有助於HVJT裝置104與HVMOS裝置102之間的高效整合，HVMOS裝置102及HVJT裝置104的幾何形狀可藉由調節隔離環124的尺寸容易地被縮放而無需複雜的重新設計。
參照圖6A及圖6B，提供圖1的IC的各種其他實施例的上視佈局600A、上視佈局600B，其中超過兩個HVMOS裝置與HVJT裝置104整合。如圖6A所示出，HVMOS裝置102更包括第三HVMOS裝置102C。如圖6B所示出，HVMOS裝置102更包括第三HVMOS裝置102C及第四HVMOS裝置102D。HVMOS裝置102中的每一者如圖1中所描述且可例如如同圖2A、圖2B、圖3A及圖3B中的任一者中所示出及描述的第一HVMOS裝置102A一般。
由於隔離環124有助於HVJT裝置104與HVMOS裝置102之間的高效整合，故與HVJT裝置104整合的HVMOS裝置的數量可有所變化而無需複雜的重新設計。另外，由於HVJT裝置104及HVMOS裝置102被整合在一起，因此可增加與HVJT裝置 104整合在一起的HVMOS裝置的數量而不會增加IC晶片面積。
參照圖7，電路的一些實施例的方塊圖700，而圖1的IC應用於其中。電路可例如是或包括高壓側閘極驅動電路。如所示出，位準移位器702包括第一HVMOS裝置102A及第二HVMOS裝置102B，且更包括第一電阻器704A及第二電阻器704B。在一些實施例中，第一HVMOS裝置102A及第二HVMOS裝置102B為n通道LDMOS電晶體。第一HVMOS裝置102A及第一電阻器704A以串聯方式自高壓側供應節點706(例如，HS_Vdd)電耦接至低電壓返回節點708(例如，LV_Vss)，使得第一HVMOS裝置102A藉由第一電阻器704A與高壓側供應節點706分隔。相似地，第二HVMOS裝置102B及第二電阻器704B以串聯方式自高壓側供應節點706電耦接至低電壓返回節點708，使得第二HVMOS裝置102B藉由第二電阻器704B與高壓側供應節點706分隔。在一些實施例中，低電壓返回節點708電耦接至接地710。
邊緣脈衝產生器712由低電壓電源714供電，且基於高壓側輸入訊號716控制第一HVMOS裝置102A及第二HVMOS裝置102B的閘極。高壓側輸入訊號716為在0伏特與低電壓電源714的電壓之間變化的二元訊號。低電壓電源714具有電耦接至低電壓供應節點718(例如，LV_Vdd)的陽極及電耦接至低電壓返回節點708的陰極。低電壓電源714可以是例如直流電(direct current；DC)電源，及/或可例如供應約1伏特至20伏特之間的、約1伏特至10伏特之間的、約10伏特至20伏特之間的或小於約20伏特的低電壓。邊緣脈衝產生器712偵測高壓側輸入訊號716的上升邊緣且更偵測高壓側輸入訊號716的下降邊緣。另外，邊 緣脈衝產生器712產生上升邊緣訊號720A及下降邊緣訊號720B。上升邊緣訊號720A在經偵測上升邊緣中的每一者處具有一脈衝且閘控第一HVMOS裝置102A。下降邊緣訊號710B在經偵測下降邊緣中的每一者處具有一脈衝且閘控第二HVMOS裝置102B。
設定-重設(set-reset；S-R)閂鎖器722藉由第一HVMOS裝置102A與第一電阻器704A的共用節點處的設定訊號724A設定，且進一步藉由第二HVMOS裝置102B與第二電阻器704B的共用節點處的重設訊號724B重設。在一些實施例中，設定訊號724A及重設訊號724B在傳遞至S-R閂鎖器722之前通過雜訊濾波器(未繪示)。S-R閂鎖器722的反相輸出(例如，
Figure 107134134-A0305-02-0028-1
)控制閘極驅動器726以使閘極驅動器726在接通狀態及斷開狀態之間選擇性切換。舉例而言，在S-R閂鎖器722的反相輸出指示二進位「0」時，閘極驅動器726可位於接通狀態，而在S-R閂鎖器722的反相輸出指示二進位「1」時，閘極驅動器726可位於斷開狀態。在一些實施例中，閘極驅動器726可以是或包括互補金氧半導體(complementary metal-oxide-semiconductor；CMOS)反相器。在一些實施例中，閘極驅動器726包括p通道MOS場效電晶體(MOS field-effect transistor；MOSFET)728P及n通道MOSFET 728N，其以串聯方式自高壓側供應節點706連接至高壓側返回(例如，HS_Vss)節點730，使得p通道MOSFET 728P將n通道MOSFET 728N與高壓側供應節點706分隔。
HVJT裝置104以及第一HVMOS裝置102A及第二HVMOS裝置102B共同地定義了複合結構，所述複合結構沿著IC 晶粒732的高壓側區域106的邊界側向延伸以環繞高壓側區域106。在一些實施例中，所述複合結構為正方環形、矩形環形、三角環形、圓環形或其他一些封閉路徑的形狀。另外，所述複合結構由IC晶粒732的低電壓區域108環繞。高壓側區域106容納S-R閂鎖器722、閘極驅動器726、第一電阻器704A以及第二電阻器704B，而低電壓區域108容納邊緣脈衝產生器712。HVJT裝置104可以是或包括二極體104d且電性分隔低電壓區域108與高壓側區域106。在一些實施例中，二極體104d的陰極電耦接至高壓側供應節點706，及/或二極體104d的陽極電耦接至低電壓返回節點708。
自舉電容器(bootstrap capacitor)734自高壓側供應節點706電耦接至高壓側返回節點730。當閘極驅動器726處於斷開狀態下時，自舉電容器734通過自舉二極體736並被低電壓電源714充電。另外，自舉電容器734為高壓側區域106處的裝置(例如，S-R閂鎖器722)供電，以將閘極驅動器726變成接通狀態。高壓側電源738電耦接至低電壓返回節點708，且藉由第一功率MOSFET 740選擇性電耦接至高壓側返回節點730。請注意，可替代地使用絕緣閘極雙極電晶體(insulated-gate bipolar transistor；IGBT)或一些其他開關裝置來代替第一功率MOSFET 740。高壓側電源738可為例如DC電源，及/或可例如供應約300伏特至1200伏特之間的、約300伏特至750伏特之間的、約750伏特至1200伏特之間的、約550伏特至650伏特之間的或超過300伏特的高電壓。第一功率MOSFET 740藉由閘極驅動器726的輸出閘控且可以是例如n通道功率MOSFET。在一些實施例中，閘極驅動器 726的輸出處於p通道MOSFET 728P與n通道MOSFET 728N共享的節點處。
自舉二極體736限制電流於低電壓供應節點714與高壓側供應節點706之間的流動。在高壓側供應節點706的電壓位準低於低電壓供應節點718時，自舉二極體736允許電流自低電壓供應節點718流至高壓側供應節點706。這可以發生在閘極驅動器726處於斷開狀態且允許對自舉電容器734充電時。另外，在高壓側供應節點706的電壓位準高於低電壓供應節點718時，自舉二極體736阻止電流於低電壓供應節點718與高壓側供應節點706之間流動。這可能在閘極驅動器726處於接通狀態時發生且防止低電壓區域108處的裝置被高壓側電源738的高電壓損壞。
在操作中，為了停用(disable)第一功率MOSFET 740，將高壓側輸入訊號716自二進位「1」變成二進位「0」，從而重設S-R閂鎖器722。在重設S-R閂鎖器722之後，S-R閂鎖器722在反相輸出處輸出二進位「1」，其停用p通道MOSFET 728P並啟用(enable)n通道MOSFET 728N。這使得第一功率MOSFET 740的閘極與第一功率MOSFET 740的源極電短接，從而停用第一功率MOSFET 740。另外，高壓側返回節點730電耦接至低電壓返回節點708。在一些實施例中，這種電性耦接藉由第二功率MOSFET 742或一些其他開關裝置執行。第二功率MOSFET 742藉由低壓側輸入訊號744閘控，所述低壓側輸入訊號744可例如由低壓側閘極驅動電路產生。由於自舉電容器734已基本上被放電且高壓側返回節點730電耦接至低電壓返回節點708，故高壓側供應節點706處的電壓比低電壓供應節點718的電壓低。因此，自舉二極體736 在正向偏壓狀態下操作且允許電流於低電壓供應節點718與高壓側供應節點706之間的流動。這繼而從低電壓電源714對自舉電容器734充電。
為了啟用第一功率MOSFET 740，將高壓側返回節點730與低電壓返回節點708電性分隔，使得高壓側返回節點730浮置(floating)。在一些實施例中，這種電性分隔藉由第二功率MOSFET 742執行。高壓側返回節點730朝上浮動，藉此自舉二極體736移動至反向偏壓狀態。另外，高壓側輸入訊號716自二進位「0」變成二進位「1」。這種變化設定S-R閂鎖器722，使得S-R閂鎖器722的反相輸出處於二進位「0」。反相輸出啟用p通道MOSFET 728P且啟用n通道MOSFET 728N，這使自舉電容器734自第一功率MOSFET 740的閘極電耦接至第一功率MOSFET 740的源極。自舉電容器734中積聚的電荷啟用第一功率MOSFET 740，這使高壓側電源738電耦接至高壓側返回節點730。這使高壓側供應節點706處的電壓變成高壓側電源738的電壓加上自舉電容器734兩端之間的電壓。
參照圖8至圖13，提供一種用於形成IC的方法的一些實施例的一系列橫截面視圖800至1300，其中HVMOS裝置與HVJT裝置整合在一起。所述IC可例如如關於圖1、圖2A、圖2B、圖3A以及圖3B所示出及描述，及/或橫截面視圖800至橫截面視圖1300可例如沿著圖1、圖3A以及圖3B中的線A-A'截取。
如圖8的橫截面視圖800所示，執行一系列摻雜製程以於半導體基底202中形成高壓側井220、周邊井204、HVJT漂移井218、HVMOS漂移井110以及HVMOS主體井112。半導體基 底202可為例如塊狀矽基底、III-V族基底、SOI基底或一些其他半導體基底。
周邊井204上覆半導體基底202的塊狀半導體區202B，且包括將高壓側井220、HVJT漂移井218、HVMOS漂移井110以及HVMOS主體井112包夾於其間的一對區段。另外，周邊井204包括隔離環124及突出部204P。隔離環124提供HVJT漂移井218與HVMOS漂移井110之間的電性及物理分隔。當自上而下觀察時，隔離環124可為正方環形、矩形環形、三角環形、圓環形或其他一些封閉路徑的形狀。突出部204P朝向高壓側井220並側向突出至HVJT漂移井218中，從而產生HVJT RESURF結構232。HVJT RESURF結構232使得後續製造的HVJT裝置能夠在高電壓下維持操作。在一些實施例中，周邊井204及塊狀半導體區202B具有相同摻雜類型，例如p型。在一些實施例中，周邊井204為連續的。舉例而言，周邊井204的各種區段可與圖8的橫截面視圖800的外部連接。如圖3B所示。
HVJT漂移井218位於高壓側井220的下方且側向環繞高壓側井220，以完全分隔高壓側井220與周邊井204及塊狀半導體區202B。HVJT漂移井218及周邊井204具有相反摻雜類型且部分定義了後續製造的HVJT裝置。亦即，後續製造的HVJT裝置可以是或包括二極體，且HVJT漂移井218及周邊井204定義了二極體的PN接面。在一些實施例中，HVJT漂移井的摻雜類型亦與高壓側井220相反，及/或摻雜類型與HVMOS漂移井110相同。
HVMOS漂移井110位於HVMOS主體井112且側向環繞HVMOS主體井112，以完全分隔HVMOS主體井112與周邊井204 及塊狀半導體區202B。HVMOS漂移井110的摻雜類型與周邊井204及HVMOS主體井112相反。另外，在一些實施例中，HVMOS漂移井110的摻雜類型與HVJT漂移井218相同。HVMOS漂移井110及HVMOS主體井112支撐後續製造的HVMOS裝置。HVMOS主體井112包括突出部112P，所述突出部112P朝向高壓側井220並側向突出至HVMOS漂移井110中，從而產生HVMOS RESURF結構216。HVMOS RESURF結構216使得後續製造的HVMOS裝置能夠在高電壓下維持操作。
圖8的摻雜製程可例如藉由離子植入及/或一些其他摻雜製程執行。在一些實施例中，摻雜製程包括n型摻雜製程及p型摻雜製程。執行n型摻雜製程以形成n型井，且執行p型摻雜製程以形成p型井。p型井可例如包括周邊井204、高壓側井220以及HVMOS主體井112，且n型井可例如包括HVJT漂移井218及HVMOS漂移井110，或反之亦然。在一些實施例中，一些或全部的n型摻雜製程及p型摻雜製程各自包括：藉由在半導體基底202上方形成具有圖案的罩幕、在罩幕就位的情況下執行離子植入至半導體基底202中以及移除罩幕。所述罩幕可例如具有藉由離子植入所形成的一或多個井的圖案，且可例如是光阻、氮化矽或一些其他材料。
如圖9的橫截面視圖900所示，隔離結構206形成於半導體基底202上方，界定後續將形成的摻雜區(例如，接觸區及/或源極/汲極區)的邊界。隔離結構206包括介電材料(例如，氧化矽)，且可以是或包括例如STI結構、FOX結構、LOCOS結構或一些其他隔離結構。
上覆高壓側井220，隔離結構206定義了高壓側開口902。高壓側開口902位於高壓側井220的相對側上且可例如具有環形的上視佈局。上覆周邊井204接觸HVJT漂移井218的邊界，隔離結構206定義了低壓側HVJT開口904。上覆HVJT漂移井218且鄰近高壓側井220，隔離結構206定義了高壓側HVJT開口906。高壓側HVJT開口906位於高壓側井220的相對側上且可例如具有環形的上視佈局。如本文所用，關於高壓側開口902及高壓側HVJT開口906，環形可為圓環形、正方環形、矩形環形、三角環形或其他一些封閉路徑的形狀。上覆HVMOS主體井112接觸HVMOS漂移井110的邊界，隔離結構206定義了低壓側HVMOS開口908。上覆HVMOS漂移井110且鄰近隔離環124，隔離結構206定義了高壓側HVMOS開口910。上覆周邊井204且鄰近HVMOS漂移井110，隔離結構206定義了周邊開口912。
在一些實施例中，用於形成隔離結構206的製程包括形成罩幕(未繪示)，其覆蓋半導體基底202且具有隔離結構206的佈局。罩幕可例如是氮化矽、光阻或一些其他合適罩幕材料。接著在罩幕就位的情況下執行氧化製程，以形成隔離結構206，且隨後移除罩幕。
如圖10的橫截面視圖1000所示出，介電層1002及導電層1004被形成並堆疊於半導體基底202及隔離結構206上方。介電層1002可以是或包括例如氧化矽、氧化鉿或一些其他介電質，及/或導電層1004可以是或包括例如摻雜多晶矽、金屬或一些其他導電材料。在一些實施例中，介電層1002藉由熱氧化、化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、一些其他沈積或氧化製程或前述的任何組合形成。在一些實施例中，導電層1004藉由CVD、PVD、無電電鍍、電鍍、一些其他沈積或鍍覆製程或前述的任何組合形成。
如圖11的橫截面視圖1100所示出，圖案化介電層1002(參見圖10)及導電層1004(參見圖10)。上覆HVMOS漂移井110，圖案化形成了堆疊於低壓側HVMOS開口908中且襯覆隔離結構206的側壁的閘電極120及閘介電層212。另外，圖案化形成了高壓側HVMOS開口910中的襯覆隔離結構206的側壁的HVMOS場板214。上覆HVJT漂移井218，圖案化形成了堆疊於低壓側HVJT開口904中且襯覆隔離結構206的側壁的第一HVJT場板226及場板介電層228。另外，圖案化形成了高壓側HVJT開口906中的襯覆隔離結構206的側壁的第二HVJT場板230。
在一些實施例中，用於執行圖案化的製程包括形成上覆導電層1004的罩幕，及隨後在罩幕就位的情況下對導電層1004及介電層1002執行蝕刻。其後移除罩幕，而所述罩幕可例如為或包括光阻、氮化矽、一些其他罩幕材料或前述的任何組合。
在一些實施例中，導電層1004的圖案化亦形成了上覆HVMOS漂移井110及HVMOS漂移井218兩者的螺旋結構234。在其他實施例中，螺旋結構234獨立於導電層1004及/或導電層1004的圖案化而形成。舉例而言，可形成第二導電層(未繪示)且隨後圖案化為螺旋結構234。第二導電層可例如是不同於導電層1004的材料及/或可例如為金屬、摻雜多晶矽或一些其他導電材料。另外，第二導電層可例如藉由CVD、PVD、無電電鍍、電鍍、一些其他沈積或鍍覆製程或前述的任何組合形成。第二導電層的 圖案化可例如藉由黃光微影執行及/或如同上文描述的導電層1004的圖案化一般執行。
如圖12的橫截面視圖1200所示出，執行一系列摻雜製程以在半導體基底202中形成接觸區及源極/汲極區。第一周邊接觸區208A通過周邊開口912形成在周邊井204的上方。第一周邊接觸區208A的摻雜類型與周邊井204相同，但摻雜濃度比周邊井204高。高壓側接觸區222通過高壓側開口902形成在高壓側井220的上方。高壓側接觸區222的摻雜類型與高壓側井220相同，但摻雜濃度比高壓側井220高。
第一源極/汲極區114及主體接觸區118通過低壓側HVMOS開口908形成在HVMOS主體井112的上方。第二源極/汲極區116通過高壓側HVMOS開口910形成在HVMOS漂移井110的上方。第一源極/汲極區114及第二源極/汲極區116、主體接觸區118、閘電極120以及HVMOS場板214至少部分定義了HVMOS主體井112及HVMOS漂移井110上的HVMOS裝置102A。
第二周邊接觸區208B經過低壓側HVJT開口904形成在周邊井204的上方。HVJT漂移接觸區224經過高壓側HVJT開口906形成在HVJT漂移井218的上方。周邊井204、HVJT漂移井218、第一HVJT場板226及第二HVJT場板228、第二周邊接觸區208B以及HVJT漂移接觸區224至少部分定義了HVJT裝置104。在一些實施例中，螺旋結構234上覆HVJT裝置104及HVMOS裝置102兩者且用以當作HVJT裝置104及HVMOS裝置102兩者的場板。
圖12的摻雜製程可例如藉由離子植入及/或一些其他摻 雜製程執行。在一些實施例中，摻雜製程包括n型摻雜製程及p型摻雜製程。在一些實施例中，每一摻雜製程包括：藉由在半導體基底202上方形成具有圖案的罩幕、在罩幕就位的情況下執行離子植入至半導體基底202中以及移除罩幕。所述罩幕可例如具有藉由離子植入所形成的一或多個接觸區及/或源極/汲極區的圖案，且可例如是光阻、氮化矽或一些其他材料。
如圖13的橫截面視圖1300所示出，執行後段製程(BEOL)金屬化製程以形成堆疊於半導體基底202上方的多個導電線236及多個導通孔238。為了易於示出，僅將一些導電線236標記為236，且僅將一些導通孔238標記為238。導電線236及導通孔238定義內連第一源極/汲極區114、第二源極/汲極區116、各種接觸區(例如，高壓側接觸區222)、各種場板(例如，第二HVJT場板230)、閘電極120以及螺旋結構234的導電路徑。導電線236及導通孔238可為或包括例如銅、鋁銅、鋁、鎢、一些其他導電材料或前述的任何組合。
在一些實施例中，導通孔238藉由形成覆蓋圖12的結構的層間介電(ILD)層(未繪示)、對ILD層的頂表面執行平面化以及圖案化ILD層，以定義對應於導通孔238的通孔開口來形成。所述ILD層覆蓋有導電層(未繪示)且通孔開口填充有導電層。對導電層的頂表面執行平面化直至導電層的頂表面大致與ILD層的頂表面齊平，從而由導電層形成為導通孔238。接著，以重複上文所描述的用於形成導通孔238的製程來形成導電線236。
參看圖14，提供圖8至圖13的方法的一些實施例的流程圖1400。
在1402步驟中，執行一系列摻雜製程以形成高壓側井、環繞高壓側井的HVJT漂移井、HVMOS主體井、環繞HVMOS主體井的HVMOS漂移井以及環繞HVJT漂移井及HVMOS漂移井的周邊井，其中HVJT井及HVMOS井以環形圖案毗連，且其中周邊井包括分隔HVMOS漂移井與HVJT漂移井的隔離環。如圖8所示。
在1404步驟中，於半導體基底上方形成隔離結構，從而界定後續將形成的摻雜區的邊界。如圖9所示。所述摻雜區例如包括接觸區及源極/汲極區。
在1406步驟中，於半導體基底及隔離結構上沈積介電層與導電層。如圖10所示。
在1408步驟中，將介電層及導電層圖案化為閘電極、場板以及螺旋結構，其中閘電極上覆HVMOS主體井與漂移井之間的PN接面，且其中螺旋結構由後續製造的HVMOS裝置及HVJT裝置共享。如圖11所示。
在1410步驟中，執行一系列摻雜製程以形成源極/汲極區及接觸區，其中源極/汲極區及主體接觸區形成於HVMOS主體井及HVMOS漂移井上，且其中周邊接觸區及HVJT漂移接觸區分別形成於周邊井及HVJT漂移井上。如圖12所示。源極/汲極區、主體接觸區以及閘電極至少部分定義了HVMOS漂移井及HVMOS主體井上的HVMOS裝置。周邊接觸區、HVJT漂移接觸區、HVJT漂移井以及周邊井至少部分定義了HVJT裝置。
在1412步驟中，執行BEOL金屬化製程以形成內連源極/汲極區、接觸區、閘電極、場板以及螺旋結構的多個導電線及多 個導通孔。如圖13所示。
雖然圖14的流程圖1400示出且描述為一系列動作或事件，但應瞭解，這些動作或事件的所示順序不應被解釋為限制性意義。舉例而言，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同順序及/或同時出現。此外，並非所有示出的動作都可能需要實施在本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
在一些實施例中，本申請案提供一種積體電路，包括：基底；所述基底中的第一漂移井及第二漂移井，其中第一漂移井及第二漂移井以環形圖案毗連且具有第一摻雜類型；所述基底中的周邊井，具有第二摻雜類型，其中周邊井環繞且分隔第一漂移井與第二漂移井，且其中第二摻雜類型與第一摻雜類型相反；所述基底中的主體井，具有第二摻雜類型，其中主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔；以及閘電極，上覆第一漂移井與主體井之間的接面。在一些實施例中，積體電路更包括：基底中的高壓側井，具有第二摻雜類型，其中高壓側井上覆第二漂移井且藉由第二漂移井與周邊井分隔。在一些實施例中，積體電路更包括：高壓側接觸區，上覆高壓側井，其中高壓側接觸區沿著高壓側井的周緣以封閉路徑的方式側向延伸，且其中高壓側接觸區的摻雜類型與高壓側井相同，而所述高壓側接觸區的摻雜濃度高於所述高壓側井的摻雜濃度。在一些實施例中，積體電路更包括：漂移接觸區，上覆第二漂移井，其中漂移接觸區沿著高壓側井的周緣以封閉路徑的方式側向延伸，以完全包圍高壓側 井，其中漂移接觸區的摻雜類型與第二漂移井相同，而漂移接觸區的摻雜濃度高於第二漂移井的摻雜濃度，且其中漂移接觸區分隔高壓側井與第一漂移井。在一些實施例中，基底包括具有第二摻雜類型的塊狀半導體區，其中第一漂移井、第二漂移井以及周邊井上覆塊狀半導體區。在一些實施例中，積體電路更包括：第一源極/汲極區及第二源極/汲極區，其中第一源極/汲極區及第二源極/汲極區分別上覆主體井及第一漂移井，且其中第一源極/汲極區及第二源極/汲極區被主體井及第一漂移井分隔。在一些實施例中，主體井朝向第二漂移井並側向突出至第一漂移井中，使得基底具有定義為RESURF結構的p型區與n型區的交替堆疊。在一些實施例中，周邊井朝向第一漂移井並側向突出至第二漂移井中，使得基底具有定義為RESURF結構的p型區與n型區的交替堆疊。在一些實施例中，積體電路更包括：螺旋結構，上覆第一漂移井及第二漂移井兩者，其中螺旋結構是導電的且具有連續的螺旋形上視佈局。在一些實施例中，積體電路更包括：二極體，包括由周邊井及第二漂移井所定義的PN接面；以及LDMOS裝置，位於主體井及第一漂移井上，其中LDMOS裝置包括閘電極。
在一些實施例中，本申請案提供另一積體電路，包括：半導體基底；半導體基底中的漂移井，其中漂移井具有第一摻雜類型且具有環形的上視佈局；半導體基底中的高壓側井，具有與第一摻雜類型相反的第二摻雜類型，其中高壓側井上覆漂移井且被漂移井所環繞；半導體基底上的開關裝置，位於漂移井中的凹口處，其中漂移井分隔開關裝置與高壓側井；以及半導體基底中的周邊井，具有第二摻雜類型，其中周邊井環繞漂移井及開關裝 置，且其中周邊井分隔開關裝置與漂移井。在一些實施例中，積體電路更包括：半導體基底中的第二漂移井，其中第二漂移井毗連漂移井且具有第一摻雜類型；以及半導體基底中的主體井，具有第二摻雜類型，其中主體井上覆第二漂移井且藉由第二漂移井與周邊井分隔，且其中開關裝置位於第二漂移井及主體井上。在一些實施例中，積體電路更包括：高壓側接觸區，上覆高壓側井；以及漂移接觸區，上覆漂移井，其中漂移接觸區沿著高壓側井的周緣以封閉路徑的方式延伸，以包圍高壓側井及高壓側接觸區，且其中高壓側接觸區及漂移接觸區具有環形的上視佈局且分別具有相反的摻雜類型。在一些實施例中，高壓側井具有鄰近開關裝置的凹槽，且其中高壓側接觸區及漂移接觸區共形於凹槽。在一些實施例中，積體電路更包括：第二漂移井，毗連半導體基底中的漂移井且具有第一摻雜類型；半導體基底中的主體井，具有第二摻雜類型，其中主體井上覆第二漂移井且藉由第二漂移井與周邊井完全分隔；以及閘電極，上覆NP接面，第二漂移井與主體井在NP接面處直接接觸，其中第二漂移井、主體井以及閘電極獨立於開關裝置。在一些實施例中，漂移井在PN接面處直接接觸周邊井，且其中PN接面具有連續且環形的上視佈局。在一些實施例中，周邊井朝向高壓側井突出至漂移井中，使得半導體基底具有定義為RESURF結構的p型區與n型區的交替堆疊。在一些實施例中，積體電路更包括：螺旋結構，上覆漂移井及開關裝置兩者，其中螺旋結構是導電的且具有完全包圍高壓側井的連續且螺旋形的上視佈局。
在一些實施例中，本申請案提供一種用於製造積體電路 的方法，所述方法包括：對基底執行一系列摻雜製程以形成：第一漂移井及第二漂移井，其彼此毗連且具有第一摻雜類型，其中第二漂移井具有環形的上視佈局，且其中第一漂移井位於環形上視佈局中的凹口處；周邊井，具有與第一摻雜類型相反的第二摻雜類型，其中周邊井環繞且分隔第一漂移井與第二漂移井；以及主體井，具有第二摻雜類型，其中主體井上覆第一漂移井且藉由第一漂移井與周邊井分隔；形成隔離結構，所述隔離結構上覆第一漂移井及第二漂移井；以及形成閘電極，所述閘電極上覆第一漂移井與主體井之間的接面且沿著隔離結構的側壁自接面延伸至隔離結構的頂表面。在一些實施例中，方法更包括：於基底及隔離結構上方沈積導電層；以及圖案化導電層以形成閘電極，且進一步於隔離結構的頂表面上形成上覆第一漂移井及第二漂移井的螺旋結構。
前文概述若干實施例的特徵使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及更改。
100:上視佈局
102、102A、102B:HVMOS裝置
104:HVJT裝置
106:高壓側區域
108:低電壓區域
110:HVMOS漂移井
112:HVMOS主體井
114:第一源極/汲極區
116:第二源極/汲極區
118:主體接觸區
120:閘電極
122:選擇性導電通道
124:隔離環

Claims (10)

  1. 一種整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，包括：基底；第一漂移井及第二漂移井位於所述基底中，其中所述第一漂移井及所述第二漂移井以環形圖案毗連且具有第一摻雜類型；周邊井位於所述基底中且具有第二摻雜類型，其中所述周邊井環繞且分隔所述第一漂移井與所述第二漂移井，且其中所述第二摻雜類型與所述第一摻雜類型相反；主體井位於所述基底中且具有所述第二摻雜類型，其中所述主體井上覆所述第一漂移井且藉由所述第一漂移井與所述周邊井分隔；以及閘電極，上覆所述第一漂移井與所述主體井之間的接面。
  2. 如申請專利範圍第1項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，更包括：高壓側井位於所述基底中且具有所述第二摻雜類型，其中所述高壓側井上覆所述第二漂移井，並藉由所述第二漂移井與所述周邊井分隔。
  3. 如申請專利範圍第2項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，更包括：高壓側接觸區上覆所述高壓側井，其中所述高壓側接觸區沿著所述高壓側井的周緣以封閉路徑的方式側向延伸，且其中所述高壓側接觸區的摻雜類型與所述高壓側井相同，而所述高壓側接觸區的摻雜濃度高於所述高壓側井的摻雜濃度。
  4. 如申請專利範圍第2項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，更包括：漂移接觸區上覆所述第二漂移井，其中所述漂移接觸區沿著所述高壓側井的周緣以封閉路徑的方式側向延伸，以完全包圍所述高壓側井，其中所述漂移接觸區的摻雜類型與所述第二漂移井相同，而所述漂移接觸區的摻雜濃度高於所述第二漂移井的摻雜濃度，且其中所述漂移接觸區分隔所述高壓側井與所述第一漂移井。
  5. 如申請專利範圍第1項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，其中所述主體井朝向所述第二漂移井並側向突出至所述第一漂移井中，使得所述基底具有定義為降低表面電場(RESURF)結構的p型區與n型區的交替堆疊。
  6. 如申請專利範圍第1項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，其中所述周邊井朝向所述第一漂移井並側向突出至所述第二漂移井中，使得所述基底具有定義為降低表面電場(RESURF)結構的p型區與n型區的交替堆疊。
  7. 一種整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，包括：半導體基底；漂移井位於所述半導體基底中，其中所述漂移井具有第一摻雜類型且具有環形的上視佈局；高壓側井位於所述半導體基底中，且具有與所述第一摻雜類型相反的第二摻雜類型，其中所述高壓側井上覆所述漂移井且被所述漂移井所環繞； 開關裝置位於所述半導體基底上，且在所述漂移井中的凹口處，其中所述漂移井分隔所述開關裝置與所述高壓側井；以及周邊井位於所述半導體基底中，且具有所述第二摻雜類型，其中所述周邊井環繞所述漂移井及所述開關裝置，且其中所述周邊井分隔所述開關裝置與所述漂移井。
  8. 如申請專利範圍第7項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，更包括：第二漂移井位於所述半導體基底中，其中所述第二漂移井毗連所述漂移井且具有所述第一摻雜類型；以及主體井位於所述半導體基底中，且具有所述第二摻雜類型，其中所述主體井上覆所述第二漂移井並藉由所述第二漂移井與所述周邊井分隔，且其中所述開關裝置位於所述第二漂移井及所述主體井上。
  9. 如申請專利範圍第7項所述之整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路，更包括：第二漂移井，毗連所述半導體基底中的所述漂移井且具有所述第一摻雜類型；主體井，位於所述半導體基底中且具有所述第二摻雜類型，其中所述主體井上覆所述第二漂移井且藉由所述第二漂移井與所述周邊井完全分隔；以及閘電極，上覆NP接面，所述第二漂移井與所述主體井在所述NP接面處直接接觸，其中所述第二漂移井、所述主體井以及所述閘電極獨立於所述開關裝置。
  10. 一種製造整合高壓接面終端裝置與高壓金氧半導體裝 置的積體電路的方法，所述方法包括：對基底執行一系列摻雜製程以形成：第一漂移井及第二漂移井，其彼此毗連且具有第一摻雜類型，其中所述第二漂移井具有環形的上視佈局，且其中所述第一漂移井位於所述環形上視佈局中的凹口處；周邊井，具有與所述第一摻雜類型相反的第二摻雜類型，其中所述周邊井環繞且分隔所述第一漂移井與所述第二漂移井；以及主體井，具有所述第二摻雜類型，其中所述主體井上覆所述第一漂移井且藉由所述第一漂移井與所述周邊井分隔；形成隔離結構，所述隔離結構上覆所述第一漂移井及所述第二漂移井；以及形成閘電極，所述閘電極上覆所述第一漂移井與所述主體井之間的接面且沿著所述隔離結構的側壁自所述接面延伸至所述隔離結構的頂表面。
TW107134134A 2017-09-28 2018-09-27 整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法 TWI700779B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564695P 2017-09-28 2017-09-28
US62/564,695 2017-09-28
US15/964,636 2018-04-27
US15/964,636 US10535730B2 (en) 2017-09-28 2018-04-27 High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device

Publications (2)

Publication Number Publication Date
TW201921588A TW201921588A (zh) 2019-06-01
TWI700779B true TWI700779B (zh) 2020-08-01

Family

ID=65806926

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107134134A TWI700779B (zh) 2017-09-28 2018-09-27 整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法

Country Status (4)

Country Link
US (2) US10535730B2 (zh)
KR (1) KR102238303B1 (zh)
CN (1) CN109599394B (zh)
TW (1) TWI700779B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110579B4 (de) 2017-09-28 2022-12-01 Taiwan Semiconductor Manufacturing Co. Ltd. Hochspannungs-metall-oxid-halbleitervorrichtung (hvmos-vorrichtung) integriert mit einer hochspannungs-übergangsabschlussvorrichtung (hvjt- vorrichtung)
US10535730B2 (en) * 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
TWI632622B (zh) * 2017-10-26 2018-08-11 立錡科技股份有限公司 高壓金屬氧化物半導體元件及其製造方法
US10679987B2 (en) 2017-10-31 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bootstrap metal-oxide-semiconductor (MOS) device integrated with a high voltage MOS (HVMOS) device and a high voltage junction termination (HVJT) device
US11069804B2 (en) * 2018-08-31 2021-07-20 Alpha And Omega Semiconductor (Cayman) Ltd. Integration of HVLDMOS with shared isolation region
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
US11322609B2 (en) * 2019-11-29 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. High voltage device
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
US11588028B2 (en) * 2021-01-15 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shielding structure for ultra-high voltage semiconductor devices
CN114038846B (zh) * 2021-10-29 2024-08-09 广东汇芯半导体有限公司 高压集成电路、半导体电路及其制备方法
TWI795286B (zh) * 2022-05-06 2023-03-01 國立陽明交通大學 浮動保護環耐壓的穩定方法
CN119153488A (zh) * 2023-06-15 2024-12-17 东南大学 隔离结构及集成电路
TWI885679B (zh) * 2024-01-04 2025-06-01 新唐科技股份有限公司 高壓裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341718A1 (en) * 2012-06-26 2013-12-26 Fairchild Korea Semiconductor Ltd. Power semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3808116B2 (ja) 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
KR101078757B1 (ko) 2004-04-27 2011-11-02 페어차일드코리아반도체 주식회사 고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로
US20060220168A1 (en) 2005-03-08 2006-10-05 Monolithic Power Systems, Inc. Shielding high voltage integrated circuits
JP5684450B2 (ja) 2008-08-20 2015-03-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8026549B2 (en) * 2008-10-31 2011-09-27 United Microelectronics Corp. LDMOS with N-type isolation ring and method of fabricating the same
US8143699B2 (en) 2009-02-25 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-dielectric MIM capacitors for system-on-chip applications
JP5503897B2 (ja) * 2009-05-08 2014-05-28 三菱電機株式会社 半導体装置
US8587073B2 (en) * 2010-10-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor
US8680616B2 (en) * 2010-12-03 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. High side gate driver device
US8629513B2 (en) 2011-01-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. HV interconnection solution using floating conductors
US9190535B2 (en) 2012-05-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bootstrap MOS for high voltage applications
US8916439B2 (en) * 2012-07-20 2014-12-23 Monolithic Power Systems, Inc. Method for forming dual gate insulation layers and semiconductor device having dual gate insulation layers
CN103633083B (zh) * 2012-08-15 2016-06-08 上海华虹宏力半导体制造有限公司 形成超高耐压电阻的版图结构
CN104221147B (zh) * 2012-09-13 2017-02-22 富士电机株式会社 半导体集成电路装置
JP6134219B2 (ja) * 2013-07-08 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
CN104022110B (zh) * 2014-06-05 2017-03-29 无锡华润上华半导体有限公司 电平移位ldmos嵌于结终端中的集成电路芯片及其制造方法
US9680009B2 (en) 2015-10-29 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. High voltage semiconductor device
WO2017086069A1 (ja) * 2015-11-19 2017-05-26 富士電機株式会社 半導体装置
JP6690336B2 (ja) * 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
JP2018018977A (ja) * 2016-07-28 2018-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10535730B2 (en) * 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
US10679987B2 (en) 2017-10-31 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bootstrap metal-oxide-semiconductor (MOS) device integrated with a high voltage MOS (HVMOS) device and a high voltage junction termination (HVJT) device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341718A1 (en) * 2012-06-26 2013-12-26 Fairchild Korea Semiconductor Ltd. Power semiconductor device

Also Published As

Publication number Publication date
KR20190037084A (ko) 2019-04-05
US20200044014A1 (en) 2020-02-06
CN109599394A (zh) 2019-04-09
US10535730B2 (en) 2020-01-14
US11145713B2 (en) 2021-10-12
CN109599394B (zh) 2021-03-30
KR102238303B1 (ko) 2021-04-13
TW201921588A (zh) 2019-06-01
US20190096988A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
TWI700779B (zh) 整合高壓接面終端裝置與高壓金氧半導體裝置的積體電路及其製造方法
TWI717650B (zh) 積體電路及其製造方法
US11764129B2 (en) Method of forming shield structure for backside through substrate vias (TSVS)
KR101315009B1 (ko) 고전압 접합 종단을 갖는 고전압 저항기
CN102623489A (zh) 半导体器件及制造半导体器件的方法
US9130061B2 (en) Semiconductor device
US8664741B2 (en) High voltage resistor with pin diode isolation
KR101653065B1 (ko) 고전압 디바이스 내의 드레인 영역 위의 직렬 레지스터
EP2309537B1 (en) High voltage floating well in a silicon die
US11862675B2 (en) High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
US20100163990A1 (en) Lateral Double Diffused Metal Oxide Semiconductor Device
US20080283889A1 (en) Semiconductor device
JP7208421B2 (ja) 改善された降伏電圧能力を有する集積チップ及びその製造方法
US11177253B2 (en) Transistor with integrated capacitor
DE102018124897B4 (de) Bootstrap-metall-oxid-halbleiter-bauelement, das mit einem hochspannungs-mos-bauelement und einem hochspannungs-übergangskontaktierungs-bauelement integriert ist und herstellungsverfahren
CN103456732B (zh) 具有增强击穿电压的肖特基二极管
TWI517414B (zh) 具有增強崩潰電壓之蕭基特二極體
CN116487442A (zh) 二极管结构及半导体装置
TWI805182B (zh) 二極體結構及半導體裝置
TW201423950A (zh) 用於高電壓靜電放電防護的雙向三極閘流體
US20110121803A1 (en) Semiconductor device and dc-dc converter