TWI795286B

TWI795286B - 浮動保護環耐壓的穩定方法

Info

Publication number: TWI795286B
Application number: TW111117125A
Authority: TW
Inventors: 崔秉鉞; 崔祐嘉; 王睿誠
Original assignee: 國立陽明交通大學
Priority date: 2022-05-06
Filing date: 2022-05-06
Publication date: 2023-03-01
Also published as: TW202345283A; US20230361169A1

Abstract

一種浮動保護環耐壓的穩定方法，適於具有一半導體基底層之高功率元件，該高功率元件之終端係形成有至少一浮動保護環，所述的穩定方法包含可先於此高功率元件之上表面依序形成有襯墊氧化層與屏蔽層，以曝露出該至少一浮動保護環，之後，進行一離子佈植步驟，並在去除襯墊氧化層與屏蔽層後成長場氧化層，使該場氧化層下方形成有一缺陷層，本發明係可藉由所形成之缺陷層，使場氧化層與半導體基底層之間介面的電位固定在一特定電位，使其不受場氧化層中電荷或是上方金屬層電位的影響，由此有效地穩定浮動保護環的崩潰電壓。

Description

浮動保護環耐壓的穩定方法

本發明係有關於一種提升浮動保護環穩定性的方法，特別是一種藉由預先離子佈植，並經成長場氧化層後生成缺陷層，由此穩定浮動保護環耐壓的製程方法。

按，高功率元件基於低耗電、高耐壓、切換速度快、並具有安全的操作區間，因此在現今已極為廣泛地應用於各類電力電子領域中，如：切換開關、馬達控制、消費性電子與不斷電系統等等。由於功率積體電路及元件在相關電機電子產品領域中的應用日漸增多，且高功率元件的設計製造及工作條件皆有別於一般的低功率元件，因此，在高功率元件的設計過程中，該元件可承受的電壓及電流範圍、功率、元件的耐用性、以及可靠度等，通常是必須優先考慮的。

一般而言，高功率元件操控電壓的能力取決於當元件內部電場變得很大時，高電場會發生在元件內部電流流過的區域或是元件邊界，因此在設計上必須尤其小心注意電場在內部或是邊界的部分，以確保元件能承受高壓，並盡可能地使元件的崩潰電壓能與元件材料本身特性一致，以達到最佳化。請參閱第1圖所示，其係為現有技術通過設計浮動保護環（Floating guard ring）來作為終端保護結構之示意圖，該作法主要是藉由空乏區的延伸來降低元件邊緣處的大電場，因此，浮動保護環11的設置位置必須設計位於該元件主要操作區之PN接面10的空乏區內，除此之外，浮動保護環11的設置數量、間距、以及寬度等參數都需要經過最佳化的設計，如何控制好這些參數使其達到崩潰電壓的最佳化，亦會影響到製程設計的複雜度。一般來說，常見的浮動保護環的製程步驟係利用微影蝕刻定義圖案後再以離子佈植形成，技術上而言，浮動保護環的離子植入劑量、離子植入深度、光罩圖案位置都必須掌控得非常精確，才能夠顯現它的效果。

然而，在現有浮動保護環的結構中，其表面電位通常會受到場氧化層中的電荷，或是跨越其上的金屬電位的干擾，而影響到它的崩潰電壓，請配合參閱第2圖所示，其係為場氧化層中之電荷（Qss）對其崩潰電壓變化量之百分比的數據圖，由該圖示可以明顯看出場氧化層中的電荷對浮動保護環的崩潰電壓的影響，當場氧化層中具有電荷時，可能使崩潰電壓改變的變化量高達40%以上。

為了改善此等缺失，以現有技術的發展趨勢看來，現有的浮動保護環結構製程技術，多著手於保護環本身的改良設計變化，例如：額外增加表面電荷補償的電荷區域，讓保護環能夠較少地免於受到氧化層電荷的影響。不過，此種作法不僅需要額外的製程步驟，使製程複雜度較高，額外增加電荷補償區域也同時增加了面積的消耗，並不符合降低製程成本的需求，因此迄今仍然無法應用於實際量產。

有鑒於此，考慮到上述所列之眾多問題點，極需要採納多方面的考量。故，本發明之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎的改良方法，並通過此創新的改良方法，可以有效穩定浮動保護環的崩潰電壓，並避免諸多先前技術所存在已久的缺失，其具體之架構及實施方式將詳述於下。

為解決習知技術存在的問題，本發明之一目的係在於提供一種新穎的製程技術，其係適於穩定浮動保護環的耐壓能力，本發明所揭露之製程技術主要係利用預先離子佈植步驟，並經一熱氧化製程或化學氣相沉積製程成長場氧化層後，在場氧化層下方形成一層缺陷層。當應用於碳化矽（SiC）基板時，該缺陷層係形成於場氧化層下方之碳化矽表面，藉由該缺陷層能夠有效地固定碳化矽的表面電位，使其不受場氧化層中電荷或是上方金屬層電位的影響，藉由此技術特徵，本發明能夠有效地穩定浮動保護環的耐壓，並且較佳地控制元件的耐壓能力。

根據本發明所揭露之製程技術，其中所述的預先離子佈植步驟中所使用的離子，包含其種類、能量、劑量，以及進行熱氧化製程的溫度、時間等參數，皆可調整，具有極大的製程彈性。

除此之外，本發明所公開之浮動保護環耐壓的穩定方法，其應用領域並不限於前述之碳化矽基板，基於相同原理亦可及於其他寬能隙半導體材料所製成之基板，例如：氧化鎵（Ga ₂O ₃）、氮化鋁（AlN）、以及鑽石（Diamond）基板等等。並且，依據本發明所公開之浮動保護環耐壓的穩定方法，其所能應用之高功率元件種類例如可及於：蕭特基位障二極體（Schottky Barrier Diode，SBD）、P-i-N二極體（P-i-N diode）、垂直雙重擴散式金氧半場效電晶體（Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor，VDMOSFET）、或是絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）等等。總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟其變化例仍應隸屬本發明之發明範疇。本發明並不以該等所揭之參數及其條件、以及應用所屬領域為其限制。

依據本申請人所提之一種新穎的製程技術，其旨在提供一種適於穩定浮動保護環崩潰電壓的製程方法。此種浮動保護環耐壓的穩定方法，例如可應用於一高功率元件，所述的高功率元件具有一半導體基底層，其係以一寬能隙半導體材料所製成，並具有至少一浮動保護環形成於該高功率元件之終端。

本發明所公開之穩定方法，包括以下步驟：

(a): 於該高功率元件之上表面形成有一硬遮罩，其中，所述的硬遮罩係覆蓋該高功率元件之主動區，而並未覆蓋該至少一浮動保護環所在之該終端，以曝露出該至少一浮動保護環。其中，依據本發明之實施例，所述的硬遮罩可以是一種單層結構，或是具有複數層材料的層疊結構，舉例來說，硬遮罩可包括一屏蔽層，該屏蔽層之材質係為氮化矽、二氧化矽、或可與其半導體基底層（寬能隙半導體材料）進行選擇性去除的半導體材質。或者是，硬遮罩亦可選擇性地更包括一襯墊氧化層，該襯墊氧化層係設置於屏蔽層與高功率元件之上表面之間，襯墊氧化層之材質係為二氧化矽，則屏蔽層之材質更包括可與該襯墊氧化層進行選擇性去除的半導體材質。

(b): 之後，進行一離子佈植步驟，所述的離子佈植步驟係至少涵蓋該至少一浮動保護環所在之該終端。依據本發明之實施例，所述的離子佈植步驟例如可通過氬、氙、磷、鋁、矽、或氧離子來進行。離子佈植步驟之離子植入劑量例如可介於10 ¹²～10 ¹⁶cm ^-2之間，離子植入能量係介於10～1000 keV之間。

(c): 去除所述的硬遮罩，並成長一場氧化層，使該場氧化層之下方形成有一缺陷層。

(d): 藉由所形成之缺陷層，從而使得場氧化層與半導體基底層之間介面的電位固定在一特定電位。

其中，所形成之缺陷層之厚度例如可介於50～500nm之間，所形成之缺陷層之缺陷密度係介於10 ¹³～10 ¹⁶cm ^-3之間。

根據本發明之一實施例，所述之場氧化層係可通過一化學氣相沉積製程所形成。另一方面而言，當本發明所使用之離子佈植步驟係通過一預先非晶化離子佈植（pre-amorphization implant，PAI）製程來進行，以使該半導體基底層更進一步地形成一非晶態時，則所述的場氧化層係通過一熱氧化製程來形成。在此實施態樣中，所述的熱氧化製程之製程溫度例如可介於攝氏1000至1300度之間，其製程時間例如可介於1至24小時之間。總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之製程技術進行適當的修飾或變化，惟其變化態樣仍應隸屬本發明之發明範疇。本發明並不以該等所揭之製程參數或其製程條件為限，本發明實具有極大的製程彈性。

承上所述，在本發明成功地形成所述的缺陷層之後，更可進一步地執行後端製程，包括：

(e): 在高功率元件之主動區上形成一閘極氧化層。

(f): 於該閘極氧化層上形成一閘極導電層，其中，根據本發明之一實施例，所述的該閘極導電層的形成係可首先通過一低壓化學氣相沉積製程，沉積複晶矽作為其閘極材料，再經由一回蝕刻製程反蝕刻該複晶矽，以形成所述的閘極導電層。之後，再於該閘極導電層上接續沉積有介電層。

(g): 形成至少一接觸金屬窗區，其係延伸通過該介電層與該閘極氧化層，並電性連接於高功率元件之半導體基底層，以提供電性導通。

較佳地，根據本發明之實施例，其中，所採用半導體基底層之半導體基板的材質係可為一N型碳化矽基板。

故，綜上所陳，可以顯見，本發明主要係公開了一種用於穩定浮動保護環耐壓的製程方法，根據本發明所揭露的製程技術，通過在浮動保護環所在的終端區域進行離子佈植步驟，之後，成長場氧化層，由於所成長的場氧化層下方會有一層被離子佈植步驟所損傷，而無法完全被成長場氧化層的高溫所修復的區域，通過此技術方案，可有效使得場氧化層的下方形成有本發明所記載之缺陷層。如此一來，本發明便可藉由該缺陷層的生成，使得場氧化層與其下方半導體基底層之間介面的電位固定在特定電位，不受場氧化層中之電荷或其上方之金屬電位影響，有效穩定浮動保護環之崩潰電壓，維持其極佳的耐壓特性。

值得說明的是，本發明所揭實施例係以碳化矽作為一示性例進行說明，其目的係為了使本領域之人士可充分瞭解本發明之技術思想，而並非用以限制本發明之應用。換言之，本發明所公開之製程方法，其係可應用於不限碳化矽基材，亦可及於各種半導體材料。

底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。

以下本發明所公開之實施方式係為了闡明本發明之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。然而，應注意的是，該些實施方式並非用以限制本發明之發明範疇。因此，根據本發明精神的任何均等修改或其變化例，亦應也當涵蓋於本發明之發明範圍內，乃合先敘明。

本發明係揭露一種浮動保護環耐壓的穩定方法。請配合參閱本發明圖示第3A至3J圖所示，其係為應用本發明所揭露方法之一種高功率元件結構之剖面示意圖，該高功率元件具有一半導體基底層，其係以一寬能隙半導體材料所製成。首先，如第3A圖所示，本發明係提供一N型半導體基板（N+ sub）130，並在該N型半導體基板130上形成一N型磊晶層（N-epi）132，在本發明之一較佳示性的實施例中，其係以該高功率元件採用N型碳化矽作為N型半導體基板（N+ sub）130之材質，並在該基板130正面以磊晶方式成長濃度為1x10 ¹⁶cm ^-3，厚度為5.5微米（μm）的N型碳化矽磊晶層（N-epi）132，以形成如第3A圖所示之結構。惟值得說明的是，所述的基板材質並不以碳化矽為限，其他大抵以寬能隙半導體材料，如：氧化鎵（Ga ₂O ₃）、氮化鋁（AlN）、以及鑽石（Diamond）等材質所製成的基板，皆可應用於本發明所屬領域，關於本發明以下之說明僅以N型碳化矽作為一示範例進行本發明之技術說明，同樣地，本領域具通常知識之技術人士自然可在本發明之教示下將其應用於P型半導體基板之電晶體元件，本發明在此不予贅述。

之後，經過RCA清洗後，沉積二氧化矽作為阻擋層，並通過微影蝕刻定義出N+源極窗口，根據本發明之實施例，如第3B圖所示，一第一N型重摻雜區（N+）141與第二N型重摻雜區（N+）142係通過在該N型磊晶層132中進行一源極離子植入製程而形成，並在進行源極離子植入製程後，去除阻擋層。重複RCA清洗開始的步驟，之後，進行P+區域以及P型基體區域之定義及離子植入，以形成第3B圖中所示之第一P型重摻雜區（P+）151、第二P型重摻雜區（P+）152、第一P型基體區（P-body）161、以及第二P型基體區（P-body）162。

其中，所述的第一P型基體區161與第二P型基體區162係形成於該N型磊晶層132中，所述的第一P型重摻雜區151係位於第一N型重摻雜區141之一側，且與該第一N型重摻雜區141共同設置於所述的第一P型基體區161中。所述的第二P型重摻雜區152係位於第二N型重摻雜區142之一側，且與該第二N型重摻雜區142共同設置於所述的第二P型基體區162中，於此，形成本實施例中所應用高功率元件（N型通道VDMOSFET）之半導體基底層。惟，本發明所能應用之高功率元件種類並不以N型通道之VDMOSFET為限，亦可應用於P型通道之高功率元件，基於本發明所揭露之浮動保護環耐壓的穩定方法，並不限應用於電晶體，舉凡任何高功率元件都需要使用到終端保護結構，又浮動保護環是其中最常用的一種，因此，本發明所揭露的耐壓穩定方法係可廣泛應用於任何採用浮動保護環作為終端保護的高功率元件。本發明在此實施例中僅是舉例以N型通道之VDMOSFET作為一示性例進行說明，並非用以限制本發明之發明範圍。

之後，再一次以二氧化矽作為阻擋層，並通過微影蝕刻定義出浮動保護環區域之窗口，以進行浮動保護環離子植入，之後去除阻擋層，以在該高功率元件之終端（termination）形成至少一浮動保護環311，如第3C圖所示之結構。以上為垂直雙重擴散式金氧半場效電晶體的標準製程，接續進入本發明的創新製程。

請一併參閱第4圖所示，其係為本發明所揭露之浮動保護環耐壓穩定方法之步驟流程圖，包括步驟S402、步驟S404、步驟S406、以及步驟S408。承前所述，在完成上述VDMOSFET的標準製程（如第3C圖所示）後，本發明接著如步驟S402所示，在此高功率元件之上表面形成一硬遮罩（hard mask）200，如第3D圖所示，所述的硬遮罩200係覆蓋此高功率元件之主動區A1，而並未覆蓋浮動保護環311所在之終端T1，以藉此曝露出浮動保護環311之所在區域。詳細而言，根據本發明之實施例，所述的硬遮罩200可以是一種單層結構，或是具有複數層材料的層疊結構，其實際材質及結構的選用可依該高功率元件的半導體基底材質及後續執行場氧化製程等條件而定，本發明係將於後續詳述。

在形成第3D圖之硬遮罩200之後，如步驟S404所示，本發明接續進行一離子佈植步驟，如第3E圖中之植入方向S1所示，基於此VDMOSFET之主動區A1係已被前述的硬遮罩200所保護住，而僅曝露出浮動保護環311所在之終端T1，因此，此時的離子佈植步驟係至少涵蓋該浮動保護環311所在之終端T1區域，以進行離子植入。根據本發明之實施例，所述的離子佈植步驟例如可通過氬（Ar）、氙（Xe）、磷（P）、鋁（Al）、矽（Si）、或氧（O）離子來進行。其中，離子植入劑量例如可介於10 ¹²～10 ¹⁶cm ^-2之間。離子植入能量可設計於10～1000keV之間。舉例而言，當採用氬離子進行離子佈植時，其植入劑量係為5*10 ¹⁴cm ^-2。當選擇使用為較重的離子種類時，則該離子的植入能量及劑量可視需求調降。本發明具有極佳的製程彈性，並不以此處所揭之參數為限。

之後，如步驟S406所示，在前述之離子佈植步驟完成後，本發明係將前述之硬遮罩200去除，接著成長場氧化層（field oxide），如第3F圖所示，由於所生長之場氧化層303下方有一層被前述離子佈植（氬離子）損傷，但未達到非晶態的SiC，不會經成長為二氧化矽，而這些損傷也無法完全被成長場氧化層的高溫所修復，因此會於該場氧化層303的下方形成有圖中所示的缺陷層308。隨後，如步驟S408所示，本發明便可藉由該缺陷層308之作用，使得該場氧化層303與此VDMOSFET之半導體基底層（SiC）之間介面（interface）的電位固定在一特定電位。藉由固定SiC的表面電位，並使其不受氧化層中的電荷或是上方金屬層（例如有金屬跨越浮動保護環時）的電位影響，本發明能夠實現穩定浮動保護環的耐壓之發明目的。

在本發明之一實施例中，所形成之缺陷層308其厚度例如可介於50至500奈米之間。缺陷層308之缺陷密度係介於10 ¹³～10 ¹⁶cm ^-3之間，較佳地，係介於10 ¹⁴～10 ¹⁵cm ^-3之間。

值得說明的是，根據本發明之一實施態樣，所述的場氧化層303例如可通過一基本的化學氣相沉積（Chemical Vapor Deposition，CVD）製程來形成。惟當步驟S404中所使用的離子佈植步驟係通過一預先非晶化離子佈植（pre-amorphization implant，PAI）製程來進行，以更進一步地使所述SiC半導體基底層形成一非晶態（amorphous Si）時，則此時，所述的場氧化層303係可藉由一熱氧化（Thermal Oxidation）製程來形成。

根據此一實施例，所述的熱氧化製程，其製程溫度例如可設定於攝氏1000至1300度之間。製程時間係介於1至24小時之間。舉例而言，當熱氧化溫度為攝氏1100度時，製程時間約為5小時；而當熱氧化溫度為攝氏1050度時，所需製程時間則略增加為11小時。

一般而言，依據本發明所揭露之離子佈植製程、以及成長場氧化層之製程種類、以及執行該製程的條件，例如：製程溫度、製程時間等等，皆具有一定的製程彈性。值得提醒的是，本發明並不以此所揭之實施態樣所公開之厚度、尺寸等，抑或是製程參數，包含製程溫度、製程時間、使用的離子佈植種類等為限制。本領域具通常知識之技術人士，當可在不脫離本發明之精神前提下，自行變化其實施態樣，惟在其均等範圍內，仍應隸屬於本發明之發明範疇。

又其中，承前所述，關於硬遮罩200的選用，本發明以下係提供幾種不同的實施態樣，以供參考。在一實施例中，當前述的場氧化層303是利用高溫熱氧化製程來形成時，對於碳化矽基板而言，如本發明圖示第3G圖所示，則最適合的硬遮罩200可選用包含一襯墊氧化層（pad oxide）211與一屏蔽層213，所述的襯墊氧化層211之材質例如可為二氧化矽，並透過沉積該二氧化矽作為襯墊氧化層211。之後，再以化學氣相沉積製程沉積氮化矽（SiN）作為該屏蔽層213之材質，使所述的襯墊氧化層211設置於該屏蔽層213與該高功率元件之上表面之間。爾後，經微影蝕刻定義出後續的場氧化區。在本發明之另一實施態樣中，也可選擇性地不需要該襯墊氧化層211，又或者是，將屏蔽層213的材質選擇為可與該襯墊氧化層211（如二氧化矽）進行選擇性去除的材料。

又另一方面而言，當場氧化層303是利用化學氣相沉積來形成時，則硬遮罩200的選擇可以是任何可以阻擋離子植入，並和碳化矽基板進行選擇性去除的材料，例如二氧化矽。又，在本發明之再一實施例當中，如果半導體基板的材質並非碳化矽時，則場氧化層303基本上不能用高溫熱氧化方式成長，是採用化學氣相沉積，則此時硬遮罩200的材料選擇，可以是任何能夠阻擋離子植入，並和其半導體基板材質（例如：寬能隙半導體材料）進行選擇性去除的材料，例如：二氧化矽。大抵而言，本發明之發明意旨，主要是要利用所述的硬遮罩200，目的在遮掩高功率元件之主動區A1，而曝露出浮動保護環311所在之終端T1，以進行前述的離子佈植步驟以形成缺陷層308。至於其中硬遮罩200的選用，可涵蓋由單層（僅包含屏蔽層213）或複數層結構（包含屏蔽層213與襯墊氧化層211）的材質所製成，具有極大的製作彈性，然並非用以限制本發明保護範圍之條件。

之後，續請接著參閱第3H圖，本發明接著通過一熱氧化或化學氣相沉積技術，以在此垂直雙重擴散式金氧半場效電晶體之主動區上形成閘極氧化層（gate oxide）410。之後，如第3I圖所示，再於閘極氧化層410上形成閘極導電層412，在本發明之一較佳實施例中，所述的閘極導電層412係可以通過一低壓化學氣相沉積（Low-pressure CVD，LPCVD）製程，沉積複晶矽作為其閘極材料，並接著通過一回蝕刻（etch back）製程，經由沉積再反蝕刻的方式，形成第3I圖中所示之閘極導電層412結構。

接著，如第3J圖所示，本發明係在閘極導電層412上接續沉積一介電層420，之後，形成至少一接觸金屬窗區422，以進行後續之接觸窗蝕刻、金屬沉積、金屬蝕刻等等製程步驟，其中，所述的接觸金屬窗區422係延伸通過所述的介電層420與該閘極氧化層410並電性連接於此高功率元件之半導體基底層，以提供電性導通。另一方面而言，若由另一視角來看（本圖中此一視角未能見），則複晶矽閘極亦會需要有所述的金屬接觸，惟其位置並非座落於此視角之剖面線上，本領域具通常知識之技術人士當可自行實施，本發明係不在此贅述。

大抵而言，本發明在此所舉之後續製程包括：以熱氧化或化學氣相沉積技術製作閘極氧化層410（如第3H圖）、進行閘極沉積（如第3I圖）、介電層沉積、接觸窗蝕刻、金屬沉積、金屬蝕刻（如第3J圖）等等製程步驟，基本上大致與一般的垂直雙重擴散式金氧半場效電晶體製程相同，製作完成的元件如第3J圖所示，故本發明係不於此重述。

本發明之發明意旨乃在於如何在高功率元件之半導體基底層（例如：SiC）的表面形成所述的缺陷層，以藉由該缺陷層之作用固定SiC的表面電位，使其能夠不受到上方金屬層或氧化層中電荷的電位影響，從而有效穩定浮動保護環的耐壓，緣此，通過本發明所公開的耐壓穩定方法，可以有效提昇浮動保護環耐壓能力的可靠度，讓崩潰電壓不易受到金屬接線的干擾，實具創新及實用價值。

接著，請更進一步參閱第5至6圖所示，本申請人係針對傳統僅具有浮動保護環之垂直雙重擴散式金氧半場效電晶體（VDMOSFET）與應用有本發明所揭露之穩壓製程方法的浮動保護環之VDMOSFET，分別進行其崩潰電壓的特性分析數據圖。由第5圖可以看出，當VDMOSFET的上方具有金屬跨過浮動保護環時，其崩潰電壓會受到影響，並且明顯下降。相較之下，在第6圖中，當應用有本發明所揭露之預先非晶化離子植入製程以在場氧化層下方形成缺陷層，從而固定元件之表面電位時，即便有金屬跨過浮動保護環之上方，其崩潰電壓的改變幅度亦極為微小，幾乎不受影響。由此等圖示可以明顯所見，通過本發明上述所公開之該些製程步驟，確實可以有效達到浮動保護環之耐壓穩定度的提昇，並使其維持良好的崩潰特性，相較於現有技術，具有極佳的發明功效。

緣此，綜上所述，本發明係提出一種極為新穎的製程技術，其旨在利用預先離子佈植製程，並經熱氧化或化學氣相沉積成長場氧化層後，在功率電晶體元件之表面形成一層缺陷層，藉由該缺陷層之作用可以固定元件之表面電位，不受氧化層中電荷或是上方金屬層電位影響，由此穩定浮動保護環的耐壓。與現有技術相較之下，可以確信的是通過本發明所公開之實施例及其製程方法，其係可有效地解決現有技術中尚存之缺失。並且，基於本發明係可有效地應用於碳化矽、甚或廣及於其他具有寬能隙半導體材料之基材，除此之外，本發明所揭露之製程方法，亦可應用於一般的垂直雙重擴散式金氧半場效電晶體，或任何具有該垂直雙重擴散式金氧半場效電晶體結構之半導體元件（例如：IGBT）；顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力，其發明所屬技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。

值得提醒的是，本發明並不以上揭之數個製程佈局為限。換言之，熟習本領域之技術人士當可依據其實際的產品規格，基於本發明之發明意旨與其精神思想進行均等之修改和變化，惟該等變化實施例仍應落入本發明之發明範疇。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

10:PN接面 11:浮動保護環 130:N型半導體基板 132:N型磊晶層 141:第一N型重摻雜區 142:第二N型重摻雜區 151:第一P型重摻雜區 152:第二P型重摻雜區 161:第一P型基體區 162:第二P型基體區 200:硬遮罩 211:襯墊氧化層 213:硬掩膜層 303:場氧化層 308:缺陷層 311:浮動保護環 410:閘極氧化層 412:閘極導電層 420:介電層 422:接觸金屬窗區 S402、S404、S406、S408:步驟 A1:主動區 T1:終端 S1:植入方向

第1圖係為現有技術通過設計浮動保護環來作為終端保護結構之示意圖。第2圖係為現有技術中場氧化層之電荷對崩潰電壓的影響百分比變化量之數據圖。第3A圖係為根據本發明實施例在N型半導體基板上形成N型磊晶層之示意圖。第3B圖係為根據第3A圖之結構進行源極離子植入、P+區域以及P型基體區域之定義及離子植入後之示意圖。第3C圖係為根據第3B圖之結構在其終端形成浮動保護環之示意圖。第3D圖係為根據第3C圖之結構上形成有硬遮罩之示意圖。第3E圖係為根據第3D圖之結構進行離子佈植步驟之示意圖。第3F圖係為根據第3E圖之結構成長場氧化層之示意圖。第3G圖係為根據本發明一實施例其中硬遮罩包含襯墊氧化層與屏蔽層之示意圖。第3H圖係為根據第3F圖之結構形成閘極氧化層之示意圖。第3I圖係為根據第3H圖之結構再於閘極氧化層上形成閘極導電層之示意圖。第3J圖係為根據第3I圖之結構依序進行介電層沉積，並形成接觸金屬窗區以完成電晶體製作之示意圖。第4圖係為本發明所揭露之浮動保護環耐壓穩定方法之步驟流程圖。第5圖係為傳統僅具有浮動保護環之VDMOSFET進行其崩潰電壓特性分析之數據圖。第6圖係為應用有本發明所揭露之穩壓製程方法的浮動保護環之VDMOSFET其崩潰電壓特性分析之數據圖。

130:N型半導體基板

132:N型磊晶層

303:場氧化層

308:缺陷層

311:浮動保護環

Claims

一種浮動保護環耐壓的穩定方法，適於一高功率元件，該高功率元件具有一半導體基底層，其係以一寬能隙半導體材料所製成，至少一浮動保護環係形成於該高功率元件之終端，該穩定方法包括：於該高功率元件之上表面形成一硬遮罩，使該硬遮罩覆蓋該高功率元件之主動區，而並未覆蓋該至少一浮動保護環所在之該終端，以曝露出該至少一浮動保護環；進行一離子佈植步驟，該離子佈植步驟係至少涵蓋該至少一浮動保護環所在之該終端；去除該硬遮罩，並成長一場氧化層，使該場氧化層之下方形成有一缺陷層；以及藉由該缺陷層，從而使得該場氧化層與該半導體基底層之間介面的電位固定在一特定電位。
如請求項1所述之穩定方法，其中，該場氧化層係通過一化學氣相沉積製程形成。
如請求項1所述之穩定方法，其中，當該離子佈植步驟更進一步使該半導體基底層形成一非晶態時，該場氧化層係通過一熱氧化製程形成。
如請求項3所述之穩定方法，其中，該熱氧化製程之製程溫度係介於攝氏1000至1300度之間。
如請求項3所述之穩定方法，其中，該熱氧化製程之製程時間係介於1至24小時之間。
如請求項3所述之穩定方法，其中，該離子佈植步驟係通過一預先非晶化離子佈植（pre-amorphization implant，PAI）製程進行。
如請求項1所述之穩定方法，其中，該離子佈植步驟係通過氬、氙、磷、鋁、矽、或氧離子進行。
如請求項1所述之穩定方法，其中，該離子佈植步驟之離子植入劑量係介於10 ¹²～10 ¹⁶cm ^-2之間。
如請求項1所述之穩定方法，其中，該離子佈植步驟之離子植入能量係介於10～1000keV之間。
如請求項1所述之穩定方法，其中，該寬能隙半導體材料係包括：碳化矽、氧化鎵、氮化鋁、以及鑽石。
如請求項1所述之穩定方法，其中，該高功率元件係為一垂直雙重擴散式金氧半場效電晶體（VDMOSFET）或一絕緣閘極雙極性電晶體（IGBT）。
如請求項1所述之穩定方法，其中，該硬遮罩係包括一屏蔽層，該屏蔽層之材質係為氮化矽、二氧化矽、或可與該寬能隙半導體材料進行選擇性去除的半導體材質。
如請求項12所述之穩定方法，其中，該硬遮罩選擇性地更包括一襯墊氧化層，該襯墊氧化層係設置於該屏蔽層與該高功率元件之該上表面之間，該襯墊氧化層之材質係為二氧化矽，該屏蔽層之材質更包括可與該襯墊氧化層進行選擇性去除的半導體材質。
如請求項1所述之穩定方法，其中，該缺陷層之厚度係介於50～500奈米之間。
如請求項1所述之穩定方法，其中，在形成該缺陷層之後，更包括步驟：在該高功率元件之該主動區上形成一閘極氧化層；於該閘極氧化層上形成一閘極導電層，並在該閘極導電層上續沉積一介電層；以及形成至少一接觸金屬窗區，其係延伸通過該介電層與該閘極氧化層並電性連接於該高功率元件之該半導體基底層，以提供電性導通。
如請求項15所述之穩定方法，其中，在形成該閘極導電層的步驟中，更包括：通過一低壓化學氣相沉積製程沉積一複晶矽；以及利用一回蝕刻製程反蝕刻該複晶矽，以形成該閘極導電層。
如請求項1所述之穩定方法，其中，該高功率元件之該半導體基底層係包括有一N型半導體基板、一N型磊晶層、一第一N型重摻雜區、一第二N型重摻雜區、一第一P型重摻雜區、一第二P型重摻雜區、一第一P型基體區、以及一第二P型基體區，其中，該N型磊晶層係位於該N型半導體基板上，該第一P型基體區與該第二P型基體區係形成於該N型磊晶層中，該第一P型重摻雜區係位於該第一N型重摻雜區之一側，且與該第一N型重摻雜區共同設置於該第一P型基體區中，該第二P型重摻雜區係位於該第二N型重摻雜區之一側，且與該第二N型重摻雜區共同設置於該第二P型基體區中。
如請求項17所述之穩定方法，其中，該第一N型重摻雜區與該第二N型重摻雜區係通過在該N型磊晶層中進行一源極離子植入製程而形成。
如請求項17所述之穩定方法，其中，該N型半導體基板之材質係為N型碳化矽基板。
如請求項1所述之穩定方法，其中，該缺陷層之缺陷密度係介於10 ¹³～10 ¹⁶cm ^-3之間。