[go: up one dir, main page]

TWI799255B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI799255B
TWI799255B TW111116909A TW111116909A TWI799255B TW I799255 B TWI799255 B TW I799255B TW 111116909 A TW111116909 A TW 111116909A TW 111116909 A TW111116909 A TW 111116909A TW I799255 B TWI799255 B TW I799255B
Authority
TW
Taiwan
Prior art keywords
forming
oxide
nitride
layer
substrate
Prior art date
Application number
TW111116909A
Other languages
English (en)
Other versions
TW202341427A (zh
Inventor
黃士庭
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI799255B publication Critical patent/TWI799255B/zh
Publication of TW202341427A publication Critical patent/TW202341427A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/043—Manufacture or treatment of capacitors having no potential barriers using patterning processes to form electrode extensions, e.g. etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種形成半導體結構的方法包括以下步驟。提供一基板，其中基板具有主動區、相鄰主動區的隔離結構以及在主動區上的接觸件。在基板上形成介電堆疊。在介電堆疊上形成一多晶矽層。蝕刻多晶矽層與介電堆疊，以形成開口，使得基板的接觸件被暴露。形成一導電層在開口中。然後，沈積一原子層沉積氧化層在開口的側壁上。此外，一種半導體結構亦在此揭露。

Description

半導體結構及其形成方法
本揭露內容是有關於一種半導體結構以及形成半導體結構的方法。
電容器可被用於各種不同的半導體電路中。舉例來說，電容器可被用於動態隨機存取記憶體(dynamic random access memory；DRAM)之記憶體電路或任何其他類型的記憶體電路中。DRAM記憶體電路可通過在單個半導體晶圓上複製數百萬個相同的電路元件(稱為DRAM單元)來製造。DRAM單元是一個可尋址的位置，其可以儲存數據的位元(二進制位)。在DRAM單元常見的形式，可包括兩個電路組件：一個存儲電容器(storage capacitor)與一個存取場效應電晶體(access field effect transistor)。
在半導體的製程中，當以蝕刻氣體蝕刻硬遮罩層時，電容器的關鍵尺寸容易變大，因而造成電容器間的短路。因此，有需要在進行化學機械研磨製程時，保護下電極板，並避免化學研磨漿落入電容器間的開口中。
本揭露之一技術態樣為一種形成半導體結構的方法。
根據本揭露一些實施方式，一種形成半導體結構的方法包括以下步驟。提供一基板，其中基板具有主動區、相鄰主動區的隔離結構以及在主動區上的接觸件。在基板上形成介電堆疊。在介電堆疊上形成一多晶矽層。蝕刻多晶矽層與介電堆疊，以形成開口，使得基板的接觸件被暴露。形成一導電層在開口中。然後，沈積一原子層沉積(atomic layer deposition；ALD)氧化層在開口的側壁上。
在本揭露一些實施方式中，形成半導體結構的方法更包括利用原子層沉積氧化層，密封開口。
在本揭露一些實施方式中，形成半導體結構的方法更包括，研磨部分的多晶矽層、導電層以及原子層沉積氧化層。
在本揭露一些實施方式中，形成半導體結構的方法更包括，研磨多晶矽層、導電層以及原子層沉積氧化層在周圍的區域約300-400 奈米(nanometer；nm)，而在多晶陣列區域則約100-200 nm。
在本揭露一些實施方式中，形成半導體結構的方法，更包括，回蝕多晶矽層。
在本揭露一些實施方式中，回蝕多晶矽層，係利用三氯化硼(Boron Trichloride；BCl 3)以及氯氣(Chlorine；Cl 2)，回蝕多晶矽層。
在本揭露一些實施方式中，形成半導體結構的方法，更包括，沈積二硬遮罩層。
在本揭露一些實施方式中，導電層接觸於基板的接觸件。
在本揭露一些實施方式中，形成介電堆疊包括以下步驟。在基板上形成第一氧化物結構。在第一氧化物結構上形成第二氧化物結構。
在本揭露一些實施方式中，形成介電堆疊包括以下步驟。在基板上形成第一氮化物結構。在第一氧化物結構上形成第二氮化物結構。在第二氧化物結構上形成第三氮化物結構。
在本揭露一些實施方式中，在第一氧化物結構上形成第二氮化物結構被執行，使得第一氧化物結構位於第一氮化物結構與第二氮化物結構之間。
在本揭露一些實施方式中，在第二氧化物結構上形成第三氮化物結構被執行，使得第二氧化物結構位於第二氮化物結構與第三氮化物結構之間。
在本揭露一些實施方式中，蝕刻多晶矽層與介電堆疊，以形成開口，係利用乾式蝕刻製程。
本揭露之另一技術態樣為一種半導體結構。
根據本揭露一些實施方式，一種半導體結構包括基板、介電堆疊、多晶矽層以及原子層沉積(atomic layer deposition；ALD)氧化層。基板具有主動區、相鄰主動區的隔離結構，以及在主動區上的接觸件。介電堆疊位於基板上。多晶矽層形成在介電堆疊之上，而多晶矽層以及介電堆疊包括一開口。原子層沉積氧化層密封開口的一頂部分。
在本揭露一些實施方式中，介電堆疊更包括第一氧化物結構與第二氧化物結構。第一氧化物結構位於基板上。第二氧化物結構位於第一氧化物結構上。
在本揭露一些實施方式中，介電堆疊更包括第一氮化物結構、第二氮化物結構以及第三氮化物結構。第一氮化物結構位於基板上。第二氮化物結構位於第一氧化物結構上。第三氮化物結構位於第二氧化物結構上。
在本揭露一些實施方式中，第一氧化物結構位於第一氮化物結構與第二氮化物結構之間，以及第二氧化物結構位於第二氮化物結構與第三氮化物結構之間。
在本揭露一些實施方式中，第一氧化物結構與第二氧化物結構係由不同的材料製成。
在本揭露一些實施方式中，第一氧化物結構係由硼磷矽玻璃(borophosphosilicate glass；BPSG)所製成。
在本揭露一些實施方式中，第二氧化物結構係由四乙氧基矽烷(tetraethoxysilane；TEOS)所製成。
根據本揭露上述實施方式，前述之形成半導體結構的方法以及所形成之半導體結構，由於開口的頂部分被原子層沉積氧化層所密封，在進行化學機械研磨製程時，可以保護下電極板，而化學機械研磨漿亦可以有效地避免掉落在電容器之間的開口中。
應當瞭解前面的一般說明和以下的詳細說明都僅是示例，並且旨在提供對本揭露的進一步解釋。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。
此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「下面」可以包括上方和下方的取向。
第1圖至第6圖繪示根據本揭露一實施方式在各個階段形成半導體結構的方法的剖面圖。此外，第3圖為第2圖之部分放大示意圖。
參閱第1圖，提供一基板110。基板110具有主動區112、與主動區112相鄰的隔離結構114，以及主動區112上的接觸件116。在一些實施方式中，主動區112可以由矽製成。隔離結構114可以由諸如氧化矽的氧化物或其他適當的材料製成。隔離結構114可以是淺溝槽隔離(STI)結構。接觸件116可以由諸如鎢(W)的導電材料製成。
此外，在基板110上形成介電堆疊120。介電堆疊120包括第一氧化物結構122以及位於第一氧化物結構122上的第二氧化物結構124。介電堆疊120更包括基板110上的第一氮化物結構121、第一氧化物結構122上的第二氮化物結構123，以及第二氧化物結構124上的第三氮化物結構125。詳細來說，第一氮化物結構121、第一氧化物結構122、第二氮化物結構123、第二氧化物結構124以及第三氮化物結構125依序地形成在基板110之上。換句話說，在第一氧化物結構122上形成第二氮化物結構123被執行，使得第一氧化物結構122位於第一氮化物結構121與第二氮化物結構123之間，並且在第二氧化物結構124上形成第三氮化物結構125被執行，使得第二氧化物結構124位於第二氮化物結構123與第三氮化物結構125之間。第一氮化物結構121接觸於基板110的隔離結構114與接觸件116。
在一些實施方式中，第一氮化物結構121、第二氮化物結構123以及第三氮化物結構125可以由相同的材料製成。舉例來說，第一氮化物結構121、第二氮化物結構123與第三氮化物結構125可以由氮化矽製成。在一些實施方式中，第一氧化物結構122與第二氧化物結構124可以由不同或相同的材料製成。第一氧化物結構122可以包括硼(B)、磷(P)或其組合。舉例來說，第一氧化物結構122可以由硼磷矽玻璃(borophosphosilicate glass；BPSG)製成，且第二氧化物結構124可以由四乙氧基矽烷(tetraethoxysilane；TEOS) 或硼磷矽玻璃等材料製成。
此外，多晶矽層140形成在介電堆疊120之上。然後，蝕刻多晶矽層140以及介電堆疊120，以形成開口130，使得基板110的接觸件116被暴露。開口130具有底部分以及連通底部分的頂部分。詳細來說，開口130的底部分被介電堆疊120的第一氧化物結構122包圍，並且開口130的頂部分被多晶矽層140包圍。
在一些實施方式中，可以藉由乾式蝕刻製程來蝕刻多晶矽層140以及介電堆疊120，以形成開口130。舉例來說，乾式蝕刻製程可以選擇諸如氫氣(H 2)、氮氣(N 2)，或其他的適當的乾式蝕刻劑。
參閱第2圖與第3圖，導電材料被沈積在開口130的表面，以形成一導電層150。導電層150被形成在多晶矽層140以及介電堆疊120所形成之開口130的表面，此外，導電層150接觸於基板110的接觸件116。詳細來說，導電層150被多晶矽層140以及介電堆疊120所圍繞。在一些實施例中，導電層150 可以被視為電容器的電極板，例如下電極板。
此外，一原子層沉積(atomic layer deposition；ALD)氧化層160形成在導電層150之上，換言之，導電層150以及原子層沉積氧化層160形成在開口130的側壁上。
在一些實施例中, 原子層沉積氧化層160以約275至300攝氏度，進行約12小時，以在包含開口130的側壁上形成。
因此，在開口130的頂部分，導電層150的一第一寬度301小於開口130中鄰近於第三氮化物結構125上接合面之導電層150的一第二寬度302,而第二寬度302 小於開口130中鄰近於第三氮化物結構125下接合面的導電層150的一第三寬度303。
此外，當原子層沉積氧化層160形成在開口130的側壁上時，開口130的頂部分被原子層沉積氧化層160密封。
因此，在下電極板形成在開口130中後，高溫原子層沉積氧化層被沿著開口130形成，而被原子層沉積氧化層160所密合之開口130，則可以有效地保護下電極板以及避免化學機械研磨(chemical mechanical polishing；CMP)的研磨漿(slurry)落入開口130中。
在一些實施例中，導電層150係由導電材料所形成，例如是一氮化鈦(titanium nitride；TiN)。
參閱第4圖，接著進行多晶矽層140、導電層150以及原子層沉積氧化層160，的平坦化製程，例如是化學機械研磨。
在一些實施例中，多晶矽層140、導電層150以及原子層沉積氧化層160，被研磨約300-400奈米(nanometer；nm) 在周圍的區域201，而在多晶陣列區域202則約100-200 nm。
參閱第5圖，殘餘的多晶矽層140以及第三氮化物結構125被進一步進行回蝕，例如是以三氯化硼(Boron Trichloride；BCl 3)以及氯氣(Chlorine；Cl 2)進行乾式回蝕製程，蝕刻多晶矽層，以再次露出開口130。
參閱第6圖，二硬遮罩層(harkmask layer)沈積在第三氮化物結構125之上。在一些實施例中，二硬遮罩層包含有一第四氮化物結構170 在第三氮化物結構125之上，以及第三氧化物結構180在第四氮化物結構170之上。
因此，前述之形成半導體結構的方法以及所形成之半導體結構，由於開口的頂部分被原子層沉積氧化層所密封，在進行化學機械研磨製程時，可以保護下電極板，而化學機械研磨漿亦可以有效地避免掉落在電容器之間的開口中。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之權利要求的精神及其範圍不應限於本揭露實施方式之說明。
本領域任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附權利要求的保護範圍之內。
110:基板 112:主動區 114:隔離結構 116:接觸件 120:介電堆疊 121:第一氮化物結構 122:第一氧化物結構 123:第二氮化物結構 124:第二氧化物結構 125:第三氮化物結構 130:開口 140:多晶矽層 150:導電層 160:原子層沉積氧化層 170:第四氮化物結構 180:第三氧化物結構 201:周圍的區域 202:多晶陣列區域 3:局部放大區域 301:第一寬度 302:第二寬度 303:第三寬度
本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。 第1圖至第6圖繪示根據本揭露一實施方式在各個階段形成半導體結構的方法的剖面圖。
110:基板
112:主動區
114:隔離結構
116:接觸件
121:第一氮化物結構
122:第一氧化物結構
123:第二氮化物結構
124:第二氧化物結構
125:第三氮化物結構
150:導電層
160:原子層沉積氧化層
201:周圍的區域
202:多晶陣列區域
3:局部放大區域

Claims (19)

  1. 一種形成半導體結構的方法，包含：提供一基板，其中該基板具有一主動區、相鄰該主動區的一隔離結構以及在該主動區上的一接觸件；形成一介電堆疊於該基板上；形成一多晶矽層在該介電堆疊上；蝕刻該多晶矽層與該介電堆疊，以形成一開口，以暴露該基板的該接觸件；形成一導電層在該開口中；沈積一原子層沉積氧化層(atomic layer deposition layer；ALD layer)在該開口的側壁上；以及研磨部分的該多晶矽層、該導電層以及該原子層沉積氧化層。
  2. 如請求項1所述之形成半導體結構的方法，更包含：利用該原子層沉積氧化層，密封該開口。
  3. 如請求項1所述之形成半導體結構的方法，更包含，研磨該多晶矽層、該導電層以及該原子層沉積氧化層在周圍的區域約300-400奈米(nanometer；nm)，以及在多晶陣列區域約100-200nm。
  4. 如請求項1所述之形成半導體結構的方法，更包含，回蝕該多晶矽層。
  5. 如請求項4所述之形成半導體結構的方法，其中回蝕該多晶矽層，係利用三氯化硼(Boron Trichloride；BCl3)以及氯氣(Chlorine；Cl2)，回蝕該多晶矽層。
  6. 如請求項4所述之形成半導體結構的方法，更包含，沈積二硬遮罩層。
  7. 如請求項1所述之形成半導體結構的方法，其中該導電層接觸於該基板的該接觸件。
  8. 如請求項1所述之形成半導體結構的方法，其中形成該介電堆疊更包含：形成一第一氧化物結構，於該基板上；以及形成一第二氧化物結構，於該第一氧化物結構上。
  9. 如請求項8所述之形成半導體結構的方法，其中形成該介電堆疊更包含：形成一第一氮化物結構，於該基板上；形成一第二氮化物結構，於該第一氧化物結構上；以及 形成一第三氮化物結構，於該第二氧化物結構上。
  10. 如請求項9所述之形成半導體結構的方法，其中在該第一氧化物結構上形成該第二氮化物結構被執行，使得該第一氧化物結構位於該第一氮化物結構與該第二氮化物結構之間。
  11. 如請求項9所述之形成半導體結構的方法，其中在該第二氧化物結構上形成該第三氮化物結構被執行，使得該第二氧化物結構位於該第二氮化物結構與該第三氮化物結構之間。
  12. 如請求項1所述之形成半導體結構的方法，其中蝕刻該多晶矽層與該介電堆疊，以形成該開口，係利用乾式蝕刻製程。
  13. 一種半導體結構，包含：一基板，具有一主動區、相鄰該主動區的一隔離結構，以及在該主動區上的一接觸件；一介電堆疊，位於該基板上；以及一多晶矽層，形成在該介電堆疊之上，其中該多晶矽層以及該介電堆疊包含一開口；一原子層沉積(atomic layer deposition；ALD)氧化層，形成於該開口的側壁並密封該開口的一頂部分。
  14. 如請求項13所述之半導體結構，其中該介電堆疊更包含：一第一氧化物結構，位於該基板上；以及一第二氧化物結構，位於該第一氧化物結構上。
  15. 如請求項14所述之半導體結構，其中該介電堆疊更包含：一第一氮化物結構，位於該基板上；一第二氮化物結構，位於該第一氧化物結構上；以及一第三氮化物結構，位於該第二氧化物結構上。
  16. 如請求項15所述之半導體結構，其中該第一氧化物結構位於該第一氮化物結構與該第二氮化物結構之間，以及該第二氧化物結構位於該第二氮化物結構與該第三氮化物結構之間。
  17. 如請求項14所述之半導體結構，其中該第一氧化物結構與該第二氧化物結構係由不同的材料製成。
  18. 如請求項17所述之半導體結構，其中該第一氧化物結構係由硼磷矽玻璃(borophosphosilicate glass；BPSG)所製成。
  19. 如請求項17所述之半導體結構，其中該第二氧化物結構係由四乙氧基矽烷(tetraethoxysilane；TEOS)所製成。
TW111116909A 2022-04-08 2022-05-05 半導體結構及其形成方法 TWI799255B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/658,448 US11830907B2 (en) 2022-04-08 2022-04-08 Semiconductor structure and method of forming the same
US17/658,448 2022-04-08

Publications (2)

Publication Number Publication Date
TWI799255B true TWI799255B (zh) 2023-04-11
TW202341427A TW202341427A (zh) 2023-10-16

Family

ID=86948694

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111116909A TWI799255B (zh) 2022-04-08 2022-05-05 半導體結構及其形成方法

Country Status (3)

Country Link
US (2) US11830907B2 (zh)
CN (1) CN116940112A (zh)
TW (1) TWI799255B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190244933A1 (en) * 2016-10-10 2019-08-08 Monolithic 3D Inc. 3d semiconductor device and structure
US20200251486A1 (en) * 2019-02-05 2020-08-06 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores and methods for making the same
TWI708328B (zh) * 2018-11-30 2020-10-21 台灣積體電路製造股份有限公司 半導體結構、積體晶片及形成溝渠電容器的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146961A (en) * 1997-06-23 2000-11-14 Micron Technology, Inc. Processing methods of forming a capacitor
KR20100092221A (ko) * 2009-02-12 2010-08-20 삼성전자주식회사 실린더형 커패시터 하부 전극을 포함하는 반도체 메모리 소자
KR101090369B1 (ko) * 2010-07-07 2011-12-07 주식회사 하이닉스반도체 캐패시터 제조 방법
KR102406719B1 (ko) * 2016-12-09 2022-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110289258B (zh) * 2018-03-19 2021-12-21 联华电子股份有限公司 半导体结构
EP3811410B1 (en) * 2018-09-26 2024-02-21 Yangtze Memory Technologies Co., Ltd. 3d memory device and method for forming 3d memory device
KR102609519B1 (ko) * 2018-11-12 2023-12-04 삼성전자주식회사 반도체 소자
KR102679479B1 (ko) * 2019-03-21 2024-07-01 삼성전자주식회사 서포터 패턴을 갖는 반도체 소자
KR102738404B1 (ko) * 2019-09-17 2024-12-04 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102756190B1 (ko) * 2019-10-22 2025-01-17 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102699249B1 (ko) * 2020-02-14 2024-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102680043B1 (ko) * 2020-03-02 2024-07-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN112687690B (zh) * 2020-12-25 2024-04-30 福建省晋华集成电路有限公司 半导体存储器及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190244933A1 (en) * 2016-10-10 2019-08-08 Monolithic 3D Inc. 3d semiconductor device and structure
TWI708328B (zh) * 2018-11-30 2020-10-21 台灣積體電路製造股份有限公司 半導體結構、積體晶片及形成溝渠電容器的方法
US20200251486A1 (en) * 2019-02-05 2020-08-06 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores and methods for making the same

Also Published As

Publication number Publication date
CN116940112A (zh) 2023-10-24
US20230326957A1 (en) 2023-10-12
US20240047512A1 (en) 2024-02-08
TW202341427A (zh) 2023-10-16
US11830907B2 (en) 2023-11-28

Similar Documents

Publication Publication Date Title
US7161204B2 (en) DRAM capacitor structure with increased electrode support for preventing process damage and exposed electrode surface for increasing capacitor area
TWI455197B (zh) 具有化學機械研磨假圖案之半導體裝置及製造其之方法
JPH11312794A (ja) 埋め込み層の形成方法
US5940713A (en) Method for constructing multiple container capacitor
US6808975B2 (en) Method for forming a self-aligned contact hole in a semiconductor device
US6977227B2 (en) Method of etching bottle trench and fabricating capacitor with same
US7429509B2 (en) Method for forming a semiconductor device
CN107808882B (zh) 半导体集成电路结构及其制作方法
US6083790A (en) Method for making y-shaped multi-fin stacked capacitors for dynamic random access memory cells
US6808980B2 (en) Method of process simplification and eliminating topography concerns for the creation of advanced 1T-RAM devices
US5913129A (en) Method of fabricating a capacitor structure for a dynamic random access memory
KR100341654B1 (ko) 반도체 기억 장치 및 그 제조 방법
CN110459507B (zh) 一种半导体存储装置的形成方法
CN110246841B (zh) 半导体元件及其制作方法
TWI799255B (zh) 半導體結構及其形成方法
US5976981A (en) Method for manufacturing a reverse crown capacitor for DRAM memory cell
US7037821B2 (en) Method for forming contact of semiconductor device
US20060160337A1 (en) Method of manufacturing a hemisperical grain silicon layer and method of manufacturing a semiconductor device using the same
TWI749649B (zh) 半導體結構及其形成方法
KR100318684B1 (ko) 반도체 메모리 장치의 캐패시터 제조 방법
TWI872013B (zh) 記憶體元件以及其製作的方法
US6242357B1 (en) Method for forming a deep trench capacitor of a DRAM cell
TWI817793B (zh) 形成半導體結構之方法
US6833303B2 (en) Method for forming semiconductor device
US8093639B2 (en) Method for fabricating a semiconductor device