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TWI872013B - 記憶體元件以及其製作的方法 - Google Patents

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TWI872013B
TWI872013B TW113141341A TW113141341A TWI872013B TW I872013 B TWI872013 B TW I872013B TW 113141341 A TW113141341 A TW 113141341A TW 113141341 A TW113141341 A TW 113141341A TW I872013 B TWI872013 B TW I872013B
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蔡鎮宇
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南亞科技股份有限公司
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Abstract

一種記憶體元件，包含基板、第一字元線結構、第一介電層、介電襯墊、位元線結構和電容接觸結構。第一字元線結構位於基板中，並包含第一底導電材料和第一頂導電材料，其中第一底導電材料的頂表面比第一頂導電材料的底表面寬。第一介電層在第一字元線結構之上。介電襯墊襯於第一字元線結構。位元線結構位於該基板之上。電容接觸結構位於基板之上，其中在一水平方向上，位元線結構與第一頂導電材料的距離大於電容接觸結構與第一頂導電材料的距離。

Description

記憶體元件以及其製作的方法
本揭露是一種關於記憶體元件以及其製作的方法。
半導體元件(像是記憶體元件，用於儲存資訊的動態隨機存取記憶體(DRAM)或其它者)現今已被廣泛的使用於許多的應用中。動態隨機存取記憶體包含複數個動態隨機存取記憶體單元，其中每一者包含電容(用於儲存資訊)和耦接至電容的電晶體(用於控制電容充電與放電的時機)。在讀取的操作中，字元線(word line，WL)被斷言已啟用電晶體。被啟用的電晶體使得感應放大器可透過位元線(bit line，BL)存取電容兩端的電壓。在寫入的操作中，欲寫入的資料在當字元線被斷言時提供於位元線。
本揭露的一種實施例提供了一種記憶體元件，包含基板、第一字元線結構、第一介電層、介電襯墊、位元線結構和電容接觸結構。第一字元線結構位於基板中，並包含第一底導電材料和第一頂導電材料，其中第一底導電材料的頂表面比第一頂導電材料的底表面寬。第一介電層在第一字元線結構之上。介電襯墊襯於第一字元線結構。位元線結構位於該基板之上。電容接觸結構位於基板之上，其中在一水平方向上，位元線結構與第一頂導電材料的距離大於電容接觸結構與第一頂導電材料的距離。
在一些實施例中，其中第一介電層與第一底導電材料接觸。
在一些實施例中，其中第一頂導電材料有第一側牆和對立於第一側牆的第二側牆，第一側牆與第一介電層接觸且第二側牆與介電襯墊接觸。
在一些實施例中，其中第一介電層的底表面比第一頂導電材料的頂表面小。
在一些實施例中，還包含電容與基板的摻雜區域電耦合。
在一些實施例中，其中第一底導電材料之部分的頂表面不被第一頂導電材料覆蓋。
在一些實施例中，其中第一介電層與第一頂導電材料的頂表面和第一頂導電材料的側牆接觸。
在一些實施例中，還包含：絕緣結構，位於基板中；以及第二字元線結構，位於絕緣結構中，包含：第二底導電材料；以及第二頂導電材料，位於第二底導電材料之上，其中第二底導電材料的頂表面和第二頂導電材料的底表面有實質上相等的寬。
在一些實施例中，其中第二頂導電材料比第一頂導電材料寬。
在一些實施例中，還包含位於第二頂導電材料之上的第二介電層，其中第一介電材料與部分的第一底導電材料接觸，而第二介電層與第二底導電材料被間隔開。
本揭露的一種實施例提供了一種記憶體元件製作的方法，包含：形成第一溝槽於基板中；形成第一介電襯墊並襯於第一溝槽；形成第一底導電材料於第一介電襯墊之上；形成第一頂導電材料於第一底導電材料之上；移除部分的第一頂導電材料以暴露部份的第一底導電材料，其包含形成一圖案化的遮罩於該基板之上，其中該圖案化的遮罩暴露該部分的該第一頂導電材料且覆蓋該第一頂導電材料的一其它部分、經過該圖案化的遮罩蝕刻該部分的該第一頂導電材料、以及移除該圖案化的遮罩；形成第一介電層於剩餘部分的第一頂導電材料之上；以及形成位元線結構於基板之上。
在一些實施例中，其中第一頂導電材料的材料與第一底導電材料的材料不同。
在一些實施例中，其中形成位元線結構還包含：形成凹槽於基板中；沉積第一導電層以填充凹槽；沉積第二導電層於第一導電層之上；以及圖案化第二導電層和第一導電層。
在一些實施例中，其中第一介電層與第一底導電材料的部份的交界面延伸至第一介電襯墊。
在一些實施例中，還包含在移除部分的第一頂導電材料之前回蝕刻第一頂導電材料。
在一些實施例中，其中第一介電層與第一頂導電材料之剩餘部分的頂表面和第一頂導電材料之剩餘部分的側牆接觸。
在一些實施例中，其中剩餘部分的第一頂導電材料包含第一側牆和與第一側牆對立的第二側牆，第一側牆與第一介電層接觸，且第二側牆與第一介電襯墊接觸。
在一些實施例中，還包含：形成絕緣結構於基板中；形成第二溝槽於絕緣結構中；形成第二介電襯墊襯於第二溝槽；形成第二底導電材料於第二介電襯墊之上；以及形成第二頂導電材料於第二底導電材料之上，其中移除部分的第一頂導電材料後，剩餘部分的第一頂導電材料比第二頂導電材料窄。
在一些實施例中，還包含形成第二介電層於第二頂導電材料之上，其中第二介電層透過第二頂導電材料與第二底導電材料間隔。
在一些實施例中，其中移除部分的第一頂導電材料包含：形成圖案化的遮罩於基板之上，其中圖案化的遮罩暴露部分的第一頂導電材料並覆蓋第二頂導電材料；經由圖案化的遮罩蝕刻部分的第一頂導電材料，其中在蝕刻部分的第一頂導電材料之過程中，第二頂導電材料被圖案化的遮罩保護；以及移除圖案化的遮罩。
應要理解的是，前方的總體描述與以下細節的描述都是範例，並欲於對提供本發明的請求做更進一步的描述。
現在將詳細參考本揭露的當前實施例，其範例將會在伴隨的圖式中展示。在特定的情況下，在圖式和描述中會使用相同的標記以表示相同或相似的部分。
第1圖是根據本揭露的一些實施例，記憶體元件之記憶體單元的電路圖。所展示的是記憶體元件100，其包含至少一個記憶體單元102。在一些實施例中，記憶體元件100是動態隨機存取記憶體。記憶體元件100的記憶體單元102包含以電晶體100T和電容100C為主結構。電容100C的一端耦接於電晶體100T的汲極區域，電容100C的另一端接地。記憶體元件100還包含字元線100W(耦接至電晶體100T的閘極)和位元線100B(耦接至電晶體100T的源極)。元件的操作可藉由字元線100W和位元線100B的使用以達成，且資料的儲存可藉由控制電容100C中的電荷以達成。在電容100C上電荷的傳輸可藉由控制電晶體100T來決定，其可藉由位元線100B和字元線100W來操控以表徵訊號的讀取和寫入。
第2圖是根據本揭露的一些實施例，記憶體元件的截面圖。在此展示的是記憶體元件200。在一些實施例中，記憶體元件200的截面圖可以是如在第1圖中所述之記憶體元件100的範例。
記憶體元件200包含基板201。在一些實施例中，基板201可以是合適的半導體材料，像是矽、碳化矽、砷化鎵、磷化鎵、鍺、銻化銦、磷化銦、砷化銦或其相似者。基板201也可被以合適的摻雜物摻雜。例如，基板201可被以p型摻雜物摻雜，像是硼(B)、鎵(Ga)、銦(In)、鋁(Al)或其相似者。在其它實施例中，基板201可以被n型摻雜物摻雜，像是磷(P)、砷(As)或銻(Sb)或其相似者。
絕緣結構202被設置於基板201中。絕緣結構202可以是合適的絕緣結構，像是淺溝槽絕緣(shallow trench isolation，STI)結構。在第2圖的截面圖中，展示的是兩個絕緣結構202，其定義了主動區域201A(至少有一個電晶體形成於其之上)。在一些實施例中，絕緣結構202可以合適的材料製成，像是氧化矽、氮化矽或其相似者。
記憶體元件200還包含複數個字元線結構216A和字元線結構216B。更詳細的說，在第2圖的截面圖中，字元線結構216A被包覆在基板201的主動區域201A中，而字元線結構216B被包覆在絕緣結構202中。
記憶體元件200還包含介電層206A，位於各別字元線結構216A之上，且介電襯墊203A襯於分別字元線結構216A和介電層206A。在一些實施例中，介電層206A可包含合適的介電材料，像是氧化矽、氮化矽或其相似者。在一些實施例中，介電襯墊203A可包含合適的介電材料，像是氧化矽、氮化矽或其相似者。
同樣地，記憶體元件200還包含介電層206B，於各別字元線結構216B之上，且介電襯墊203B分別襯於字元線結構216B和介電層206B。介電層206B的材料和介電襯墊203B的材料與那些描述於介電層206A和介電襯墊203A的材料相似，因此相關的細節因簡潔性而不再論述。
在一些實施例中，每一個字元線結構216A包含底導電材料204A和頂導電材料205A(位於底導電材料204A之上)。在一些實施例中，底導電材料204A和頂導電材料205A是以不同的材料製成。在一些實施例中，底導電材料204A可包含合適的導電材料，像是鈷、鎳、鈦、氮化鈦、鎢、氮化鎢、其相似者或其之組合。例如，在一些實施例中，氮化鈦和鎢的組合被使用為底導電材料204A。在一些實施例中，頂導電材料205A可以是合適的材料以降低介在主動區域201A和介電襯墊203A之間的能帶彎曲。頂導電材料205A可以是半導體材料或導電材料。在一些實施例中，多晶矽被使用於頂導電材料205A。在另一些實施例中，摻雜的多晶矽被使用於頂導電材料205A。
底導電材料204A的頂表面有寬度L1，且頂導電材料205A的底表面有寬度L2。在一些實施例中，寬度L1比寬度L2大。也就是說，底導電材料204A之頂表面的至少一部分不被頂導電材料205A覆蓋。因此，底導電材料204A之頂表面的至少一部分與介電層206A接觸。在一些實施例中，介電層206A可與頂導電材料205A的側牆和頂導電材料205A的頂表面接觸。在一些實施例中，頂導電材料205A有相對立的第一側牆和第二側牆，其中第一側牆與介電襯墊203A接觸且第二側牆與介電層206A接觸。在一些實施例中，介電層206A的底表面比頂導電材料205A的頂表面低。儘管頂導電材料205A被展示為有方形的截面，本揭露並不欲將其侷限於此。在其它實施例中，頂導電材料205A的截面也可以是半圓形、三角形、梯形、倒梯形、不規則狀。
關於字元線結構216B，每一個字元線結構216B包含底導電材料204B和頂導電材料205B(位於底導電材料204B之上)。底導電材料204B的材料和頂導電材料205B的材料可與那些描述於底導電材料204A的材料和頂導電材料205A的材料相似，因此相關的細節因簡潔性而不再做論述。
字元線結構216B與字元線結構216A不同之處在於，底導電材料204B的頂表面有寬度L3，頂導電材料205B的底表面有寬度L4，且寬度L3實質上與寬度L4相等。也就是說，底導電材料204B的頂表面完全被頂導電材料205B覆蓋。因此，底導電材料204B透過頂導電材料205B完全與介電層206B垂直分隔。在一些實施例中，頂導電材料205B可比頂導電材料205A寬，且寬度L4可比寬度L2大。
記憶體元件200還包含摻雜區域201D於基板201的主動區域201A中，其中一對摻雜區被設置在字元線結構216A對立的兩側。在一些實施例中，摻雜區域201D可包含與基板201相反的電導型態。例如，當基板201是p型基板時，摻雜區域201D可以是n型摻雜區域。同樣地，當基板201是n型基板時，摻雜區域201D可以是p型摻雜區域。
在此，字元線結構216A、介電襯墊203A、對立於字元線結構216A兩側的一對摻雜區域201D和基板201的主動區域201A可共同作為記憶體元件200的電晶體(例如第1圖的電晶體100T)。更詳細的說，字元線結構216A可作為電晶體的閘極，介電襯墊203A可作為電晶體的閘極介電質，基板201的主動區域201A可作為電晶體的通道區域，而摻雜區域201D可作為電晶體的源/汲極區域。
記憶體元件200還包含位元線結構217(位於基板201之上)並與一個摻雜區域201D電耦接。在一些實施例中，位元線結構217可包含埋藏接觸212A和位元線211A(位於埋藏接觸212A之上)。在一些實施例中，埋藏接觸212A有一部分被包覆在基板201中而一部分從基板201突出。在一些實施例中，埋藏接觸212A的材料可以是摻雜的矽或多晶矽。在一些實施例中，位元線211A的材料可以是合適的導電材料，像是鎢、氮化鎢、氮化鈦、其相似者或其之組合。
記憶體元件200還包含電容接觸結構218(位於基板201之上)並與摻雜區域201D電耦合。在一些實施例中，每一個電容接觸結構218可包含埋藏接觸212B和金屬接觸211B(位於埋藏接觸212B之上)。在一些實施例中，埋藏接觸212B有一部分包覆在基板201中且一部分從基板201突出。在一些實施例，埋藏接觸212B的材料與金屬接觸211B的材料可與那些描述於埋藏接觸212A和位元線211A的結構相似，因此其相關的細節因簡潔性而不再論述。
記憶體元件200還包含電容結構215(分別位於電容接觸結構218之上)。在一些實施例中，每一個電容結構215包含下電極208、中間介電質209和上電極210，其中中間介電質209被設置在介於上電極210和下電極208之間。在一些實施例中，下電極208和中間介電質209可包含U型的截面。
記憶體元件200還包含介電層207(位於基板201之上並橫向圍繞位元線結構217)、電容接觸結構218和電容結構215。在一些實施例中，介電層207的製成可以是如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材料、其相似者或其之組合。
本揭露的實施例提供一種記憶體元件，其中字元線結構216A之頂導電材料205A的一部分被移除。這將使得上方的介電層206A於介在字元線結構216A和位元線結構217之間有較厚的部分，其可降低介在字元線結構216A和位元線結構217之間的電容。除此之外，在字元線結構216A的邊界之較厚的介電層206A也可降低電場(當字元線結構216A是斷路狀態時)，並可進一步改善位元線結構217與基板201之間的漏電。
第3圖至第14圖是根據本揭露的一些實施例，形成記憶體元件在各個階段中的截面圖。更詳細的說，第3圖至第14圖展示了用於形成記憶體元件200(如第2圖所述)的方法。因此，相似的部件會有相同的標記，相關的細節因簡潔性而不再重複論述。
參考第3圖，基板201被提供。絕緣結構202被形成在基板201中以定義主動區域201A。例如，一系列的沉積製程可被實施以沉積墊氧化層(未顯示)和墊氮化層(未顯示)於基板201之上。微影製程可被實施以定義絕緣結構202的位置。在微影製程之後，蝕刻製程(像是非等向性蝕刻製程)可被實施以形成穿過墊氧化層、墊氮化層和基板201的溝槽。在一些實施例中，洗淨製程可藉由合適的洗淨方法被實施，像是濕洗淨。絕緣材料可被沉積至溝槽，且平坦化製程(像是化學機械拋光)可隨後被實施以移除過量填充的材料直到基板201暴露。在絕緣結構202被形成之後，摻雜區域201D可藉由植佈製程被形成在基板201的主動區域201A中。
參考第4圖，溝槽401A和溝槽401B分別被形成在基板201和絕緣結構202中。在一些實施例中，圖案化的遮罩(例如光阻)被形成在基板201之上，其中圖案化的遮罩可包含開口(定義溝槽401A和溝槽401B的位置)。之後，蝕刻製程可從圖案化的遮罩之開口被實施以移除部分的基板201和絕緣結構202，因此而形成溝槽401A和溝槽401B。在一些實施例中，蝕刻製程可以是合適的蝕刻製程，像是濕蝕刻或乾蝕刻。在一些實施例中，非等向性蝕刻製程可被實施，像是反應離子蝕刻(reactive ion etch，RIE)、深反應離子蝕刻(deep reactive ion etch，DRIE)或其相似者。在一些實施例中，溝槽401A的深寬比可與溝槽401B的深寬比不同(或相同)。
參考第5圖，介電襯墊203A和字元線結構216A被形成在溝槽401A中，且介電襯墊203B和字元線結構216B分別被形成在溝槽401B中。字元線結構216A包含底導電材料204A和頂導電材料205A(位於底導電材料204A之上)。字元線結構216B包含底導電材料204B和頂導電材料205B(位於底導電材料204B之上)。
在一些實施例中，第一沉積製程可被實施以形成介電襯墊203A的材料和介電襯墊203B的材料於基板201之上，並襯於溝槽401A的側牆和溝槽401B的側牆。在一些實施例中，第一沉積製程可以是合適的沉積製程，像是化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition，UHVCVD)、原子層沉積(atomic layer deposition，ALD)或其相似者。
之後，第二沉積製程可被實施以形成底導電材料204A的材料和底導電材料204B的材料於基板201之上，並填充溝槽401A和溝槽401B。接著，回蝕刻製程被實施以降低底導電材料204A之材料的頂表面和底導電材料204B之材料的頂表面。
接著，第三沉積製程被實施以形成頂導電材料205A的材料和頂導電材料205B的材料以過量填充溝槽401A和溝槽401B。
在第三沉積製程之後，平坦化製程(像是化學機械拋光)可被實施於頂導電材料205A的材料和頂導電材料205B的材料直到基板201暴露。因此，基板201的頂表面、頂導電材料205A的頂表面、頂導電材料205B的頂表面和絕緣結構202的頂表面本質上會共平面。在一些實施例中，洗淨製程會在平坦化製程之後被實施。
參考第6圖，回蝕刻製程可被實施以降低頂導電材料205A的頂表面和頂導電材料205B的頂表面以形成分別於字元線結構216A和字元線結構216B的溝槽601A和溝槽601B。
參考第7圖，圖案化的遮罩701可被形成於基板201之上，並填充溝槽601B和部分的溝槽601A。圖案化的遮罩701可包含開口703(暴露字元線結構216A之部分的頂導電材料205A)。在一些實施例中，圖案化的遮罩701可覆蓋頂導電材料205B、基板201的表面、絕緣結構202的表面和頂導電材料205A。在一些實施例中，部分的頂導電材料205A可被圖案化的遮罩701覆蓋且另一部分的頂導電材料205A可經由開口703而處於暴露狀態。在一些實施例中，圖案化的遮罩701可包含光阻、硬遮罩或其相似者。
參考第8圖，蝕刻製程被實施以蝕刻暴露部分的頂導電材料，因此部分在下方的底導電材料204A會被暴露。在一些實施例中，蝕刻製程可被以合適的蝕刻方法被實施，像是濕蝕刻、乾蝕刻或其之組合。在一些實施例中，濕蝕刻可以合適的濕蝕刻劑而實施，像是氫氟酸、磷酸、硫酸、硝酸、醋酸、其相似者或其之組合。在一些實施例中，添加劑可被提供與濕蝕刻劑使用，像是氨水、過氧化氫、其相似者或其之組合。在一些實施例中，蝕刻製程可以合適的乾蝕刻方法被實施，像是反應離子蝕刻、深反應離子蝕刻、中性束蝕刻(neutral beam etch，NBE)。在一些實施例中，非等向性乾蝕刻方法可以合適的蝕刻氣體而實施，像是氟氣、氯氣、溴氣、氟甲烷、氯甲烷、溴甲烷、鹵化氫、其相似者或其之組合。在一些實施例中，氣體添加劑可被提供與蝕刻氣體使用，像是氧化硫、氟化硫、氯化硼、碳氫化合物、氧氣、氫氣、其相似者或其之組合。在蝕刻製程之後，凹槽901會分別形成於頂導電材料205A之上。
參考第9圖，在蝕刻製程之後，移除製程可被實施以移除圖案化的遮罩701。在一些實施例中，圖案化的遮罩701之移除製程可利用合適的移除方法實施，像是使用合適的溶液或有機溶劑的濕洗淨製程。在一些實施例中，移除製程可利用電漿清理方法實施，像是灰化方法。
參考第10圖，介電層206A和介電層206B被分別形成在字元線結構216A和字元線結構216B之上。在一些實施例中，沉積製程可被實施以形成介電材料於基板201之上並覆蓋字元線結構216A和字元線結構216B。接著，平坦化製程可被實施以移除過量的介電材料直到基板201被暴露。在一些實施例中，平坦化製程可被實施以使得介電層206A的頂表面和介電層206B的頂表面與基板201的表面共平面。
參考第11圖，凹槽111A和凹槽111B被形成於基板201的摻雜區域201D中。在一些實施例中，凹槽111A的底部和凹槽111B的底部可比頂導電材料205A的頂表面高。在一些實施例中，圖案化的遮罩(未顯示)被形成在基板201之上，且蝕刻製程被實施以移除暴露部分的基板201(經由圖案化的遮罩)，形成凹槽111A和凹槽111B。在一些實施例中，洗淨製程可於蝕刻製程之後被實施。在一些實施例中，凹槽111A可被形成在介於鄰近的介電層206A之間。在一些實施例中，凹槽111B可被形成在介於鄰近的介電層206A和介電層206B之間。
參考第12圖，第一導電層121被形成在基板201之上，且第二導電層123被形成在第一導電層121之上。在一些實施例中，第一導電層121可填充凹槽111A和凹槽111B，且可與摻雜區域201D接觸。在一些實施例中，第一導電層121和第二導電層123可以合適的沉積製程形成。
參考第13圖，第一導電層121和第二導電層123被圖案化以形成位元線結構217和電容接觸結構218。在一些實施例中，位元線結構217包含埋藏接觸212A和位元線211A(於埋藏接觸212A之上)，其中埋藏接觸212A是剩餘部分的第一導電層121，且位元線211A是剩餘部分的第二導電層123。在另一方面，電容接觸結構218包含埋藏接觸212B和金屬接觸211B(於埋藏接觸212B之上)，其中埋藏接觸212B是剩餘部分的第一導電層121，且金屬接觸211B是剩餘部分的第二導電層123。
參考第14圖，介電層207被形成於基板201之上並覆蓋位元線結構217和電容接觸結構218。接著，電容結構215被形成在介電層207中並分別與的電容接觸結構218接觸。在一些實施例中，介電層207可利用合適的沉積製程形成。在一些實施例中，電容結構215的形成可以是藉由，例如，圖案化介電層207以形成開口暴露電容接觸結構218，在開口中沉積下電極208、中間介電質209和上電極210，並接著實施平坦化製程直到介電層207暴露。
在一些實施例中，額外的製程和步驟可被實施已完成記憶體元件的製造製程。在一些實施例中，額外的後端製程(back end of line，BEOL)可被實施於記憶體元件200。
儘管本發明已經參照其某些實施例進行了相當詳細的描述，但是其它實施例也是可能的。 因此，所附請求項的精神和範圍不應限於此處包含的實施例的描述。
對於本領域的技術人員來說顯而易見的是，在不脫離本揭露的範圍或精神的情況下，可以對本揭露的結構進行各種修改和變化。鑑於前述內容，本揭露旨在涵蓋本揭露的修改和變化，只要它們落入所附請求項的範圍內。
100:記憶體元件 100B:位元線 100C:電容 100T:電晶體 100W:字元線 102:記憶體單元 200:記憶體元件 201:基板 201A:主動區域 201D:摻雜區域 202:絕緣結構 203A:介電襯墊 203B:介電襯墊 204A:底導電材料 204B:底導電材料 205A:頂導電材料 205B:頂導電材料 206A:介電層 206B:介電層 207:介電層 208:下電極 209:中間介電質 210:上電極 211A:位元線 211B:金屬接觸 212A:埋藏接觸 212B:埋藏接觸 215:電容結構 216A:字元線結構 216B:字元線結構 217:位元線結構 218:電容接觸結構 401A:溝槽 401B:溝槽 601A:溝槽 601B:溝槽 701:遮罩 703:開口 901:凹槽 111A:凹槽 111B:凹槽 121:導電層 123:導電層 L1:寬度 L2:寬度 L3:寬度 L4:寬度
閱讀以下詳細敘述並搭配對應的圖式，可了解本揭露之多個實施例。 第1圖是根據本揭露的一些實施例，記憶體元件之記憶體單元的電路圖。 第2圖是根據本揭露的一些實施例，記憶體元件的截面圖。 第3圖至第14圖是根據本揭露的一些實施例，形成記憶體元件在各個階段中的截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無。 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無。
200:記憶體元件
201:基板
201A:主動區域
201D:摻雜區域
202:絕緣結構
203A:介電襯墊
203B:介電襯墊
204A:底導電材料
204B:底導電材料
205A:頂導電材料
205B:頂導電材料
206A:介電層
206B:介電層
207:介電層
208:下電極
209:中間介電質
210:上電極
211A:位元線
211B:金屬接觸
212A:埋藏接觸
212B:埋藏接觸
215:電容結構
216A:字元線結構
216B:字元線結構
217:位元線結構
218:電容接觸結構
L1:寬度
L2:寬度
L3:寬度
L4:寬度

Claims (20)

  1. 一種記憶體元件，包含： 一基板； 一第一字元線結構，位於該基板中，包含： 一第一底導電材料；以及 一第一頂導電材料，位於該第一底導電材料之上，其中該第一底導電材料的一頂表面比該第一頂導電材料的一底表面寬； 一第一介電層，位於該第一字元線結構之上； 一介電襯墊，襯於該第一字元線結構； 一位元線結構，位於該基板之上；以及 一電容接觸結構，位於該基板之上，其中在一水平方向上，該位元線結構與該第一頂導電材料的一距離大於該電容接觸結構與該第一頂導電材料的一距離。
  2. 如請求項1所述之記憶體元件，其中該第一介電層與該第一底導電材料接觸。
  3. 如請求項1所述之記憶體元件，其中該第一頂導電材料有一第一側牆和對立於該第一側牆的一第二側牆，該第一側牆與該第一介電層接觸且該第二側牆與該介電襯墊接觸。
  4. 如請求項1所述之記憶體元件，其中該第一介電層的一底表面比該第一頂導電材料的一頂表面小。
  5. 如請求項1所述之記憶體元件，還包含一電容與該基板的一摻雜區域電耦合。
  6. 如請求項1所述之記憶體元件，其中該第一底導電材料之該頂表面的一部分不被該第一頂導電材料覆蓋。
  7. 如請求項1所述之記憶體元件，其中該第一介電層與該第一頂導電材料的一頂表面和該第一頂導電材料的一側牆接觸。
  8. 如請求項1所述之記憶體元件，還包含： 一絕緣結構，位於該基板中；以及 一第二字元線結構，位於該絕緣結構中，包含： 一第二底導電材料；以及 一第二頂導電材料，位於該第二底導電材料之上，其中該第二底導電材料的一頂表面和該第二頂導電材料的一底表面有實質上一相等的寬。
  9. 如請求項8所述之記憶體元件，其中該第二頂導電材料比該第一頂導電材料寬。
  10. 如請求項8所述之記憶體元件，還包含位於該第二頂導電材料之上的一第二介電層，其中該第一介電層與一部分的該第一底導電材料接觸，而該第二介電層與該第二底導電材料相間隔。
  11. 一種記憶體元件製作的方法，包含： 形成一第一溝槽於一基板中； 形成一第一介電襯墊並襯於該第一溝槽； 形成一第一底導電材料於該第一介電襯墊之上； 形成一第一頂導電材料於該第一底導電材料之上； 移除一部分的該第一頂導電材料以暴露一部份的該第一底導電材料，其包含: 形成一圖案化的遮罩於該基板之上，其中該圖案化的遮罩暴露該部分的該第一頂導電材料且覆蓋該第一頂導電材料的一其它部分； 經過該圖案化的遮罩蝕刻該部分的該第一頂導電材料；以及 移除該圖案化的遮罩； 形成一第一介電層於一剩餘部分的該第一頂導電材料之上；以及 形成一位元線結構於該基板之上。
  12. 如請求項11所述之方法，其中該第一頂導電材料的一材料與該第一底導電材料的一材料不同。
  13. 如請求項11所述之方法，其中形成該位元線結構還包含： 形成一凹槽於一基板中； 沉積一第一導電層以填充該凹槽； 沉積一第二導電層於該第一導電層之上；以及 圖案化該第二導電層和該第一導電層。
  14. 如請求項11所述之方法，其中該第一介電層與該第一底導電材料的該部份的一交界面延伸至該第一介電襯墊。
  15. 如請求項11所述之方法，還包含在移除該部分的該第一頂導電材料之前回蝕刻該第一頂導電材料。
  16. 如請求項11所述之方法，其中該第一介電層與該第一頂導電材料之該剩餘部分的一頂表面和該第一頂導電材料之該剩餘部分的一側牆接觸。
  17. 如請求項11所述之方法，其中該剩餘部分的該第一頂導電材料包含一第一側牆和與該第一側牆對立的一第二側牆，該第一側牆與該第一介電層接觸，且該第二側牆與該第一介電襯墊接觸。
  18. 如請求項11所述之方法，還包含： 形成一絕緣結構於該基板中； 形成一第二溝槽於該絕緣結構中； 形成一第二介電襯墊襯於該第二溝槽； 形成一第二底導電材料於該第二介電襯墊之上；以及 形成一第二頂導電材料於該第二底導電材料之上，其中移除該部分的該第一頂導電材料後，該剩餘部分的該第一頂導電材料比該第二頂導電材料窄。
  19. 如請求項18所述之方法，還包含形成一第二介電層於該第二頂導電材料之上，其中該第二介電層透過該第二頂導電材料與該第二底導電材料相間隔。
  20. 如請求項18所述之方法，其中移除該部分的該第一頂導電材料包含： 形成一圖案化的遮罩於該基板之上，其中該圖案化的遮罩暴露該部分的該第一頂導電材料並覆蓋該第二頂導電材料； 經過該圖案化的遮罩蝕刻該部分的該第一頂導電材料，其中在蝕刻該部分的該第一頂導電材料之過程中，該第二頂導電材料被該圖案化的遮罩保護；以及 移除該圖案化的遮罩。
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