TWI797465B - 半導體晶片 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 116
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000007789 sealing Methods 0.000 claims abstract description 23
- 239000004020 conductor Substances 0.000 claims description 57
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 30
- 239000011241 protective layer Substances 0.000 description 18
- 150000002500 ions Chemical class 0.000 description 17
- 229910052774 Proactinium Inorganic materials 0.000 description 5
- 229910052745 lead Inorganic materials 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 102100035767 Adrenocortical dysplasia protein homolog Human genes 0.000 description 3
- 101100433963 Homo sapiens ACD gene Proteins 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 210000004508 polar body Anatomy 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
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Abstract
一種半導體晶片，包括：基底，包括元件區、隔離保護環區與密封環區，所述元件區與所述隔離保護環區被所述密封環區環繞；第一元件，位於所述元件區內；第二元件，位於所述元件區內，被所述隔離保護環區環繞，所述第二元件的操作電壓大於所述第一元件的操作電壓；隔離保護環，位於所述隔離保護環區中，環繞在所述第二元件的周圍；以及保護層，位於所述所述元件區、所述隔離保護環區與所述密封環區上，且至少具有一開口，裸露出所述隔離保護環的頂面。所述隔離保護環包括：第一摻雜區，位於所述隔離保護環區內的所述基底中；以及導體環堆疊，位於所述隔離保護環區內的所述第一摻雜區上方。
Description
本發明是有關於一種積體電路，且特別是有關於一種半導體晶片。
超高壓（UHV）元件是一種廣泛應用於各種電子產品的半導體元件。然而，高壓功率元件在進行高溫逆偏壓（HTRB）測試時，外部環境中的可移動離子、雜質離子或水氣於測試中，獲得足夠能量下，將可能穿入保護層而可能進一步地進入超高壓功率元件中，進而影響表面電場分布。此外，在高溫高壓環境下更易造成電性異常及劣化，且不同封裝材料與製程也會對UHV元件可靠度造成影響。
本發明實施例提供一種半導體晶片，可以有效阻絕外在環境中的可移動離子竄入超高壓功率元件，以避免電性異常及可靠度劣化不穩定等問題。
本發明實施例的一種半導體晶片，包括：基底，包括元件區、隔離保護環區與密封環區，所述元件區與所述隔離保護環區被所述密封環區環繞；第一元件，位於所述元件區內；第二元件，位於所述元件區內，被所述隔離保護環區環繞，所述第二元件的操作電壓大於所述第一元件的操作電壓；隔離保護環，位於所述隔離保護環區中，環繞在所述第二元件的周圍；以及保護層，位於所述所述元件區、所述隔離保護環區與所述密封環區上，且至少具有一開口，裸露出所述隔離保護環的頂面。所述隔離保護環包括：第一摻雜區，位於所述隔離保護環區內的所述基底中；以及導體環堆疊，位於所述隔離保護環區內的所述第一摻雜區上方。
基於上述，本發明實施例透過隔離保護環將主動區電路與超高壓功率元件分開，有效阻絕可移動離子竄入超高壓功率元件，因此避免電性異常及可靠度劣化不穩定等問題。
本發明實施例提出一種半導體晶片。此晶片除了在切割道周圍設置有密封環之外，還在具有較高的操作電壓的元件（例如是超高壓元件）的周圍設置隔離保護環。藉以阻止可移動離子、雜質離子以及水氣遷移到晶片中，並且進一步避免其移動而污染具有較高的操作電壓的元件。
參照圖1A與1B，本發明實施例提出一種半導體晶片100包括基底10、第一元件D1、第二元件D2、隔離保護環PR與密封環SR。基底10包括元件區R1、密封環區R2與隔離保護環區R3。密封環區R2在晶片100的邊緣上。元件區R1與隔離保護環區R3被密封環區R2環繞。在一些實施例中，元件區R1包括第一元件區R11與第二元件區R12。在另一些實施例中，元件區R1包括第一元件區R11、第二元件區R12與第三元件區R13。第一元件區R11、第二元件區R12與第三元件區R13的位置與大小不限於圖1A所示。
隔離保護環區R3包括隔離保護環區R31與隔離保護環區R32。隔離保護環區R31環繞在第二元件區R12周圍，隔離保護環區R32環繞在第三元件區R13周圍。換言之，隔離保護環區R31位於第二元件區R12與密封環區R2、第一元件區R11以及第三元件區R13之間。隔離保護環區R32位於第三元件區R13與密封環區R2、第一元件區R11之間以及第二元件區R12之間。
第一元件D1與第二元件D2分別位於基底10的第一元件區R11與第二元件區R12中。第一元件D1可以例如是操作電壓低於40伏特的低壓或是中壓元件。第二元件D2與第三元件D3的操作電壓大於第一元件D1的操作電壓。第二元件D2與第三元件D3可以例如是操作電壓高於150伏特的高壓功率元件或是超高壓功率元件。第二元件D2與第三元件D3例如是高壓金氧半導體元件、接面場效電晶體（JFET）元件或是高壓電阻。第二元件D2與第三元件D3例如是圖4B與圖4C右側的第二元件D2。
隔離保護環PR位於隔離保護環區R31、R32中。隔離保護環PR包括隔離保護環PR1與PR2。隔離保護環PR1環繞第二元件D2。隔離保護環PR2環繞第三元件D3。密封環SR位於密封環區R2中。密封環SR環繞第一元件D1、第二元件D2、第三元件D3以及隔離保護環PR的外圍。
參照圖1B與2B，隔離保護環PR1、PR2可以分別是單環P或是雙環Pa、Pb。具有雙環Pa、Pb的隔離保護環PR可更進一步強化阻絕效果。雙環Pa、Pb的寬度可以相同或是相異。在圖2A中，隔離保護環PR1與隔離保護環PR2均以雙環Pa、Pb來表示，然而，本發明並不限於此。隔離保護環PR1與隔離保護環PR2的環的數目可以依照實際的需要來設計，環的數目可以相同或是不同。
參照圖1C、2C與圖3，本發明實施例的半導體晶片100還包括保護層PL。是在晶片100切割之前保護層PL覆蓋元件區R1、密封環區R2以及切割道區R4。保護層PL僅覆蓋隔離保護環區R3中部分的隔離保護環PR，使得隔離保護環PR的頂面裸露出來。保護層PL可以是單層、雙層或是多層。保護層PL的材料包括氧化矽、氮化矽、聚合物或其組合。
保護層PL具有開口OP。開口OP裸露出隔離保護環PR的頂面。開口OP包括開口OP1與OP2。開口OP1裸露出隔離保護環PR1的頂面，開口OP2裸露出隔離保護環PR2的頂面。保護層PL還可以包括銲墊開口（未示出）等。開口OP1、OP2可以將隔離保護環PR1、PR2的頂面部分裸露出來或是完全裸露出來（未示出）。在一些實施例中，開口OP1或OP2可以分別是一個單一連通的開口，例如是環狀開口，如圖1C所示。在一些實施例中，開口OP1或OP2可以分別是由多個不連通的多個小凹槽R組成，如圖1D與2D所示。小凹槽R可以是具有各種形狀，例如是矩形、圓形、橢圓形等。
開口OP可以阻斷可移動離子經由保護層PL而側向移動到第二元件區R12以及第三元件區R13之中的第二元件D2與第三元件D3，因此，可以提升第二元件D2與第三元件D3的耐受電壓及可靠度。此外，由於隔離保護環PR的頂面未完全被保護層PL覆蓋，因此可移動離子可以直接經由隔離保護環PR而導入基底10中。在一些實施例中，開口OP至少裸露出40%的隔離保護環PR的頂面積。若無開口OP，可移動離子無法直接經由隔離保護環PR而導入基底10中，而且無法有效阻斷可移動離子經由保護層而側向移動到超高壓電壓元件。
請參照圖3，本發明實施例之隔離保護環PR與密封環SR分別包括導體環堆疊20與120。導體環堆疊20與120位於基底10上，其可以與元件區R1的金屬內連線同時形成。在一些實施例中，導體環堆疊20與120分別由下而上具有多個導體環V0、M1、V1、M2、V2與M3。導體環V0、M1、V1、M2、V2與M3例如是分別元件區R1中的金屬內連線（未示出）的接觸窗、第一層金屬層、第一介層窗、第二層金屬層、第二介層窗、第三層金屬層位在相同的高度，且可以分別與接觸窗、第一層金屬層、第一介層窗、第二層金屬層、第二介層窗、第三層金屬層同時形成。因此，導體環V0又可稱為接觸插塞環；導體環V1、V2又可稱為介層插塞環。導體環M1、M2、M3又可稱為金屬環。在另一些實施例中，導體環堆疊20與120可以分別包括更多個導體環或更少個導體環。導體環V0與摻雜區12以及最下層的金屬環（導體環M1）電性連接。導體環V1、V2位於電性連接上下相鄰的兩層金屬環（導體環M1與M2、導體環M2與M3）之間並與其電性連接。導體環V0、M1、V1、M2、V2與M3的材料例如是銅、銅鋁合金、鋁、鎢、多晶矽等。
導體環V0、M1、V1、M2、V2與M3為縱向上連續延伸的結構，其彼此之間沒有被介電層阻隔。導體環堆疊20與120的導體環V0形成在內層介電層32之中。導體環堆疊20與120的M1、V1、M2、V2形成在層間介電層34、36之中。導體環M3為導體環堆疊20與120的頂導體環，其形成在層間介電層36之上，其與金屬接墊在相同的高度。內層介電層32以及層間介電層34、36的材料包括氧化矽、氮化矽、磷矽玻璃、硼磷矽玻璃或是介電常數低於4的低介電常數材料。
雖然，在圖3中的導體環V0、V1與V2是以雙環或是多環來表示，然而，本發明並不以此為限，導體環V0、V1與V2也可以是單環。導體環V0、V1與V2可以彼此對齊或相錯設置。導體環M1、M2與M3的寬度可以大於或是等於導體環V0、V1與V2的寬度，且分別將導體環22與26完全覆蓋。導體層M1、M2與M3的寬度可以相等或不相等。導體環M1、M2與M3可以彼此完全重疊或部分重疊。導體環堆疊20與120的導體環V0、V1與V2的數目與寬度可以相等或相異。導體環堆疊20與120的導體環M1的寬度可以相等或相異。同樣地，導體環堆疊20與120的M2與M3的寬度可以相等或相異。
保護層PL位於層間介電層36與導體環M3上。密封環SR的導體環堆疊120的導體環M3的側壁與頂表面被保護層PL覆蓋。隔離保護環PR的導體環堆疊20的導體環M3的側壁被保護層PL覆蓋，導體環M3的頂表面可以是部分被保護層PL覆蓋，或是完全未被保護層PL覆蓋，而被保護層PL的開口OP裸露出來。
隔離保護環PR與密封環SR還分別包括摻雜區12與112。摻雜區12與112位於基底10中。摻雜區12與112被隔離結構SI分隔開來。摻雜區12與112分別與隔離保護環PR與密封環SR的導體環V0電性連接。
密封環SR的摻雜區112與基底10均具有第一導電型，例如是P型。摻雜區112的摻雜濃度大於基底10的摻雜濃度。摻雜區112的寬度可以等於或是大於導體環堆疊120的寬度。
隔離保護環PR的摻雜區12與基底10之間還可以包括井區，其各種態樣將參照圖4A至4E詳細說明如下。為簡要起見，圖4A至4E未示出隔離保護環PR，其各種態樣主要為確保流動離子能導入基底或將其整合至原有的高壓元件中。
參照圖3與4A，摻雜區12可以是在基底10的井區16之中。摻雜區12、井區16以及基底10均具有第一導電型，例如是P型。第二元件D2（如圖4B所示）的源極區S與汲極區D具有第二導電型，例如是N型。N型的摻質例如是磷或砷。P型的摻質例如是硼或是氟化硼。摻雜區12的摻雜濃度大於井區16的摻雜濃度。井區16的摻雜濃度大於基底10的摻雜濃度。摻雜區12、井區16以及基底10形成一個電阻，使得流動離子可以從導體環堆疊20的導體環M3單向流入基底10中。
參照圖3與4B，摻雜區12可以是在基底10的井區16之中。摻雜區12具有第二導電型例如是N型；井區16以及基底10具有第一導電型，例如是P型。摻雜區12的摻雜濃度大於井區16的摻雜濃度。井區16的摻雜濃度大於基底10的摻雜濃度。摻雜區12、井區16以及基底10形成一個單向二極體。隔離保護環PR可與第二元件D2分別製作或是與第二元件D2整合。在圖4B中，隔離保護環PR可與第二元件D2分別製作，井區16是獨立的，與第二元件D2的井區PW是分隔開的。在圖4C中，隔離保護環PR整合至第二元件D2，井區16與第二元件D2的井區PW共用，以此減少製程之複雜程度。所述的井區PW例如是源極區S以及接Bulk的摻雜區B所在的井區PW。
參照圖4C，隔離保護環PR的摻雜區12與第二元件D2的摻雜區共用井區16（PW）。換言之，隔離保護環PR的摻雜區12與第二元件D2的源極區S以及接Bulk的摻雜區B均設置在井區16（PW）中。井區16（PW）中的源極區S位在第二元件D2的閘極結構G的一側。閘極結構G部分覆蓋井區16（PW）深井區DNW。深井區DNW中還有井區NW，位於閘極結構G的另一側。汲極區D在井區NW。井區DNW中還有頂摻雜區PTOP位於隔離結構SI1的下方。摻雜區12、源極區S、汲極區D、深井區DNW與井區NW具有第二導電型，例如是N型；摻雜區B、井區16（PW）、頂摻雜區PTOP以及基底10具有第一導電型，例如是P型。
參照圖4D，摻雜區12可以是在基底10的井區16之中。在一些實施例中，摻雜區12與基底10具有第二導電型，例如是P型；井區16具有第一導電型，例如是N型，因而形成雙向二極體。
參照圖4E，基底10中具有井區16與摻雜區12。井區16包括井區16N與16P。摻雜區12包括摻雜區12N1、12N2、12P1與12P2。井區16N與16P相鄰。摻雜區12N1與12P1設置於井區16N之中。摻雜區12N2與12P2設置於井區16P之中。在一些實施例中，井區16N、摻雜區12N1與12N2具有第二導電型，例如是N型；基底10、井區16P、摻雜區12P1與12P2具有第一導電型，例如是P型。摻雜區12N1、12P1、12N2與12P2之間可以藉由隔離結構SI2彼此分隔。此外，摻雜區12N1與12P2電性連接；摻雜區12P1與12N2電性連接，因而形成兩個並聯的二極體。
上述摻雜區12與井區16可以藉由離子植入與回火的方式來形成，其中雙向二極體及並聯的二極體可依元件的需求具有彈性的選擇，舉例而言，雙向二極體可使離子有正向及反向的通道流入基底10之中。
本發明實施例之半導體晶片隔離保護環的頂面上的保護層具有開口，裸露出隔離保護環的頂面。開口可以阻斷可移動離子經由保護層而側向移動到超高壓電壓元件，因此，可以提升超高壓電壓元件的耐受電壓及可靠度。此外，由於隔離保護環的頂面被開口裸露出來，因此可移動離子可以經由隔離保護環而直接導入基底中。
隔離保護環還包括在基底中的摻雜區與井區。摻雜區與井區有助於可移動離子導入基底中。摻雜區與井區可設計成單向二極體、雙向二極體或對接式二極體。此外，隔離保護環可以進一步與高壓元件整合，以節約晶片的面積，並減少製程複雜度。
本發明透過隔離保護環將主動區電路與超高壓功率元件分開，可有效阻絕可移動離子竄入超高壓功率元件，避免電性異常及可靠度劣化不穩定等問題。
10:基底
12、12N1、12N2、12P1、12P2、112、B:摻雜區
16、16N、16P、DNW、NW、PW:井區
20、120:導體環堆疊
22、26、M1、M2、M3、V0、V1、V2:導體環
32:內層介電層
34、36:層間介電層
100:晶片
D:汲極區
D1:第一元件
D2:第二元件
D3:第三元件
G:閘極結構
OP、OP1、OP2:開口
P、Pa、Pb:環
PL:保護層
PR、PR1、PR2:隔離保護環
PTOP:頂摻雜區
R:小凹槽
R1:元件區
R11:第一元件區
R12:第二元件區
R13:第三元件區
R2:密封環區
R3、R31、R32:隔離保護環區
R4:切割道區
SI、SI1、SI2:隔離結構
SR:密封環
I-I’:切線
圖1A是依照本發明的第一實施例的一種半導體晶片的各區域的上視圖。
圖1B是依照本發明的第一實施例的一種未覆蓋保護層之半導體晶片的上視圖。
圖1C是依照本發明的第一實施例的一種已覆蓋保護層之半導體晶片的上視圖。
圖1D是依照本發明的第一實施例的另一種已覆蓋保護層之半導體晶片的上視圖。
圖2A是依照本發明的第二實施例的一種半導體晶片的各區域的上視圖。
圖2B是依照本發明的第二實施例的一種未覆蓋保護層之半導體晶片的上視圖。
圖2C依照本發明的第二實施例的一種已覆蓋保護層之半導體晶片的上視圖。
圖2D依照本發明的第二實施例的另一種已覆蓋保護層之半導體晶片的上視圖。
圖3是圖1C的切線I-I’的剖面示意圖。
圖4A至圖4E是依照本發明的實施例的各種隔離保護環的摻雜區及其與相鄰之第二元件的剖面示意圖。
10:基底
12、112:摻雜區
20、120:導體環堆疊
M1、M2、M3、V0、V1、V2:導體環
32:內層介電層
34、36:層間介電層
100:晶片
OP、OP1:開口
PL:保護層
PR、PR1:隔離保護環
R1:元件區
R2:密封環區
R3、R31:隔離保護環區
R4:切割道區
SI:隔離結構
SR:密封環
Claims (10)
- 一種半導體晶片，包括：基底，包括元件區、隔離保護環區與密封環區，所述元件區與所述隔離保護環區被所述密封環區環繞；第一元件，位於所述元件區內；第二元件，位於所述元件區內，被所述隔離保護環區環繞，所述第二元件的操作電壓大於所述第一元件的操作電壓；隔離保護環，位於所述隔離保護環區中，環繞在所述第二元件的周圍，所述隔離保護環包括：第一摻雜區，位於所述隔離保護環區內的所述基底中；以及導體環堆疊，位於所述隔離保護環區內的所述第一摻雜區上方；以及保護層，位於所述元件區、所述隔離保護環區與所述密封環區上，且至少具有一開口，裸露出所述隔離保護環的頂面，其中所述隔離保護環更包括：第一井區，位於所述隔離保護環區內的所述基底中，其中所述第一摻雜區，位於所述第一井區中，所述基底與所述第一井區具有第一導電型，所述第一摻雜區與所述第二元件的源極區與汲極區具有第二導電型，且所述源汲區位於所述第一井區中。
- 如請求項1所述之半導體晶片，其中所述導體環堆 疊包括：多個金屬環，其與所述第二元件的多個金屬層位在相同的水平高度；多個接觸插塞環，其與所述第一摻雜區以及所述多個金屬環的最下層的金屬環電性連接；以及介層插塞環，位於電性連接上下相鄰的兩層金屬環並與其電性連接。
- 如請求項1所述之半導體晶片，其中所述基底、所述第一井區、所述第一摻雜區具有所述第一導電型，所述第二元件的源極區與汲極區具有所述第二導電型。
- 如請求項1所述之半導體晶片，其中所述基底與所述第一井區具有所述第一導電型，所述第一摻雜區與所述第二元件的源極區與汲極區具有所述第二導電型。
- 如請求項1所述之半導體晶片，其中所述隔離保護環為單環結構或雙環結構。
- 一種半導體晶片，包括：基底，包括元件區、隔離保護環區與密封環區，所述元件區與所述隔離保護環區被所述密封環區環繞；第一元件，位於所述元件區內；第二元件，位於所述元件區內，被所述隔離保護環區環繞，所述第二元件的操作電壓大於所述第一元件的操作電壓；隔離保護環，位於所述隔離保護環區中，環繞在所述第二元 件的周圍，所述隔離保護環包括：第一摻雜區，位於所述隔離保護環區內的所述基底中；以及導體環堆疊，位於所述隔離保護環區內的所述第一摻雜區上方；以及保護層，位於所述元件區、所述隔離保護環區與所述密封環區上，且至少具有一開口，裸露出所述隔離保護環的頂面，其中所述基底與所述第一摻雜區具有第一導電型，所述第一井區以及所述第二元件的源極區與汲極區具有第二導電型，其中所述隔離保護環更包括：第一井區，位於所述隔離保護環區內的所述基底中，其中所述第一摻雜區，位於所述第一井區中。
- 一種半導體晶片，包括：基底，包括元件區、隔離保護環區與密封環區，所述元件區與所述隔離保護環區被所述密封環區環繞；第一元件，位於所述元件區內；第二元件，位於所述元件區內，被所述隔離保護環區環繞，所述第二元件的操作電壓大於所述第一元件的操作電壓；隔離保護環，位於所述隔離保護環區中，環繞在所述第二元件的周圍，所述隔離保護環包括：第一摻雜區，位於所述隔離保護環區內的所述基底中；以及 導體環堆疊，位於所述隔離保護環區內的所述第一摻雜區上方；以及保護層，位於所述元件區、所述隔離保護環區與所述密封環區上，且至少具有一開口，裸露出所述隔離保護環的頂面，其中所述基底與所述第一摻雜區具有第一導電型，所述第一井區以及所述第二元件的源極區與汲極區具有第二導電型，其中所述隔離保護環更包括：第一井區，位於所述隔離保護環區內的所述基底中，其中所述第一摻雜區，位於所述第一井區中；第二摻雜區，具有所述第二導電型，位於所述第一井區中；第二井區，具有所述第一導電型，位於所述基底中，與所述第一井區相鄰；第三摻雜區，具有所述第一導電型，位於所述第二井區中；以及第四摻雜區，具有所述第二導電型，位於所述第二井區中，其中所述第一摻雜區與所述第四摻雜區電性連接，所述第二摻雜區與所述第三摻雜區電性連接。
- 如請求項7所述之半導體晶片，其中所述導體環堆疊包括：多個金屬環，其與所述第二元件的多個金屬層位在相同的水平高度；多個接觸插塞環，其與所述第一摻雜區以及所述多個金屬環 的最下層的金屬環電性連接；以及介層插塞環，位於電性連接上下相鄰的兩層金屬環並與其電性連接。
- 如請求項7所述之半導體晶片，其中所述隔離保護環為單環結構或雙環結構。
- 如請求項7所述之半導體晶片，其中所述開口為環狀，或是由不連通的多個凹槽所組成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109125982A TWI797465B (zh) | 2020-07-31 | 2020-07-31 | 半導體晶片 |
| CN202110489389.0A CN114068671B (zh) | 2020-07-31 | 2021-05-06 | 半导体芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109125982A TWI797465B (zh) | 2020-07-31 | 2020-07-31 | 半導體晶片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202207359A TW202207359A (zh) | 2022-02-16 |
| TWI797465B true TWI797465B (zh) | 2023-04-01 |
Family
ID=80233213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109125982A TWI797465B (zh) | 2020-07-31 | 2020-07-31 | 半導體晶片 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114068671B (zh) |
| TW (1) | TWI797465B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240387304A1 (en) * | 2023-05-17 | 2024-11-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated Circuit Packages and Methods |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20150179628A1 (en) * | 2013-12-20 | 2015-06-25 | Advanced Analog Technology, Inc. | Semiconductor structure for electrostatic discharge protection |
| US20200105682A1 (en) * | 2018-09-27 | 2020-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding structures in semiconductor packaged device and method of forming same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8810001B2 (en) * | 2011-06-13 | 2014-08-19 | Mediatek Inc. | Seal ring structure with capacitor |
| TWI696227B (zh) * | 2019-07-12 | 2020-06-11 | 華邦電子股份有限公司 | 半導體元件及其製造方法 |
-
2020
- 2020-07-31 TW TW109125982A patent/TWI797465B/zh active
-
2021
- 2021-05-06 CN CN202110489389.0A patent/CN114068671B/zh active Active
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN114068671B (zh) | 2023-06-30 |
| CN114068671A (zh) | 2022-02-18 |
| TW202207359A (zh) | 2022-02-16 |
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