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TWI795427B - 半導體裝置 - Google Patents

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TWI795427B
TWI795427B TW107128527A TW107128527A TWI795427B TW I795427 B TWI795427 B TW I795427B TW 107128527 A TW107128527 A TW 107128527A TW 107128527 A TW107128527 A TW 107128527A TW I795427 B TWI795427 B TW I795427B
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Taiwan
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source
pattern
metal silicide
silicide layer
drain
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TW107128527A
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黃寅燦
申憲宗
鄭聖憲
李斗鉉
全輝璨
安學潤
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

本發明揭露一種半導體裝置。所述半導體裝置可包括：基板，包括第一主動圖案，所述第一主動圖案自所述基板的頂表面垂直地突出；第一源極/汲極圖案，填充在所述第一主動圖案的上部部分中形成的第一凹槽；第一金屬矽化物層，位於所述第一源極/汲極圖案上，所述第一金屬矽化物層包括位於所述第一源極/汲極圖案的第一表面上的第一部分及第二部分；以及第一接觸窗，接觸所述第一金屬矽化物層的所述第二部分。所述第一部分的厚度可不同於所述第二部分的厚度。

Description

半導體裝置
本發明是有關於一種半導體裝置，且具體而言，是有關於一種包括場效電晶體的半導體裝置。
[相關申請案的交叉參考]
本申請案主張於2017年11月17日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0154283號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
半導體裝置由於其小型尺寸特性、多功能特性及/或低成本特性而正被視為電子行業中的重要元件。半導體裝置可被分類為用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置以及包括記憶體元件及邏輯元件兩者的混合裝置。為滿足對具有更快的速度及/或更低的功耗的電子裝置的日益增大的需求，以更高的可靠性、更高的效能及/或多個功能達成半導體裝置是有利的。為滿足該些技術要求，半導體裝置的複雜性及/或整合密度正在增大。
本發明概念的一些示例性實施例提供一種具有改善的電 性特性及/或增大的運作速度的半導體裝置。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基板，包括第一主動圖案，所述第一主動圖案自所述基板的頂表面垂直地突出；第一源極/汲極圖案，填充在所述第一主動圖案的上部部分中形成的第一凹槽；第一金屬矽化物層，位於所述第一源極/汲極圖案上，所述第一金屬矽化物層包括位於所述第一源極/汲極圖案的第一表面上的第一部分及第二部分；以及第一接觸窗，接觸所述第一金屬矽化物層的所述第二部分。所述第一部分的厚度可不同於所述第二部分的厚度。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基板，包括第一主動圖案，所述第一主動圖案自所述基板的頂表面垂直地突出；第一源極/汲極圖案，填充在所述第一主動圖案的上部部分中形成的第一凹槽；第一金屬矽化物層，位於所述第一源極/汲極圖案上；第一接觸窗，通過所述第一金屬矽化物層電性連接至所述第一源極/汲極圖案；以及蝕刻終止層，覆蓋所述第一金屬矽化物層的第一部分。所述第一接觸窗可覆蓋所述第一金屬矽化物層的第二部分，且所述第一部分的厚度可不同於所述第二部分的厚度。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括：基板，具有p型金屬氧化物半導體場效電晶體(PMOSFET)區及n型金屬氧化物半導體場效電晶體(NMOSFET)區；第一主動圖案及第二主動圖案，分別提供於所述PMOSFET區及所述 NMOSFET區上；第一源極/汲極圖案及第二源極/汲極圖案，提供於所述第一主動圖案的上部部分及所述第二主動圖案的上部部分中；第一金屬矽化物層及第二金屬矽化物層，分別提供於所述第一源極/汲極圖案及所述第二源極/汲極圖案上；以及第一接觸窗及第二接觸窗，分別接觸所述第一金屬矽化物層及所述第二金屬矽化物層。位於所述第一接觸窗與所述第一源極/汲極圖案之間的所述第一金屬矽化物層的第一部分的厚度可不同於位於所述第二接觸窗與所述第二源極/汲極圖案之間的所述第二金屬矽化物層的第一部分的厚度。
100:基板
110:第一層間絕緣層
120:第二層間絕緣層
145:硬遮罩圖案
160:阻障層
165:導電柱
A-A’、B-B’、C-C’:線
AC:接觸窗
ACH:接觸孔
AP:主動圖案
AP1:第一主動圖案
AP2:第二主動圖案
CH:通道區
CH1:第一通道區
CH2:第二通道區
D1:第一方向
D2:第二方向
D3:第三方向
ESL:蝕刻終止層
FA1:第一表面
FA2:第二表面
GE:閘極電極
GI:閘極介電圖案
GP:閘極頂蓋圖案
GS:閘極間隔件
ILD:絕緣層
IP:絕緣圖案
UP:上部部分
LP:下部部分
M:部分
MS1:第一矽化物圖案
MS2:第二矽化物圖案
MSL、MSL1、MSL2:金屬矽化物層
MSL1:第一金屬矽化物層
MSL2:第二金屬矽化物層
NR:NMOSFET區
PR:PMOSFET區
PA1:第一部分
PA2:第一部分
PP:犧牲圖案
RS:凹槽
SD:源極/汲極圖案
SD1:第一源極/汲極圖案
SD2:第二源極/汲極圖案
SE:頂點
SP:半導體圖案
ST:裝置隔離層
STP:台階式輪廓
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
TR1:第一溝渠
TR2:第二溝渠
藉由結合所附圖式閱讀以下簡潔說明，將更清晰地理解示例性實施例。所附圖式表示如在本文中所述的非限制性示例性實施例。
圖1是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。
圖2A至圖2C是分別沿圖1的線A-A’、B-B’及C-C’截取的剖視圖。
圖3是圖2B的部分‘M’的放大剖視圖。
圖4及圖5是放大剖視圖，其各自示出根據本發明概念的一些示例性實施例的半導體裝置的一部分(例如，對應於圖2B的部分‘M’)。
圖6A及圖6B是分別沿圖1的線A-A’及C-C’截取以示出根據本發明概念的一些示例性實施例的半導體裝置的剖視圖。
圖7是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。
圖8A至圖8C是分別沿圖7的線A-A’、B-B’及C-C’截取的剖視圖。
圖9、圖11、圖13、圖15、圖17及圖19是示出根據本發明概念的一些示例性實施例一種製作半導體裝置的方法的平面圖。
圖10A、圖12A、圖14A、圖16A、圖18A及圖20A是分別沿圖9、圖11、圖13、圖15、圖17及圖19的線A-A’截取的剖視圖。
圖10B、圖12B、圖14B、圖16B、圖18B及圖20B是分別沿圖9、圖11、圖13、圖15、圖17及圖19的線B-B’截取的剖視圖。
圖12C、圖14C、圖16C、圖18C及圖20C是分別沿圖11、圖13、圖15、圖17及圖19的線C-C’截取的剖視圖。
圖21及圖22是沿圖7的線B-B’截取以示出根據本發明概念的一些示例性實施例的半導體裝置的剖視圖。
應注意，該些圖旨在例示在某些示例性實施例中使用的方法、結構及/或材料的一般特性並補充以下提供的書面說明。然而，該些圖並非按比例繪示且可能不會準確地反映任意給定實施 例的精確的結構特性或效能特性，且不應被解釋為界定或限制由示例性實施例涵蓋的值或性質的範圍。舉例而言，為清晰起見，可減小或誇大分子、層、區及/或結構性元件的相對厚度及定位。在各種圖式中使用類似或相同的參考編號是旨在指示存在類似或相同的元件或特徵。
圖1是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。圖2A至圖2C是分別沿圖1的線A-A’、B-B’及C-C’截取的剖視圖。圖3是圖2B的部分‘M’的放大剖視圖。
參照圖1、圖2A至圖2C以及圖3，可提供具有第一區RG1的基板100。基板100可為半導體基板(例如，由矽、鍺或矽-鍺形成)或化合物半導體基板。作為實例，基板100可為矽晶圓。
第一區RG1可為邏輯單元區的上面整合有構成半導體裝置的邏輯電路的邏輯電晶體的一部分。作為實例，可在基板100的邏輯單元區上提供構成處理器核心或輸入/輸出(I/O)端子的邏輯電晶體。第一區RG1可包括所述邏輯電晶體中的至少一者。
在某些示例性實施例中，第一區RG1可為記憶體單元區的用於儲存資料的一部分。作為實例，可在基板100的記憶體單元區上提供構成多個靜態隨機存取記憶體(SRAM)單元的記憶體單元電晶體。第一區RG1可包括記憶體單元電晶體中的至少一者。然而，本發明概念並非僅限於此。
可在第一區RG1上提供在第二方向D2上延伸的主動圖 案AP。主動圖案AP可為基板100的一部分(例如，自基板100的頂表面突出)。可在基板100的上部部分中提供裝置隔離層ST。裝置隔離層ST可被提供成界定主動圖案AP。裝置隔離層ST可被提供成直接覆蓋主動圖案AP的下側表面。裝置隔離層ST可由至少一種絕緣材料(例如，氧化矽)形成或包含至少一種絕緣材料(例如，氧化矽)。
主動圖案AP的上部部分可位於較裝置隔離層ST的頂表面高的水平高度處。主動圖案AP的上部部分可在垂直方向上延伸，藉此具有相對於裝置隔離層ST的突出形狀。主動圖案AP的上部部分可為穿透裝置隔離層ST的鰭狀部分。
可在主動圖案AP的上部部分中提供通道區CH及源極/汲極圖案SD。可在主動圖案AP的上部部分中形成凹槽RS。凹槽RS可垂直凹陷以位於通道區CH下方。源極/汲極圖案SD可被提供成填充凹槽RS。源極/汲極圖案SD中的每一者可覆蓋凹槽RS的內側表面。作為實例，源極/汲極圖案SD可為p型雜質區。作為另一實例，源極/汲極圖案SD可為n型雜質區。通道區CH可夾置在一對源極/汲極圖案SD之間。
源極/汲極圖案SD可為利用選擇性外延生長製程形成的外延圖案。源極/汲極圖案SD可具有位於與通道區CH的水平高度相等或較通道區CH的水平高度高的水平高度處的頂表面。源極/汲極圖案SD可包含與基板100不同的半導體材料。作為實例，源極/汲極圖案SD可由晶格常數大於基板100的晶格常數的半導 體材料形成或包含所述半導體材料。在示例性實施例中，源極/汲極圖案SD可對通道區CH施加壓縮應力。作為另一實例，源極/汲極圖案SD可由與基板100相同的半導體材料形成或包含所述半導體材料。
可提供跨越主動圖案AP並在第一方向D1上延伸的閘極電極GE。當在平面圖中觀察時，閘極電極GE可與通道區CH交疊。閘極電極GE可被提供成面向通道區CH的頂表面及相對的側表面(例如，參見圖2C)。作為實例，閘極電極GE可由導電金屬氮化物(例如，氮化鈦或氮化鉭)或金屬材料(例如，鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含所述導電金屬氮化物或金屬材料中的至少一者。
可在閘極電極GE的相對的側表面上提供一對閘極間隔件GS。閘極間隔件GS可沿閘極電極GE或在第一方向D1上延伸。閘極間隔件GS的頂表面可高於閘極電極GE的頂表面。閘極間隔件GS的頂表面可與以下將闡述的第一層間絕緣層110的頂表面共面。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或包含SiCN、SiCON或SiN中的至少一者。作為另一實例，閘極間隔件GS中的每一者可被提供成具有包含SiCN、SiCON或SiN中的至少兩者的多層式結構。
在閘極電極GE與主動圖案AP之間可夾置閘極介電圖案GI。閘極介電圖案GI可沿閘極電極GE的底表面延伸。閘極介電圖案GI可被提供成覆蓋通道區CH的頂表面及相對的側表面。閘 極介電圖案GI可由高介電常數介電材料中的至少一者形成或包含高介電常數介電材料中的至少一者。舉例而言，高介電常數介電材料可包括氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。
可在閘極電極GE上提供閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿閘極電極GE或在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於將在以下闡述的第一層間絕緣層110具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或包含SiON、SiCN、SiCON或SiN中的至少一者。
可在基板100上提供第一層間絕緣層110。第一層間絕緣層110可被提供成覆蓋閘極間隔件GS及源極/汲極圖案SD。第一層間絕緣層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。可在閘極間隔件GS與第一層間絕緣層110之間夾置蝕刻終止層ESL。蝕刻終止層ESL可被提供為局部地覆蓋在源極/汲極圖案SD上的金屬矽化物層MSL。可在第一層間絕緣層110上提供第二層間絕緣層120以覆蓋閘極頂蓋圖案GP。作為實例，第一層間絕緣層110及第二層間絕緣層120可由氧化矽形成或包含氧化矽。蝕刻終止層ESL可由氮化矽形成或包含氮化矽。
可在閘極電極GE的兩側處提供接觸窗AC，以穿透第一 層間絕緣層110及第二層間絕緣層120並電性連接至源極/汲極圖案SD。作為實例，接觸窗AC中的至少一者可連接至源極/汲極圖案SD中的對應一者。
接觸窗AC中的每一者可包括導電柱165及包圍導電柱165的阻障層160。阻障層160可被提供成覆蓋導電柱165的側表面及底表面。導電柱165可由金屬材料(例如，鋁、銅、鎢、鉬或鈷)中的至少一者形成或包含所述金屬材料中的至少一者。阻障層160可包括金屬層以及金屬氮化物層。所述金屬層可由鈦、鉭、鎢、鎳、鈷或鉑中的至少一者形成或包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。所述金屬氮化物層可由氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鎳(NiN)、氮化鈷(CoN)或氮化鉑(PtN)中的至少一者形成或包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鎳(NiN)、氮化鈷(CoN)或氮化鉑(PtN)中的至少一者。
金屬矽化物層MSL可夾置在源極/汲極圖案SD中的一者與接觸窗AC中的對應一者之間。接觸窗AC可通過金屬矽化物層MSL而電性連接至源極/汲極圖案SD。金屬矽化物層MSL可由金屬矽化物(例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷)中的至少一者形成或包含所述金屬矽化物中的至少一者。
將參照圖2B及圖3更詳細地闡述源極/汲極圖案SD以及位於源極/汲極圖案SD上的金屬矽化物層MSL。源極/汲極圖案SD的側表面可包括第一表面FA1及第二表面FA2。第一表面FA1 與源極/汲極圖案SD的中心之間的距離可在遠離基板100的方向上(例如，在第三方向D3上)減小。第二表面FA2與源極/汲極圖案SD的中心之間的距離可在遠離基板100的方向上或在第三方向D3上增大。
可藉由第一表面FA1及第二表面FA2界定源極/汲極圖案SD的頂點(vertex)SE。頂點SE可在遠離源極/汲極圖案SD的中心的方向上橫向突出。舉例而言，頂點SE可在第一方向D1上突出。
金屬矽化物層MSL可被提供成覆蓋源極/汲極圖案SD。金屬矽化物層MSL可包括上部部分UP及下部部分LP，其中上部部分UP覆蓋源極/汲極圖案SD的第一表面FA1，且下部部分LP覆蓋源極/汲極圖案SD的第二表面FA2。儘管圖中未示出，但在示例性實施例中，可省略金屬矽化物層MSL的下部部分LP。
金屬矽化物層MSL的上部部分UP可包括第一部分PA1及第二部分PA2。第一部分PA1可為上部部分UP的被蝕刻終止層ESL覆蓋的區域。換言之，第一部分PA1可被絕緣材料覆蓋。第二部分PA2可為上部部分UP的被接觸窗AC覆蓋的另一區域。第一部分PA1可與接觸窗AC間隔開。第一部分PA1可不與接觸窗AC垂直地交疊。第二部分PA2可與蝕刻終止層ESL間隔開。第二部分PA2可與接觸窗AC垂直地交疊。第一部分PA1可覆蓋頂點(vertex)SE，且第二部分PA2可覆蓋第一表面FA1的至少一部分。
第一部分PA1的在與第一表面FA1垂直的方向上的厚度可為第一厚度T1。第二部分PA2的在與第一表面FA1垂直的方向上的厚度可為第二厚度T2。第一厚度T1與第二厚度T2可彼此不同。作為實例，第一厚度T1可小於第二厚度T2。由於第一部分PA1與第二部分PA2的厚度彼此不同，因此第一表面FA1在第一部分PA1與第二部分PA2之間的介面處可具有台階式輪廓STP。
當在與第二表面FA2垂直的方向上量測時，金屬矽化物層MSL的下部部分LP可具有第三厚度T3。第三厚度T3可等於或不同於第一厚度T1。
在根據本發明概念的一些示例性實施例的半導體裝置中，金屬矽化物層MSL可包括夾置在接觸窗AC與源極/汲極圖案SD之間的一部分(例如，上部部分UP的第二部分PA2)以及未與接觸窗AC接觸的部分(例如，上部部分UP的第一部分PA1以及下部部分LP)。金屬矽化物層MSL可使得接觸窗AC與源極/汲極圖案SD能夠以增大的接觸面積及/或減小的電阻彼此連接。此可使得能夠改善半導體裝置的電性特性(例如，運作速度)。
圖4及圖5是放大剖視圖，其各自示出根據本發明概念的一些示例性實施例的半導體裝置的一部分(例如，對應於圖2B的部分‘M’)。為說明簡潔起見，先前參照圖1、圖2A至圖2C以及圖3闡述的元件可藉由相同的參考編號進行辨識，而無需重複對其說明。
參照圖1、圖2A至圖2C以及圖4，第一部分PA1的在 與第一表面FA1垂直的方向上的厚度可為第一厚度T1。第二部分PA2的在與第一表面FA1垂直的方向上的厚度可為第二厚度T2。第一厚度T1與第二厚度T2可彼此不同。作為實例，第一厚度T1可大於第二厚度T2。由於第一部分PA1與第二部分PA2的厚度彼此不同，因此第一表面FA1在第一部分PA1與第二部分PA2之間的介面處可具有台階式輪廓STP。
參照圖1、圖2A至圖2C以及圖5，金屬矽化物層MSL可包括第一矽化物圖案MS1及第二矽化物圖案MS2。第二矽化物圖案MS2可提供於金屬矽化物層MSL的上部部分UP的第二部分PA2中。第二矽化物圖案MS2可提供於第一矽化物圖案MS1上。第二矽化物圖案MS2可與接觸窗AC直接接觸。第一矽化物圖案MS1可夾置在源極/汲極圖案SD與接觸窗AC之間。
第二矽化物圖案MS2可含有與第一矽化物圖案MS1相同或不同的金屬元素。作為實例，第一矽化物圖案MS1及第二矽化物圖案MS2可各自獨立地由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者形成或各自獨立地包含矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者。由於金屬矽化物層MSL的第二部分PA2包括第二矽化物圖案MS2，因此第二部分PA2中的金屬元素可不同於第一部分PA1中的金屬元素。
圖6A及圖6B是分別沿圖1的線A-A’及C-C’截取以示出根據本發明概念的一些示例性實施例的半導體裝置的剖視圖。為說明簡潔起見，先前參照圖1、圖2A至圖2C以及圖3闡述的元 件可藉由相同的參考編號進行辨識，而無需重複對其說明。
參照圖1、圖2B、圖6A及圖6B，主動圖案AP的通道區CH可包括多個垂直地堆疊的半導體圖案SP。半導體圖案SP可在與基板100的頂表面垂直的第三方向D3上彼此間隔開。當在平面圖中觀察時，半導體圖案SP可彼此交疊。源極/汲極圖案SD可與半導體圖案SP的側表面直接接觸。換言之，半導體圖案SP可被提供成將相鄰的一對源極/汲極圖案SD彼此連接。儘管示出了三個半導體圖案SP，但本發明概念並非僅限於半導體圖案SP的具體數目。在一些示例性實施例中，半導體圖案SP可具有相同的厚度，但在示例性實施例中，半導體圖案SP可被提供成具有至少兩種不同的厚度。
半導體圖案SP可包含實質上相同的半導體材料。作為實例，半導體圖案SP可由矽、鍺或矽鍺中的至少一者形成或包含矽、鍺或矽鍺中的至少一者。
主動圖案AP上的閘極電極GE可被提供成環繞半導體圖案SP中的至少一者(例如，參見圖6B)。舉例而言，主動圖案AP上的閘極電極GE可被提供成面向半導體圖案SP中的至少一者的頂表面、底表面以及相對的側表面。亦即，根據一些示例性實施例的電晶體可為環閘場效電晶體(gate-all-around field effect transistor)。閘極介電圖案GI可夾置在閘極電極GE與半導體圖案SP之間。
絕緣圖案IP可夾置在源極/汲極圖案SD與閘極電極GE 之間。絕緣圖案IP可夾置在彼此垂直地間隔開的半導體圖案SP之間。絕緣圖案IP可用於使閘極電極GE自源極/汲極圖案SD電性斷開。作為實例，絕緣圖案IP可由氮化矽形成或包含氮化矽。
根據一些示例性實施例的源極/汲極圖案SD可被提供成具有與參照圖1、圖2A至圖2C以及圖3所述者具有實質上相同的形狀及特徵。
圖7是示出根據本發明概念的一些示例性實施例的半導體裝置的平面圖。圖8A至圖8C是分別沿圖7的線A-A’、B-B’及C-C’截取的剖視圖。為說明簡潔起見，先前參照圖1、圖2A至圖2C以及圖3闡述的元件可藉由相同的參考編號進行辨識，而無需重複對其說明。
參照圖7及圖8A至圖8C，可在基板100的上部部分中提供裝置隔離層ST。裝置隔離層ST可包括p型金屬氧化物半導體場效電晶體(PMOSFET)區PR及n型金屬氧化物半導體場效電晶體(NMOSFET)區NR。PMOSFET區PR及NMOSFET區NR可在與基板100的頂表面平行的第一方向D1上彼此間隔開，且裝置隔離層ST可夾置在PMOSFET區PR與NMOSFET區NR之間。PMOSFET區PR與NMOSFET區NR可在與第一方向D1交叉的第二方向D2上延伸。儘管圖中未示出，但位於PMOSFET區PR與NMOSFET區NR之間的裝置隔離層ST的底部水平高度可較位於主動圖案AP1與AP2之間的裝置隔離層ST的底部水平高度深。作為實例，PMOSFET區PR及NMOSFET區NR可為上 面整合有構成半導體裝置的邏輯電路的邏輯電晶體的邏輯單元區。
可在PMOSFET區PR及NMOSFET區NR上提供在第二方向D2上延伸的多個主動圖案AP1及AP2。主動圖案AP1及AP2可包括位於PMOSFET區PR上的第一主動圖案AP1及位於NMOSFET區NR上的第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可為基板100的一些部分且可具有突出形狀。第一主動圖案AP1及第二主動圖案AP2可在第一方向D1上排列。
可於第一主動圖案AP1中的相鄰多者之間界定第一溝渠TR1，且可於第二主動圖案AP2中的相鄰多者之間界定第二溝渠TR2。裝置隔離層ST可被提供成填充第一溝渠TR1及第二溝渠TR2。如在圖式中所示，可在PMOSFET區PR上提供三個第一主動圖案AP1，且可在NMOSFET區NR上提供三個第二主動圖案AP2，但本發明概念並非僅限於此。
可在第一主動圖案AP1的上部部分中提供第一通道區CH1及第一源極/汲極圖案SD1。第一源極/汲極圖案SD1可為p型雜質區。第一通道區CH1中的每一者可夾置在一對第一源極/汲極圖案SD1之間。可在第二主動圖案AP2的上部部分中提供第二通道區CH2及第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可為n型雜質區。第二通道區CH2中的每一者可夾置在一對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為 利用選擇性外延生長製程形成的外延圖案。作為實例，第一源極/汲極圖案SD1可由晶格常數大於基板100的晶格常數的半導體材料形成或包含所述半導體材料。作為實例，第二源極/汲極圖案SD2可包含晶格常數等於或小於基板100的晶格常數的半導體材料。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可被提供成含有彼此不同的半導體材料。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可具有彼此不同的剖面形狀(例如，參見圖8B)。
閘極電極GE可被提供成跨越第一主動圖案AP1及第二主動圖案AP2並在第一方向D1上延伸。閘極電極GE可在第二方向D2上彼此間隔開。當在平面圖中觀察時，閘極電極GE中的每一者可與第一通道區CH1及第二通道區CH2交疊。一對閘極間隔件GS可分別提供於閘極電極GE中每一者的相對的側表面上。閘極介電圖案GI可夾置在閘極電極GE與第一主動圖案AP1及第二主動圖案AP2之間。閘極頂蓋圖案GP可提供於閘極電極GE中的每一者上。
此外，可在一對閘極電極GE之間提供至少一個接觸窗AC，以穿透第一層間絕緣層110及第二層間絕緣層120並電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。
返回參照圖8B，可將在第一方向D1上彼此相鄰地放置的三個第一源極/汲極圖案SD1合併以構成單個第一源極/汲極圖案SD1。可將在第一方向D1上彼此相鄰地放置的三個第二源極/汲極圖案SD2合併以構成單個第二源極/汲極圖案SD2。
可提供覆蓋第一源極/汲極圖案SD1的第一金屬矽化物層MSL1。可提供覆蓋第二源極/汲極圖案SD2的第二金屬矽化物層MSL2。第一金屬矽化物層MSL1及第二金屬矽化物層MSL2中的每一者可包括被蝕刻終止層ESL覆蓋的第一部分PA1以及被接觸窗AC覆蓋的第二部分PA2。位於第一源極/汲極圖案SD1的第一表面FA1上的第一部分PA1的厚度可不同於位於第一表面FA1上的第二部分PA2的厚度。位於第二源極/汲極圖案SD2的第一表面FA1上的第一部分PA1的厚度可不同於位於第一表面FA1上的第二部分PA2的厚度。
第一金屬矽化物層MSL1的厚度可等於或不同於第二金屬矽化物層MSL2的厚度。舉例而言，第一金屬矽化物層MSL1的第二部分PA2的厚度可為第三厚度T3，且第二金屬矽化物層MSL2的第二部分PA2的厚度可為等於或不同於第三厚度T3的第四厚度T4。
第二金屬矽化物層MSL2可含有與第一金屬矽化物層MSL1相同或不同的金屬元素。作為實例，第一金屬矽化物層MSL1及第二金屬矽化物層MSL2可各自獨立地由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者形成或各自獨立地包含矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者。
在一些示例性實施例中，第一金屬矽化物層MSL1及第二金屬矽化物層MSL2中的每一者可更包括自第二部分PA2延伸以覆蓋源極/汲極圖案SD1或SD2的第一部分PA1。因此，第一金 屬矽化物層MSL1及第二金屬矽化物層MSL2中的每一者可使得接觸窗AC與源極/汲極圖案SD1或SD2能夠以增大的接觸面積及/或減小的電阻彼此連接。此可使得能夠改善半導體裝置的電性特性(例如，運作速度)。
圖9、圖11、圖13、圖15、圖17及圖19是示出根據本發明概念的一些示例性實施例一種製作半導體裝置的方法的平面圖。圖10A、圖12A、圖14A、圖16A、圖18A及圖20A是分別沿圖9、圖11、圖13、圖15、圖17及圖19的線A-A’截取的剖視圖。圖10B、圖12B、圖14B、圖16B、圖18B及圖20B是分別沿圖9、圖11、圖13、圖15、圖17及圖19的線B-B’截取的剖視圖。圖12C、圖14C、圖16C、圖18C及圖20C是分別沿圖11、圖13、圖15、圖17及圖19的線C-C’截取的剖視圖。
參照圖9、圖10A及圖10B，可將基板100圖案化以形成第一主動圖案AP1及第二主動圖案AP2。舉例而言，形成第一主動圖案AP1及第二主動圖案AP2可包括在基板100上形成遮罩圖案，並利用所述遮罩圖案作為蝕刻遮罩而各向異性地蝕刻基板100。可在第一主動圖案AP1之間形成第一溝渠TR1。可在第二主動圖案AP2之間形成第二溝渠TR2。基板100可為半導體基板(例如，由矽、鍺或矽-鍺形成)或化合物半導體基板。作為實例，基板100可為矽晶圓。
可形成裝置隔離層ST以填充第一溝渠TR1及第二溝渠TR2。舉例而言，可形成隔離層(例如，氧化矽層)以填充所有的 第一溝渠TR1及第二溝渠TR2。此後，可使絕緣層凹陷以暴露出第一主動圖案AP1的上部部分及第二主動圖案AP2的上部部分。第一主動圖案AP1可構成PMOSFET區PR，且第二主動圖案AP2可構成NMOSFET區NR。
參照圖11及圖12A至圖12C，可跨越第一主動圖案AP1及第二主動圖案AP2來形成犧牲圖案PP。犧牲圖案PP中的每一者可為在第一方向D1上延伸的線狀結構或棒狀結構。舉例而言，形成犧牲圖案PP可包括：在基板100上形成犧牲層，在所述犧牲層上形成硬遮罩圖案145，並利用硬遮罩圖案145作為蝕刻遮罩而對所述犧牲層進行圖案化。所述犧牲層可由多晶矽層形成或包含多晶矽層。
可在犧牲圖案PP中的每一者的相對的側表面上形成一對閘極間隔件GS。形成閘極間隔件GS可包括：在基板100上共形地形成間隔件層，並各向異性地蝕刻所述間隔件層。間隔件層可由SiCN、SiCON或SiN中的至少一者形成或包含SiCN、SiCON或SiN中的至少一者。在某些實施例中，間隔件層可為包含SiCN、SiCON或SiN中的至少二者的多層式結構。
參照圖13及圖14A至圖14C，可在PMOSFET區PR上在犧牲圖案PP中的每一者的兩側上形成第一源極/汲極圖案SD1。詳細而言，可藉由利用硬遮罩圖案145及閘極間隔件GS作為蝕刻遮罩而蝕刻第一主動圖案AP1的上部部分來形成凹槽RS。可執行選擇性外延生長製程以形成第一源極/汲極圖案SD1，且可 在選擇性外延生長製程中使用第一主動圖案AP1的凹槽RS的內側表面作為晶種層。作為形成第一源極/汲極圖案SD1的結果，可在一對第一源極/汲極圖案SD1之間界定第一通道區CH1。在選擇性外延生長製程期間，可將在第一方向D1上彼此相鄰地放置的三個第一源極/汲極圖案SD1合併以構成單個第一源極/汲極圖案SD1。作為實例，選擇性外延生長製程可包括化學氣相沈積(chemical vapor deposition，CVD)製程或分子束外延(molecular beam epitaxy，MBE)製程。
第一源極/汲極圖案SD1中的每一者可由晶格常數大於基板100的第一半導體材料的晶格常數的第二半導體材料形成或包含所述第二半導體材料。舉例而言，第一半導體材料可為矽，且第二半導體材料可為鍺。第一源極/汲極圖案SD1中的每一者可為包括多個半導體層的多層式結構。
可在NMOSFET區NR上在犧牲圖案PP中的每一者的兩側上形成第二源極/汲極圖案SD2。在示例性實施例中，可藉由利用硬遮罩圖案145及閘極間隔件GS作為蝕刻遮罩而蝕刻第二主動圖案AP2的上部部分來形成凹槽。可執行選擇性外延生長製程以形成第二源極/汲極圖案SD2，且可在選擇性外延生長製程中使用第二主動圖案AP2的凹槽的內側表面作為晶種層。作為形成第二源極/汲極圖案SD2的結果，可在一對第二源極/汲極圖案SD2之間界定第二通道區CH2。在選擇性外延生長製程期間，可將在第一方向D1上彼此相鄰地放置的三個第二源極/汲極圖案SD2合併 以構成單個第二源極/汲極圖案SD2。作為實例，第二源極/汲極圖案SD2可由矽形成或包含矽。
可藉由不同的製程依序形成第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。舉例而言，第一源極/汲極圖案SD1與第二源極/汲極圖案SD2可並非同時形成。
參照圖15及圖16A至圖16C，可形成絕緣層ILD以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案145以及閘極間隔件GS。作為實例，絕緣層ILD可由氧化矽形成或包含氧化矽。
此後，可使絕緣層ILD平坦化以暴露出犧牲圖案PP的上表面。可利用回蝕製程或化學機械研磨(chemical mechanical polishing，CMP)製程而執行對絕緣層ILD的平坦化。在平坦化製程期間，可移除所有的硬遮罩圖案145。因此，絕緣層ILD可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。
可以閘極電極GE替換被暴露出的犧牲圖案PP。
以閘極電極GE替換犧牲圖案PP的製程可包括：選擇性地移除被暴露出的犧牲圖案PP以形成空的空間，並在所述空的空間中的每一者中依序形成閘極介電圖案GI、閘極電極GE以及閘極頂蓋圖案GP。
閘極介電圖案GI可藉由原子層沈積(atomic layer deposition，ALD)製程或化學氧化製程而共形地形成。作為實例， 閘極介電圖案GI可由高介電常數介電材料中的至少一者形成或包含高介電常數介電材料中的至少一者。舉例而言，高介電常數介電材料可由以下中的至少一者形成或包括以下中的至少一者：氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
形成閘極電極GE可包括：形成閘極電極層以填充自其移除犧牲圖案PP的空的空間，並使閘極電極層平坦化。作為實例，閘極電極層可由導電金屬氮化物(例如，氮化鈦或氮化鉭)或金屬材料(例如，鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含所述導電金屬氮化物或金屬材料中的至少一者。
可使閘極電極GE的上部部分凹陷。可於閘極電極GE上形成閘極頂蓋圖案GP。閘極頂蓋圖案GP可被形成為完全填充由使閘極電極GE凹陷而形成的區。閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或包含SiON、SiCN、SiCON或SiN中的至少一者。
參照圖17及圖18A至圖18C，可選擇性地移除絕緣層ILD，且因此可暴露出第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。可藉由對被暴露出的第一源極/汲極圖案SD1執行矽化製程而形成第一金屬矽化物層MSL1。第一金屬矽化物層MSL1可被形成為在第一源極/汲極圖案SD1的第一表面FA1上具有均勻的厚度。可藉由對被暴露出的第二源極/汲極圖案SD2執行矽化製程而 形成第二金屬矽化物層MSL2。第二金屬矽化物層MSL2可被形成為在第二源極/汲極圖案SD2的第一表面FA1上具有均勻的厚度。
在一些示例性實施例中，第一金屬矽化物層MSL1與第二金屬矽化物層MSL2可藉由同一矽化製程被同時形成。在一些示例性實施例中，第一金屬矽化物層MSL1與第二金屬矽化物層MSL2可藉由不同矽化製程被依序形成。
在第一源極/汲極圖案SD1的第一表面FA1上的第一金屬矽化物層MSL1的厚度可等於或不同於在第二源極/汲極圖案SD2的第一表面FA1上的第二金屬矽化物層MSL2的厚度。第一金屬矽化物層MSL1與第二金屬矽化物層MSL2可利用相同的金屬元素或不同的金屬元素形成。作為實例，第一金屬矽化物層MSL1及第二金屬矽化物層MSL2可各自獨立地由矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者形成或各自獨立地包含矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷中的至少一者。
可在基板100上共形地形成蝕刻終止層ESL。蝕刻終止層ESL可被形成為直接覆蓋第一金屬矽化物層MSL1及第二金屬矽化物層MSL2。蝕刻終止層ESL可由氮化矽形成或包含氮化矽。
參照圖19及圖20A至圖20C，可形成第一層間絕緣層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2以及第一金屬矽化物層MSL1及第二金屬矽化物層MSL2。可在第一層間絕緣層110上形成第二層間絕緣層120。作為實例，第一層間絕緣層110及第二層間絕緣層120可由氧化矽形成或包含氧化矽。
可形成貫穿第二層間絕緣層120及第一層間絕緣層110並暴露出第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的接觸孔ACH。可利用選擇性地蝕刻第一層間絕緣層110及第二層間絕緣層120的蝕刻製程而執行形成接觸孔ACH。蝕刻終止層ESL可用來保護第一源極/汲極圖案SD1及第二源極/汲極圖案SD2以及第一金屬矽化物層MSL1及第二金屬矽化物層MSL2免於蝕刻製程的損害。可在蝕刻製程期間或之後移除覆蓋第一金屬矽化物層MSL1及第二金屬矽化物層MSL2的蝕刻終止層ESL。
第一金屬矽化物層MSL1的第一部分PA1可被蝕刻終止層ESL覆蓋，而作為移除蝕刻終止層ESL的結果，第一金屬矽化物層MSL1的第二部分PA2可被暴露至接觸孔ACH。可對第一金屬矽化物層MSL1的第二部分PA2執行表面處理製程，且因此第一金屬矽化物層MSL1的第二部分PA2可具有不同於第一部分PA1的厚度。
在一些示例性實施例中，表面處理製程可包括熱處理製程。在其中表面處理製程是熱處理製程的情形中，第一金屬矽化物層MSL1的第二部分PA2的厚度可大於第一部分PA1的厚度(例如，參見圖3)。在一些示例性實施例中，表面處理製程可包括蝕刻製程。在其中表面處理製程是蝕刻製程的情形中，第一金屬矽化物層MSL1的第二部分PA2的厚度可小於第一部分PA1的厚度(例如，參見圖4)。在一些示例性實施例中，表面處理製程可為另外的矽化製程。可將與用於第一金屬矽化物層MSL1的金屬元 素不同的金屬元素用於所述另外的矽化製程。在此種情形中，第一金屬矽化物層MSL1的第二部分PA2可被形成為具有雙層式結構(例如，參見圖5)。
第二金屬矽化物層MSL2的第一部分可被蝕刻終止層ESL覆蓋，而作為移除蝕刻終止層ESL的結果，第二金屬矽化物層MSL2的第二部分可被暴露至接觸孔ACH。可對第二金屬矽化物層MSL2的第二部分執行表面處理製程，且因此第二金屬矽化物層MSL2的第二部分可具有不同於第一部分的厚度。可以與對第一金屬矽化物層MSL1執行的上述表面處理製程實質上相同的方式執行對第二金屬矽化物層MSL2的表面處理製程。
在一些示例性實施例中，對第一金屬矽化物層MSL1的表面處理製程可與對第二金屬矽化物層MSL2的表面處理製程同時執行。在一些示例性實施例中，對第一金屬矽化物層MSL1的表面處理製程與對第二金屬矽化物層MSL2的表面處理製程可藉由不同的方法依序執行。舉例而言，對第一金屬矽化物層MSL1的表面處理製程可為熱處理製程，且對第二金屬矽化物層MSL2的表面處理製程可為蝕刻製程。
返回參照圖7及圖8A至圖8C，可在接觸孔ACH中形成接觸窗AC以與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2接觸。形成接觸窗AC可包括：形成阻障層160以局部地填充接觸孔ACH中的每一者，並形成導電柱165以完全填充提供有阻障層160的接觸孔ACH中的每一者。
在一些示例性實施例中，由於對第一金屬矽化物層MSL1及第二金屬矽化物層MSL2中的每一者的第二部分PA2執行了表面處理製程，因此可減小接觸窗AC與第一金屬矽化物層MSL1及第二金屬矽化物層MSL2之間的電阻。
圖21及圖22是沿圖7的線B-B’截取以示出根據本發明概念的一些示例性實施例的半導體裝置的剖視圖。為說明簡潔起見，先前參照圖7及圖8A至圖8C闡述的元件可藉由相同的參考編號進行辨識，而無需重複對其說明。
參照圖7、圖8A、圖8C及圖21，接觸窗AC可被提供成電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者。位於第一源極/汲極圖案SD1下方的三個第一主動圖案AP1中的至少一者可不與連接至第一源極/汲極圖案SD1的接觸窗AC垂直地交疊。舉例而言，第一主動圖案AP1中的第三者可不與連接至第一源極/汲極圖案SD1的接觸窗AC垂直地交疊。
位於第二源極/汲極圖案SD2下方的三個第二主動圖案AP2中的至少一者可不與連接至第二源極/汲極圖案SD2的接觸窗AC垂直地交疊。舉例而言，第二主動圖案AP2中的第三者可不與連接至第二源極/汲極圖案SD2的接觸窗AC垂直地交疊。
第一金屬矽化物層MSL1的第一部分PA1可被提供成覆蓋位於第一主動圖案AP1中的第三者上的第一源極/汲極圖案SD1。第二金屬矽化物層MSL2的第一部分PA1可被提供成覆蓋位於第二主動圖案AP2中的第三者上的第二源極/汲極圖案SD2。
在一些示例性實施例中，相較於圖8B所示的先前實施例，可減小接觸窗AC與金屬矽化物層MSL1或MSL2之間的接觸面積。然而，金屬矽化物層MSL1或MSL2的第一部分PA1可覆蓋源極/汲極圖案SD1或SD2的不與接觸窗AC交疊的一部分。此可使得可減小接觸窗AC與源極/汲極圖案SD1或SD2之間的電阻。
參照圖7、圖8A、圖8C及圖22，在第一方向D1上彼此相鄰地排列的第一源極/汲極圖案SD1可不進行合併且可彼此分隔開。在第一方向D1上彼此相鄰地排列的第二源極/汲極圖案SD2可不進行合併且可彼此分隔開。
第一金屬矽化物層MSL1可提供於第一源極/汲極圖案SD1中的每一者上，且第二金屬矽化物層MSL2可提供於第二源極/汲極圖案SD2中的每一者上。第一金屬矽化物層MSL1中的每一者可包括被蝕刻終止層ESL覆蓋的第一部分PA1以及被接觸窗AC覆蓋的第二部分PA2。第二金屬矽化物層MSL2中的每一者可包括被蝕刻終止層ESL覆蓋的第一部分PA1以及被接觸窗AC覆蓋的第二部分PA2。
根據本發明概念的一些示例性實施例，一種半導體裝置可包括金屬矽化物層，從而使得接觸窗與源極/汲極圖案能夠以增大的接觸面積及/或減小的電阻彼此連接。因此，半導體裝置可具有改善的電性特性(例如，運作速度)。
儘管已特別示出並闡述了本發明概念的示例性實施 例，但此項技術中具有通常知識者將理解，在不背離所附申請專利範圍的精神及範圍的條件下可作出各種形式及細節上的變化。
160‧‧‧阻障層
165‧‧‧導電柱
AC‧‧‧接觸窗
ESL‧‧‧蝕刻終止層
FA1‧‧‧第一表面
FA2‧‧‧第二表面
MSL‧‧‧金屬矽化物層
LP‧‧‧下部部分
UP‧‧‧上部部分
PA1‧‧‧第一部分
PA2‧‧‧第一部分
M‧‧‧部分
D1‧‧‧第一方向
D3‧‧‧第三方向
SD‧‧‧源極/汲極圖案
SE‧‧‧頂點
ST‧‧‧裝置隔離層
STP‧‧‧台階式輪廓
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度

Claims (16)

  1. 一種半導體裝置，包括：基板，包括第一主動圖案，所述第一主動圖案自所述基板的頂表面垂直地突出；第一源極/汲極圖案，填充所述第一主動圖案的上部部分中的第一凹槽，所述第一源極/汲極圖案具有第一表面、第二表面以及所述第一表面及所述第二表面相遇的頂點(vertex)；第一金屬矽化物層，位於所述第一源極/汲極圖案上，所述第一金屬矽化物層包括覆蓋所述頂點的第一部分及覆蓋所述第一表面的至少一部分的第二部分；以及第一接觸窗，接觸所述第一金屬矽化物層的所述第二部分，其中所述第一部分和所述第二部分彼此連接以構成連續層，且其中所述第一部分的厚度不同於所述第二部分的厚度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第二部分與所述第一接觸窗垂直地交疊，且所述第一部分與所述第一接觸窗間隔開。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一表面與所述第一源極/汲極圖案的中心之間的距離在遠離所述基板的方向上減小。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一金屬矽化物層包括覆蓋所述第一源極/汲極圖案的所述第二表面 的下部部分。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第一部分的厚度小於所述第二部分的厚度。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第二部分包括第一矽化物圖案及位於所述第一矽化物圖案上的第二矽化物圖案。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一部分中的金屬元素不同於所述第二部分中的金屬元素。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括：第二主動圖案，自所述基板的所述頂表面垂直地突出；第二源極/汲極圖案，填充所述第二主動圖案的上部部分中的第二凹槽；第二接觸窗，電性連接至所述第二源極/汲極圖案；以及第二金屬矽化物層，位於所述第二源極/汲極圖案與所述第二接觸窗之間，其中所述第一源極/汲極圖案與所述第二源極/汲極圖案具有彼此不同的導電類型，且與所述第二接觸窗接觸的所述第二金屬矽化物層的厚度不同於所述第二部分的厚度。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第一金屬矽化物層中的金屬元素不同於所述第二金屬矽化物層中的金屬元素。
  10. 如申請專利範圍第1項所述的半導體裝置，更包括：第二主動圖案，自所述基板的所述頂表面垂直地突出，其中所述第一源極/汲極圖案自所述第一主動圖案延伸至所述第二主動圖案且填充在所述第二主動圖案的上部部分中形成的第二凹槽，所述第一金屬矽化物層的所述第一部分覆蓋所述第二主動圖案上的所述第一源極/汲極圖案，且當在平面圖中觀察時，所述第二主動圖案不與所述第一接觸窗交疊。
  11. 一種半導體裝置，包括：基板，包括第一主動圖案，所述第一主動圖案自所述基板的頂表面垂直地突出；第一源極/汲極圖案，填充所述第一主動圖案的上部部分中的第一凹槽，所述第一源極/汲極圖案具有第一表面、第二表面以及所述第一表面及所述第二表面相遇的頂點；第一金屬矽化物層，位於所述第一源極/汲極圖案上，所述第一金屬矽化物層包括覆蓋所述頂點的第一部分和覆蓋所述第一表面的至少一部分的第二部分；第一接觸窗，通過所述第一金屬矽化物層電性連接至所述第一源極/汲極圖案；以及蝕刻終止層，覆蓋所述第一金屬矽化物層的所述第一部分；其中所述第一接觸窗覆蓋所述第一金屬矽化物層的所述第二 部分，且所述第一部分的厚度不同於所述第二部分的厚度。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第一部分及所述第二部分位於所述第一源極/汲極圖案的所述第一表面上。
  13. 如申請專利範圍第11項所述的半導體裝置，其中所述第一部分的厚度小於所述第二部分的厚度。
  14. 如申請專利範圍第11項所述的半導體裝置，其中所述第一部分中的金屬元素不同於所述第二部分中的金屬元素。
  15. 如申請專利範圍第11項所述的半導體裝置，更包括：第二主動圖案，自所述基板的所述頂表面垂直地突出；第二源極/汲極圖案，填充所述第二主動圖案的上部部分中的第二凹槽；第二金屬矽化物層，位於所述第二源極/汲極圖案上；以及第二接觸窗，通過所述第二金屬矽化物層電性連接至所述第二源極/汲極圖案，其中所述第一源極/汲極圖案與所述第二源極/汲極圖案具有彼此不同的導電類型，且與所述第二接觸窗垂直地交疊的所述第二金屬矽化物層的厚度不同於所述第一金屬矽化物層的所述第二部分的厚度。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述第一金屬矽化物層中的金屬元素不同於所述第二金屬矽化物層中 的金屬元素。
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