TWI794062B - 半導體元件結構的製備方法 - Google Patents

Abstract

一種半導體元件結構的製備方法。該製備方法包括：提供一基底，該基底具有一表面；在該表面上形成一第一閘極結構；在該表面上形成一第二閘極結構；在該基底中並在該第一閘極結構和該第二閘極結構之間形成一第一井區；在該第一閘極結構和該第二閘極結構之間的一溝槽內形成一導電接觸；以及在該第一井區中形成一第一結構，其中該第一結構從該導電接觸的一底部逐漸縮小。

Description

半導體元件結構的製備方法

本申請案主張美國第17/562,362號及第17/562,210號專利申請案之優先權（即優先權日為「2021年12月27日」），其內容以全文引用之方式併入本文中。

本揭露關於一種半導體結構，特別是關於一種包括具有銳角的矽化鈷結構的半導體元件結構。

隨著積體電路占用面積的減少，接觸(contact)和閘極結構之間的距離也相應地減少，將可能導致源極/汲極的洩漏。氧化矽或氮化矽可做為防止金屬矽化物在半導體元件的接觸側表面上形成。然而，氧化矽或氮化矽可能會造成接觸電阻的增加，因此對半導體元件的性能產生不利的影響。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體元件結構。該半導體元件結構包括一基底、一第一閘極結構、一第二閘極結構、一第一井區以及一第一結構。該基底具有一第一表面和與該第一表面相對的一第二表面。該第一閘極結構設置在該第一表面上。該第二閘極結構設置在該第一表面上。該第一井區位於該基底中，並在該第一閘極結構和該第二閘極結構之間。該第一結構設置在該第一井區中。該第一結構的形狀具有一銳角。

本揭露的另一個方面提供一種半導體元件結構。該半導體元件結構包括一基底、一第一閘極結構、一第二閘極結構、一導電接觸、一第一井區以及一第一結構。該基底具有一表面。該第一閘極結構設置在該表面上。該第二閘極結構設置在該表面上。該導電接觸位於該第一閘極結構和該第二閘極結構之間。該第一井區位於該基底中，並在該第一閘極結構和該第二閘極結構之間。該第一結構嵌入在該第一井區內，並從該導電接觸的一底部逐漸縮小。該第一結構包括矽化鈷。

本揭露的另一個方面提供一種半導體元件結構的製備方法。該製備方法包括：提供一基底，該基底具有一表面；在該表面上形成一第一閘極結構；在該表面上形成一第二閘極結構；在該基底中並在該第一閘極結構和該第二閘極結構之間形成一第一井區；在該第一閘極結構和該第二閘極結構之間的一溝槽內形成一導電接觸；以及在該第一井區中形成一第一結構，其中該第一結構從該導電接觸的一底部逐漸縮小。

本揭露的實施例揭露一種在基底中具有金屬矽化物的半導體元件結構。上述金屬矽化物不存在於該半導體元件結構的閘極結構之間的溝槽側壁。因此降低半導體元件結構中的接觸電阻。此外，該半導體元件結構包括氮化鈦層。氮化鈦層做為形成金屬矽化物的擴散阻障層。氮化鈦層的厚度可調，以防止金屬矽化物形成在半導體元件結構的閘極結構之間的溝槽側壁上，並防止接觸電阻增加。在一個比較的例示中，在半導體元件結構的閘極結構之間的溝槽側壁上形成氧化矽/氮化矽。氧化矽/氮化矽具有較大的接觸電阻，因此增加了閘極結構和金屬矽化物之間的接觸電阻。與比較例相比，在本揭露的實施例中，可以調整氮化鈦的厚度，以防止金屬矽化物在半導體元件結構的閘極結構之間的溝槽側壁上形成，防止接觸電阻增加，因此可以提高半導體元件結構的性能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不旨在一個實施例的特徵適用於另一個實施例，即使它們共用相同的參考數位。

應理解的是，儘管術語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分。可用於描述各種元素、部件、區域、層或部分，但這些元素、部件、區域、層或部分不受這些術語的限制。相反，這些術語只是用來區分一個元素、元件、區域、層或部分與另一個區域、層或部分。因此，下面討論的第一個元素、元件、區域、層或部分可以被稱為第二個元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的術語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"和"該"旨在包括複數形式，除非上下文明確指出。應進一步理解，術語”包括”和”包含”在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或複數個其他特徵、整數、步驟、操作、元素、元件或其組。

請參考圖1A和圖1B。圖1A是半導體元件結構1的佈局的俯視示意圖。該佈局包括閘極區101和源極/汲極區102。圖1B是半導體元件結構1沿圖1A中所示的虛線A-A'的剖視圖。

參照圖1A，接觸區103與閘極區101間隔距離L，當半導體元件結構1的尺寸減小時，距離L需要相應減小，因為，當半導體元件結構1的閘極長度減小時，半導體元件結構1的閾值電壓(threshold voltage)變得難以控制，這可能引起意外的電流洩漏。在習用製程中，矽化鈷是在接觸(contact)的側壁上形成。該矽化鈷可以是橢圓形。形成在接觸側壁上的矽化鈷可能導致電流洩漏。為了防止矽化鈷在接觸的側壁上形成，在接觸的側壁上形成一層氮化矽。雖然氮化矽層可以防止矽化鈷在接觸的側壁上形成，但它會增加接觸電阻。本文揭露的方法消除了氮化矽層。矽化鈷是金字塔形的。矽化鈷允許在不引起電流洩漏的情況下減少長度L，並且還能降低接觸電阻。

參照圖1B，半導體元件結構1可包括基底10、閘極結構11、汲極區12、源極區13、矽化金屬結構14、間隙子15和16、輕度摻雜汲極(LDD)區17、暈區18和導電接觸19c。為了簡潔起見，圖1B中省略了半導體元件結構1的一些元素。

基底10可以具有表面10s。閘極結構11形成在表面10s上。汲極區12形成在表面10s之下。源極區13形成在表面10s之下。矽化金屬結構14形成在表面10s之下。矽化金屬結構14可以是金字塔形。矽化金屬結構14可以是圓錐形。在一些實施例中，矽化金屬結構14的剖面可以是三角形。導電接觸19c包括側壁19s1和19s2。導電接觸19c的側壁19s1和19s2不含矽化金屬結構14。矽化金屬結構14與導電接觸19c的側壁19s1和19s2間隔開。

虛線顯示了透過導電接觸19c並從汲極區12指向源極區13的電流路徑19p。使用矽化金屬結構14，可降低導電接觸19c的電阻。

隨著半導體元件結構1的縮小，汲極區12和源極區13之間的距離也相應縮小，這使得在閘極結構11兩端的接面(junction)的載子(carrier)在一大電場的作用下加速前進。在一些實施例中，在汲極區12和閘極結構11的一端的接面附近形成了LDD區17。在一些實施例中，另一個LDD區17形成在源極區13和閘極結構11的另一端之間的接面附近。LDD區17可以減少接面處的載子數量，因此減少半導體元件結構1的熱載子效應。在一些實施例中，LDD區17與閘極結構11相鄰，使用具有與汲極區12和源極區13相同導電類型的不同摻雜物材料形成。

在一些實施例中，暈區18是形成在汲極區12和源極區13旁邊的一摻雜區域。在一些實施例中，暈區18在基底10中形成的比LDD區17更深。暈區18的形成是為了提高半導體元件結構1的閾值電壓。暈區18可以減少半導體元件結構1的短通道效應。在一些實施例中，暈區18是使用與基底10相同導電類型的摻雜物材料形成。

圖2A是剖視圖，例示本揭露一些實施例之半導體元件結構。參照圖2A，半導體元件結構2可包括基底20、閘極結構21a和21b、結構23、間隙子24和25以及層28和29。基底20可以具有表面(或上表面)20s1和表面(或下表面)20s2。表面20s1與表面20s2相對。在本揭露內容中，表面20s1也可稱為主動面。在本揭露內容中，表面20s2也可稱為後側表面。

基底20可以是一半導體基底，如一塊狀(bulk)半導體、一絕緣體上的半導體(SOI)基底，或類似基底。在一些實施例中，基底20包括一第一導電類型。在一些實施例中，該第一導電類型是p型。在一些實施例中，p型摻雜物包括硼(B)、其他第III族元素，或其任何組合。在一些實施例中，該第一導電類型是n型。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他第V族元素，或其任何組合。

閘極結構21a和21b形成在表面20s1上。間隙子24可包括兩個部分24a和24b。在一些實施例中，間隙子24的部分24a形成在閘極結構21a上。在一些實施例中，間隙子24的部分24b形成在閘極結構21b上。半導體元件結構2包括間隙子25。間隙子25包括形成在間隙子24的部分24a和24b上的部分25a和25b。間隙子25包括在基底20和間隙子24之間的部分25c和25d。在一些實施例中，間隙子25的部分25a形成在間隙子24的部分24a上。在一些實施例中，間隙子25的部分25b形成在間隙子24的部分24b上。

在基底20中形成井區22。井區22形成在表面20s1之下。井區22形成在閘極結構21a和21b之間。在一些實施例中，井區22包括一第二導電類型，與基底20的第一導電類型不同。在基底20中形成結構23。在一些實施例中，在井區22中形成結構23。在一些實施例中，結構23嵌入在井區22內。

在一些實施例中，間隙子24的部分24a從閘極結構21a連續延伸到井區22。在一些實施例中，間隙子24的部分24b從閘極結構21b連續延伸到井區22。在一些實施例中，間隙子25的部分25c和25d被基底20和間隙子24封裝(encapsulated)。

在基底20中形成井區26。在一些實施例中，井區26形成在表面20s1之下。在一些實施例中，井區26嵌入在基底20內。在一些實施例中，井區26包括一第二導電類型，與基底20的第一導電類型不同。在一些實施例中，間隙子24的部分24a與井區26接觸。在一些實施例中，間隙子24的部分24a從閘極結構21a連續延伸到基底20的井區26。在一些實施例中，井區26與井區22間隔開。

在基底20中形成井區27。在一些實施例中，井區27形成在表面20s1之下。在一些實施例中，井區27嵌入在基底20內。在一些實施例中，井區27包括該第二導電類型，與基底20的第一導電類型不同。在一些實施例中，間隙子24的部分24b與井區27接觸。在一些實施例中，間隙子24的部分24b從閘極結構21b連續延伸到基底20的井區27。在一些實施例中，井區27與井區22間隔開。

在間隙子25上形成層28。在一些實施例中，結構23與層28接觸。在一些實施例中，層28的垂直表面28s不含結構23。在一些實施例中，結構23與層28的垂直表面28s1間隔開。在一些實施例中，層28包括金屬氧化物。在一些實施例中，層28包括金屬氮化物。在一些實施例中，層28包括金屬矽化物。在一些實施例中，層28包括氮化鈦。在一些實施例中，可以根據需求調整層28的厚度。

在層28上形成層29。在一些實施例中，層28做為阻障層，以隔離層29和基底20和間隙子25。層29包括設置在閘極結構21a和21b之間的導電接觸29c。導電接觸29c可設置在閘極結構21a和21b之間的溝槽內。結構23設置在導電接觸29c的下方。在一些實施例中，層28覆蓋導電接觸29c的三個側壁。層28形成在導電接觸29c的側壁上。在一些實施例中，層29包括金屬材料。在一些實施例中，層29包括鎢。

圖2B是圖2A中所示的虛線矩形A的放大圖。在一些實施例中，結構23的剖面具有銳角23A。在一些實施例中，結構23可以是金字塔形。在一些實施例中，結構23向基底20的表面20s2逐漸縮小。在一些實施例中，層28的垂直表面28s1不含結構23。在一些實施例中，結構23與層28的垂直表面28s1間隔開。

在一些實施例中，結構23包括金屬矽化物。在一些實施例中，結構23包括矽化鈷。在一些實施例中，結構23的剖面23C1比結構23的剖面23C2更靠近表面20s1。結構23的剖面23C1具有長度L1。結構23的剖面23C2具有長度L2。在一些實施例中，長度L2與長度L1不同。在一些實施例中，長度L1大於長度L2。

在一些實施例中，層28包括嵌入在基底20內的底部28b。在一些實施例中，結構23與層28的底部28b接觸。在一些實施例中，層29的底部29b與層28的底部28b接觸。結構23從層28的底部28b逐漸縮小。結構23從導電接觸29c的底部29b逐漸縮小。

圖3A、圖3B、圖3C、圖3D、圖3F、圖3G、圖3H、圖3I和圖3J例示本揭露一些實施例之半導體元件結構的各個製備階段。

參照圖3A，可提供基底20。閘極結構21a可形成在基底201的表面20s1上。閘極結構21b可形成在基底20的表面20s1上。可在基底20中形成井區22。在一些實施例中，井區22可形成在閘極結構21a和21b之間。閘極結構21a和21b上可形成間隙子24。在間隙子上可形成間隙子25。在基底20中可形成井區26。在一些實施例中，井區26可形成在基底201的表面20s1之下。

在一些實施例中，間隙子24的一部分與井區26接觸。在一些實施例中，間隙子24的一部分嵌入在井區26中。井區27可形成在基底20中。井區27可形成在基底201的表面20s1之下。在一些實施例中，間隙子24的一部分與井區27接觸。在一些實施例中，間隙子24的一部分嵌入在井區27中。在一些實施例中，基底20具有凹部20r。凹部20r凹陷在表面20s1之下。在一些實施例中，在閘極結構21a和21b之間形成溝槽29t，溝槽29t由間隙子25和基底20的凹部20r界定。

參照圖3B，可在間隙子25上形成層28'。層28'可藉由化學氣相沉積(CVD)、電漿增強CVD(PECVD)、可流動CVD(FCVD)、旋塗、濺鍍或類似方法形成。層28'也形成在基底20的凹部20r和溝槽29t的側壁上。在一些實施例中，層28'包括鈦、氮化鈦、鉭、氮化鉭、氧化矽、氮化矽或類似材料中的一種。在一些實施例中，層28'包括氮化鈦。

參照圖3C，層28'的一部分被移除，而形成在溝槽29t的側壁29s上的層28'的部分則被保留。在一些實施例中，形成在間隙子25上的層28'被移除。在一些實施例中，形成在基底20的凹部20r上的層28'的一部分被移除。層28'的該部分可藉由，例如，蝕刻技術去除。在一些實施例中，蝕刻技術包括乾蝕刻、濕蝕刻或類似的技術。在一些實施例中，層28'做為防止圖2A中所示的結構23在溝槽29t的側壁29s上形成。

參照圖3D，在間隙子25和基底20的凹部20r上形成層30。在一些實施例中，層30形成在溝槽29t的底部。在一些實施例中，層30可藉由例如物理氣相沉積(PVD)形成。藉由CVD形成的層28'的沉積濃度與藉由PVD形成的層30不同。藉由CVD形成的層28'的晶體密度與藉由PVD形成的層30的不同。在一些實施例中，層30包括鈦、氮化鈦、鉭、氮化鉭、氧化矽、氮化矽或類似材料中的一種。在一些實施例中，層30包括氮化鈦。

參照圖3F，在層30上形成層32。層32與層30接觸。層32的一部分形成在溝槽29t內。層32的一部分填滿溝槽29t。在一些實施例中，層32包括金屬材料。在一些實施例中，層32包括鈷。在一些實施例中，層32是藉由電漿增強的原子層沉積(ALD)形成。

參照圖3G，對圖3F所示的結構進行一熱製程。在一些實施例中，層30做為擴散阻障層，用於在基底20中形成結構23。在一些實施例中，層30做為矽化物相變層。在該熱製程中，層32的材料與基底20的材料相互作用，結構23從層30向井區22逐漸形成。

結構23與層30接觸。在一些實施例中，結構23不在層28'的垂直表面28's上。在一些實施例中，結構23不與層28'接觸。在一些實施例中，結構23不與層32接觸。結構23形成在井區22中。在一些實施例中，結構23從表面20s1逐漸縮小。

參照圖3H，層32被移除。層32是藉由，例如，蝕刻技術去除。在一些實施例中，蝕刻技術包括乾式蝕刻、濕式蝕刻或類似方法。在一些實施例中，層30的一部分被保留在間隙子25和基底20的凹部20r上。在一些實施例中，層28'的一部分被保留在溝槽29t的側壁29s上。

參照圖3I，在圖3H所示的結構上可形成層28。在一些實施例中，層28形成在層30的剩餘部分和層28'的剩餘部分上。在一些實施例中，層28可藉由化學氣相沉積(CVD)形成。在一些實施例中，層28包括鈦、氮化鈦、鉭、氮化鉭、氧化矽、氮化矽或類似材料中的一種。在一些實施例中，層28包括氮化鈦。層28的厚度可以根據需求進行調整。在一些實施例中，層28和層28'的總厚度可以在約1至5奈米(nm)的範圍內。在一些實施例中，層28和層30的總厚度可以30在大約1至5奈米的範圍內。在一些實施例中，層28和層28'的總厚度可以是約3奈米。在一些實施例中，層28和層30的總厚度可以是約3奈米。

參照圖3J，可以在層28上形成層29。在一些實施例中，層28做為阻障層，以防止層29滲透到基底20中。在一些實施例中，層29可以藉由化學氣相沉積(CVD)形成。層29也在溝槽29t內形成。在一些實施例中，在溝槽29t內形成的層29是導電接觸29c。導電接觸29c形成在閘極結構21a和21b之間。在一些實施例中，層29包括金屬材料。在一些實施例中，層29包括鎢。

圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I和圖3J例示本揭露一些實施例之半導體元件結構的各個製備階段。

圖3A、圖3B、圖3C、圖3D、圖3F、圖3G、圖3H、圖3I和圖3J的階段與前面所述相同。圖3E是在圖3D的階段之後進行。參照圖3E，在層30上進行一非晶化植入(PAI)31。在PAI之後，層30的結構被降解(degraded)。在一些實施例中，層30成為非晶化(amorphous)。之後，圖3F、圖3G、圖3H、圖3I和圖3J的階段跟隨圖3E的階段。在一些實施例中，圖3E的階段可以是選擇性的。藉由實施圖3E的階段，層32的非晶原子可以更容易遷移到基底20中以形成結構23。

圖3A、圖3B、圖3C、圖3D、圖3F、圖3G、圖3K、圖3L和圖3M例示本揭露一些實施例之半導體元件結構的各個製備階段。

圖3A、圖3B、圖3C、圖3D、圖3F和圖3G的階段與前面所述相同。圖3K、圖3L和圖3M在圖3G的階段之後進行。

參照圖3K，層28'、層30和層32可被完全去除，而間隙子25和基底20的凹部20r被曝露出。層28'、層30和層32是藉由，例如，蝕刻技術去除。在一些實施例中，蝕刻技術包括乾式蝕刻、濕式蝕刻或類似方法。

參照圖3L，可在圖3K所示的結構上形成層28。在一些實施例中，層28可形成在間隙子25和基底20的凹部20r上。在一些實施例中，層28形成在溝槽29t的側壁29s上。在一些實施例中，層28可藉由化學氣相沉積(CVD)形成。在一些實施例中，層28包括鈦、氮化鈦、鉭、氮化鉭、氧化矽、氮化矽或類似材料中的一種。在一些實施例中，層28包括氮化鈦。在一些實施例中，層28的厚度可根據需求進行調整。在一些實施例中，層28的厚度可以在約1至5奈米的範圍內。在一些實施例中，層28的厚度可以是約3奈米。

參照圖3M，可以在層28上形成層29。在一些實施例中，層28做為阻障層，以防止層29滲透到基底20中。在一些實施例中，層29可藉由化學氣相沉積(CVD)形成。層29也在溝槽29t內形成。在一些實施例中，在溝槽29t內形成的層29是導電接觸29c。導電接觸29c形成在閘極結構21a和21b之間。在一些實施例中，層29包括金屬材料。在一些實施例中，層29包括鎢。

圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3K、圖3L和圖3M例示本揭露一些實施例之半導體元件結構的各個製備階段。

圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G的階段與之前所述相同。圖3K、圖3L和圖3M也與前面所述相同。圖3K、圖3L和圖3M是在圖3G的階段之後進行。

圖4是流程圖，例示本揭露各個方面之半導體元件結構的製備方法40。

製備方法40從操作S41開始，其中提供一基底。該基底具有一表面。

製備方法40繼續進行操作S42，其中形成一第一閘極結構。該第一閘極結構是在該表面上形成。

製備方法40繼續進行操作S43，其中形成一第二閘極結構。該第二閘極結構是在該表面上形成。

製備方法40繼續進行操作S44，其中在該基底中形成一第一井區。該第一井區形成在該第一閘極結構和該第二閘極結構之間。

製備方法40繼續進行操作S45，其中在一溝槽內形成一導電接觸。該溝槽形成在該第一閘極結構和該第二閘極結構之間。

製備方法40繼續進行操作S46，其中在該第一井區中形成一第一結構。該第一結構從該導電接觸的一底部逐漸縮小。

製備方法40僅僅是一個例示，並不旨在將本揭露內容限制在申請專利範圍中明確提到的範圍之外。可在製備方法40的每個操作之前、期間或之後提供額外的操作，所述的一些操作可以被替換、消除或重新組織，用於該製備方法的其他實施例。在一些實施例中，製備方法40還可包括圖4中未描繪的操作。

圖5A和圖5B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。

參照圖5A，製備方法50從操作S51A開始，其中提供一基底。該基底具有一表面。

製備方法50繼續進行操作S51B，其中形成一第一閘極結構和一第二閘極結構。該第一和該第二閘極結構形成在該基底的該表面上。

製備方法50繼續進行操作S51C，其中在該第一和該第二閘極結構上形成一間隙子。

製備方法50繼續進行操作S51D，其中在該第一和該第二閘極結構之間形成一溝槽。操作S51D對應於圖3A的階段。

製備方法50繼續進行操作S51E，其中在該基底和該間隙子上形成一第一層。操作S51E對應於圖3B的階段。在一些實施例中，該第一層包括氮化鈦。

製備方法50繼續進行操作S51F，其中該第一層未形成在該溝槽側壁上的部分被移除。操作S51F對應於圖3C的階段。

參照圖5B，操作S51G在操作S51F之後。製備方法50繼續進行操作S51G，其中在該基底和該間隙子上形成一第二層。操作S51G對應於圖3D的階段。在一些實施例中，該第二層包括氮化鈦。

製備方法50繼續進行操作S51H，其中在該第二層上形成一第三層。操作S51H對應於圖3F的階段。在一些實施例中，該第三層包括鈷。

製備方法50繼續進行操作S51I，其中在該基底中形成一第一結構。該第一結構從該基底的該表面逐漸變小。操作S51I對應於圖3G的階段。

製備方法50繼續進行操作S51J，其中該第三層，和該第一和該第二層的一部分被移除。操作S51J對應於圖3H的階段。

製備方法50繼續進行操作S51K，其中在該第一和該第二層的保留部分上形成一第四層。操作S51K對應於圖3I的階段。在一些實施例中，該第四層包括氮化鈦。

製備方法50繼續進行操作S51L，其中在該第四層上形成一第五層。操作S51L對應於圖3J的階段。在一些實施例中，該第五層包括鎢。

製備方法50僅僅是一個例示，並不旨在將本揭露的內容限制在申請專利範圍中明確提到的範圍之外。可以在製備方法50的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或重新組織以用於該製備方法的額外實施例。在一些實施例中，製備方法50還可包括圖5A和圖5B中未描繪的操作。

圖6A和圖6B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。

參照圖6A，製備方法60從操作S61A開始，其中提供一基底。該基底具有一表面。

製備方法60繼續進行操作S61B，其中形成一第一閘極結構和一第二閘極結構。該第一和該第二閘極結構形成在該基底的該表面上。

製備方法60繼續進行操作S61C，其中在該第一和該第二閘極結構上形成一間隙子。

製備方法60繼續進行操作S61D，其中在該第一和該第二閘極結構之間形成一溝槽。操作S61D對應於圖3A的階段。

製備方法60繼續進行操作S61E，其中在該基底和該間隙子上形成一第一層。操作S61E對應於圖3B的階段。在一些實施例中，該第一層包括氮化鈦。

製備方法60繼續進行操作S61F，其中該第一層未形成在該溝槽側壁上的部分被移除。操作S61F對應於圖3C的階段。

參照圖6B，操作S61G在操作S61F之後。製備方法60繼續進行操作S61G，其中在該基底和該間隙子上形成一第二層。操作S61G對應於圖3D的階段。在一些實施例中，該第二層包括氮化鈦。

製備方法60繼續進行操作S61H，其中對該第二層執行一非晶化植入。操作S61H對應於圖3E的階段。

製備方法60繼續進行操作S61I，其中在該第二層上形成一第三層。操作S61I對應於圖3F的階段。在一些實施例中，該第三層包括鈷。

製備方法60繼續進行操作S61J，其中在該基底中形成一第一結構。該第一結構從該基底的該表面逐漸變小。操作S61J對應於圖3G的階段。

製備方法60繼續進行操作S61K，其中該第三層，和第一和第二層的一部分被移除。操作S61K對應於圖3H的階段。

製備方法60繼續進行操作S61L，其中在該第一和該第二層的保留部分上形成一第四層。操作S61L對應於圖3I的階段。在一些實施例中，該第四層包括氮化鈦。

製備方法60繼續進行操作S61M，其中在該第四層上形成一第五層。操作S61M對應於圖3J的階段。在一些實施例中，該第五層包括鎢。

製備方法60僅僅是一個例示，並不旨在將本揭露的內容限制在申請專利範圍中明確敘述的範圍之外。可以在製備方法60的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或重新組織以用於該製備方法的額外實施例。在一些實施例中，製備方法60還可包括圖6A和圖6B中未描繪的操作。

圖7A和圖7B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。

參照圖7A，製備方法70從操作S71A開始，其中提供一基底。該基底具有一表面。

製備方法70繼續進行操作S71B，其中形成一第一閘極結構和一第二閘極結構。該第一和該第二閘極結構形成在該基底的該表面上。

製備方法70繼續進行操作S71C，其中在該第一和該第二閘極結構上形成一間隙子。

製備方法70繼續進行操作S71D，其中在該第一和該第二閘極結構之間形成一溝槽。操作S71D對應於圖3A的階段。

製備方法70繼續進行操作S71E，其中在該基底和該間隙子上形成一第一層。操作S71E對應於圖3B的階段。在一些實施例中，該第一層包括氮化鈦。

製備方法70繼續進行操作S71F，其中該第一層未形成在該溝槽側壁上的部分被移除。操作S71F與圖3C的階段相對應。

參照圖7B，操作S71G在操作S71F之後。製備方法70繼續進行操作S71G，其中在該基底和該間隙子上形成一第二層。操作S71G對應於圖3D的階段。在一些實施例中，該第二層包括氮化鈦。

製備方法70繼續進行操作S71H，其中在該第二層上形成一第三層。操作S71H對應於圖3F的階段。在一些實施例中，該第三層包括鈷。

製備方法70繼續進行操作S71I，其中在該基底中形成一第一結構。該第一結構從該基底的該表面逐漸縮小。操作S71I對應於圖3G的階段。

製備方法70繼續進行操作S71J，其中該第一、該第二和該第三層被移除。操作S71J對應於圖3K的階段。

製備方法70繼續進行操作S71K，其中在該基底和該間隙子上形成一第四層。操作S71K對應於圖3L的階段。在一些實施例中，該第四層包括氮化鈦。

製備方法70繼續進行操作S71L，其中在該第四層上形成一第五層。操作S71L對應於圖3M的階段。在一些實施例中，該第五層包括鎢。

製備方法70僅僅是一個例示，並不旨在將本揭露的內容限制在申請專利範圍中明確敘述的範圍之外。可以在製備方法70的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或重新組織以用於該製備方法的額外實施例。在一些實施例中，製備方法70還可包括圖7A和圖7B中未描繪的操作。

圖8A和圖8B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。

參照圖8A，製備方法80從操作S81A開始，其中提供一基底。該基底具有一表面。

製備方法80繼續進行操作S81B，其中一第一閘極結構和一第二閘極結構形成在基底上。該第一和該第二閘極結構是在該表面上形成。

製備方法80繼續進行操作S81C，其中在該第一和該第二閘極結構上形成一間隙子。

製備方法80繼續進行操作S81D，其中在該第一和該第二閘極結構之間形成一溝槽。操作S81D對應於圖3A的階段。

製備方法80繼續進行操作S81E，其中在該基底和該間隙子上形成一第一層。操作S81E對應於圖3B的階段。在一些實施例中，該第一層包括氮化鈦。

製備方法80繼續進行操作S81F，其中該第一層未形成在該溝槽側壁上的部分被移除。操作S81F與圖3C的階段相對應。

參照圖8B，操作S81G在操作S81F之後。製備方法80繼續進行操作S81G，其中在該基底和該間隙子上形成一第二層。操作S81G對應於圖3D的階段。在一些實施例中，該第二層包括氮化鈦。

製備方法80繼續進行操作S81H，其中在該第二層上進行一非晶化植入。操作S81H對應於圖3E的階段。

製備方法80繼續進行操作S81I，其中在該第二層上形成一第三層。操作S81I對應於圖3F的階段。在一些實施例中，該第三層包括鈷。

製備方法80繼續進行操作S81J，其中在該基底中形成一第一結構。該第一結構從該基底的該表面逐漸縮小。操作S81J對應於圖3G的階段。

製備方法80繼續進行操作S81K，其中該第一、該第二和該第三層被移除。操作S81K對應於圖3K的階段。

製備方法80繼續進行操作S81L，其中在該基底和該間隙子上形成一第四層。操作S81L對應於圖3L的階段。在一些實施例中，該第四層包括氮化鈦。

製備方法80繼續進行操作S81M，其中在該第四層上形成一第五層。操作S81M對應於圖3M的階段。在一些實施例中，該第五層包括鎢。

製備方法80僅僅是一個例示，並不旨在將本揭露內容限制在申請專利範圍中明確敘述的範圍之外。可以在製備方法80的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或重新組織以用於該製備方法的額外實施例。在一些實施例中，製備方法80還可包括圖8A和圖8B中未描繪的操作。

圖9A是俯視示意圖，例示本揭露一些比較實施例之半導體元件結構1'的閘極101'和源極/汲極102'的佈局。

參照圖9A，接觸區103'與閘極區101'相隔距離L'。當半導體元件結構1的尺寸減小時，距離L'需要相應減小，因為當半導體元件結構1的閘極長度減小時，半導體元件結構1的閾值電壓變得難以控制，這可能導致意外的電流洩漏。在習用製程中，矽化鈷被形成在接觸的側壁上。該矽化鈷可以是橢圓形。形成在接觸側壁上的矽化鈷可能導致電流洩漏。為了防止矽化鈷在接觸的側壁上形成，在接觸的側壁上形成一層氮化矽。雖然氮化矽層可以防止矽化鈷在接觸的側壁上形成，但它會增加接觸電阻。本文揭露的方法消除了氮化矽層。矽化鈷是金字塔形。矽化鈷允許在不引起電流洩漏的情況下減少長度L'，還能降低接觸電阻。

圖9B是剖視圖，例示本揭露一些比較實施例之半導體元件結構沿圖9A所示的虛線B-B'的剖視圖。

參照圖9B，半導體元件結構1'可包括基底10'、閘極結構11'、導電接觸19c'、汲極區12'、源極區13'、矽化金屬結構14'、間隙子15'和16'、輕摻雜汲極(LDD)區17'和暈區18'。基底10'可以具有表面10s'。閘極結構11'形成在表面10s'上。汲極區12'形成在表面10s'之下。源極區13'形成在表面10s之下。矽化金屬結構14'形成在表面10s之下'。矽化金屬結構14'具有彎曲/圓形的輪廓。在一些實施例中，矽化金屬結構14'是橢圓的。

參照圖9B，矽化金屬結構14'的部分14a'形成在導電接觸19c'的側壁19s1'上，而矽化金屬結構14'的部分14b'形成在導電接觸19c'的側壁19s2'上。由於部分14a'、導電接觸19c'和閘極結構11'之間的實際距離小於距離L'，因此增加從導電接觸19c'到閘極結構11'的電流洩漏。因此，半導體元件結構1'的性能可能受到不利影響。

從汲極區12'指向源極區13'的電流路徑19p'用虛線表示。當比較圖9B所示的半導體元件結構1'與圖1B所示的半導體元件結構1時，圖9B所示的矽化金屬結構(矽化鈷)14'是橢圓形，而圖1B所示的矽化金屬結構(矽化鈷)14是金字塔形。如前所述，矽化鈷14'比矽化鈷14更容易引起洩漏電流。當縮小半導體元件的尺寸時，優選使用矽化鈷14而不是矽化鈷14'。

本揭露的一個方面提供一種半導體元件結構。該半導體元件結構包括一基底、一第一閘極結構、一第二閘極結構、一第一井區以及一第一結構。該基底具有一第一表面和與該第一表面相對的一第二表面。該第一閘極結構設置在該第一表面上。該第二閘極結構設置在該第一表面上。該第一井區位於該基底中，並在該第一閘極結構和該第二閘極結構之間。該第一結構設置在該第一井區中。該第一結構的形狀具有一銳角。

本揭露的另一個方面提供一種半導體元件結構。該半導體元件結構包括一基底、一第一閘極結構、一第二閘極結構、一導電接觸、一第一井區以及一第一結構。該基底具有一表面。該第一閘極結構設置在該表面上。該第二閘極結構設置在該表面上。該導電接觸位於該第一閘極結構和該第二閘極結構之間。該第一井區位於該基底中，並在該第一閘極結構和該第二閘極結構之間。該第一結構嵌入在該第一井區內，並從該導電接觸的一底部逐漸縮小。該第一結構包括矽化鈷。

本揭露的另一個方面提供一種半導體元件結構的製備方法。該製備方法包括：提供一基底，該基底具有一表面；在該表面上形成一第一閘極結構；在該表面上形成一第二閘極結構；在該基底中並在該第一閘極結構和該第二閘極結構之間形成一第一井區；在該第一閘極結構和該第二閘極結構之間的一溝槽內形成一導電接觸；以及在該第一井區中形成一第一結構，其中該第一結構從該導電接觸的一底部逐漸縮小。

本揭露的實施例揭露一種在基底中具有金屬矽化物的半導體元件結構。上述金屬矽化物不存在於該半導體元件結構的閘極結構之間的溝槽側壁。因此降低半導體元件結構中的接觸電阻。此外，該半導體元件結構包括氮化鈦層。氮化鈦層做為形成金屬矽化物的擴散阻障層。氮化鈦層的厚度可調，以防止金屬矽化物形成在半導體元件結構的閘極結構之間的溝槽側壁上，並防止接觸電阻增加。在一個比較的例示中，在半導體元件結構的閘極結構之間的溝槽側壁上形成氧化矽/氮化矽。氧化矽/氮化矽具有較大的接觸電阻，因此增加了閘極結構和金屬矽化物之間的接觸電阻。與比較例相比，在本揭露的實施例中，可以調整氮化鈦的厚度，以防止金屬矽化物在半導體元件結構的閘極結構之間的溝槽側壁上形成，防止接觸電阻增加，因此可以提高半導體元件結構的性能。

雖然已詳述本揭露及其優點，然而應理解可以進行其他變化、取代與替代而不脫離揭露專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。

1:半導體元件結構 1':半導體元件結構 2:半導體元件結構 10:基底 10s:表面 10s':表面 10':基底 11:閘極結構 11':閘極結構 12:汲極區 12':汲極區 13:源極區 13':源極區 14:矽化金屬結構 14':矽化金屬結構 14a':部分 14b':部分 15:間隙子 15':間隙子 16:間隙子 16':間隙子 17:輕度摻雜汲極(LDD)區 17':輕摻雜汲極(LDD)區 18:暈區 18':暈區 19:導電接觸 19c':導電接觸 19p:電流路徑 19p':電流路徑 19s1:側壁 19s1':側壁 19s2:側壁 19s2':側壁 20:基底 20r:凹部 20s1:表面 20s2:表面 21a:閘極結構 21b:閘極結構 22:井區 23:結構 23A:銳角 23C1:剖面 23C2:剖面 24:間隙子 24a:部分 24b:部分 25:間隙子 25a:部分 25b:部分 25c:部分 25d:部分 26:井區 26a:部分 26b:部分 27:井區 28:層 28b:底部 28s1:垂直表面 28':層 28's:垂直表面 29:層 29b:底部 29c:導電接觸 29s:側壁 29t:溝槽 30:層 31:非晶化植入 32:層 40:製備方法 50:製備方法 60:製備方法 70:製備方法 80:製備方法 101:閘極區 101':閘極 102:源極/汲極區 102':源極/汲極 103:接觸區 103':接觸區 A:虛線矩形 A-A':虛線 B-B':虛線 L1:長度 L2:長度 L':距離 S41:操作 S42:操作 S43:操作 S44:操作 S45:操作 S46:操作 S51A:操作 S51B:操作 S51C:操作 S51D:操作 S51E:操作 S51F:操作 S51G:操作 S51H:操作 S51I:操作 S51J:操作 S51K:操作 S51L:操作 S61A:操作 S61B:操作 S61C:操作 S61D:操作 S61E:操作 S61F:操作 S61G:操作 S61H:操作 S61I:操作 S61J:操作 S61K:操作 S61L:操作 S61M:操作 S71A:操作 S71B:操作 S71C:操作 S71D:操作 S71E:操作 S71F:操作 S71G:操作 S71H:操作 S71I:操作 S71J:操作 S71K:操作 S71L:操作 S81A:操作 S81B:操作 S81C:操作 S81D:操作 S81E:操作 S81F:操作 S81G:操作 S81H:操作 S81I:操作 S81J:操作 S81K:操作 S81L:操作 S81M:操作

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是俯視示意圖，例示本揭露一些實施例之半導體元件結構的閘極和源極/汲極區的佈局。 圖1B是剖視圖，例示本揭露一些實施例之半導體元件結構沿圖1A所示的虛線A-A'的剖視圖。 圖2A是剖視圖，例示本揭露一些實施例之半導體元件結構。 圖2B是放大圖，例示本揭露一些實施例之圖2A中所示的虛線矩形A。 圖3A、圖3B、圖3C、圖3D、圖3F、圖3G、圖3H、圖3I和圖3J例示本揭露一些實施例之半導體元件結構的各個製備階段。 圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖3I和圖3J例示本揭露一些實施例之半導體元件結構的各個製備階段。 圖3A、圖3B、圖3C、圖3D、圖3F、圖3G、圖3K、圖3L和圖3M例示本揭露一些實施例之半導體元件結構的各個製備階段。 圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3K、圖3L和圖3M例示本揭露一些實施例之半導體元件結構的各個製備階段。 圖4是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。 圖5A和圖5B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。 圖6A和圖6B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。 圖7A和圖7B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。 圖8A和圖8B是流程圖，例示本揭露各個方面之半導體元件結構的製備方法。 圖9A是俯視示意圖，例示本揭露一些比較實施例之半導體元件結構的閘極和源極/汲極區的佈局。 圖9B是剖視圖，例示本揭露一些比較實施例之半導體元件結構沿圖9A所示的虛線B-B'的剖視圖。

2:半導體元件結構

20:基底

20s1:表面

20s2:表面

21a:閘極結構

21b:閘極結構

22:井區

23:結構

24:間隙子

24a:部分

24b:部分

25:間隙子

25a:部分

25b:部分

25c:部分

25d:部分

26:井區

27:井區

28:層

28s1:垂直表面

29:層

29c:導電接觸

A:虛線矩形

Claims (12)

1. 一種半導體元件結構的製備方法，包括：提供一基底，該基底具有一表面；在該表面上形成一第一閘極結構；在該表面上形成一第二閘極結構；在該基底中並在該第一閘極結構和該第二閘極結構之間形成一第一井區；在該第一閘極結構該和該第二閘極結構之間的一溝槽內形成一導電接觸；在該第一井區中形成一第一結構，其中該第一結構從該導電接觸的一底部逐漸縮小；在該第一閘極結構和該第二閘極結構上形成一第一間隙子；在該第一間隙子上形成一第二間隙子；藉由化學氣相沉積(CVD)在該第二間隙子上形成一第一層；以及去除該第一層中該溝槽側壁以外的部分。
2. 如請求項1所述的製備方法，更包括在該基底和該第二間隙子上形成一第二層。
3. 如請求項1所述的製備方法，更包括對該第二層執行一植入。
4. 如請求項1所述的製備方法，更包括在該第二層上形成一第三層。
5. 如請求項3所述的製備方法，更包括在該第二層上形成一第三層。
6. 如請求項4所述的製備方法，更包括藉由一熱製程形成該第一結構。
7. 如請求項6所述的製備方法，更包括去除該第一層、該第二層和該第三層。
8. 如請求項7所述的製備方法，更包括在該基底和該第二間隙子上形成一第四層。
9. 如請求項8所述的製備方法，更包括在該第四層上形成一第五層。
10. 如請求項7所述的製備方法，其中在該第一層的一垂直表面上不含該第一結構。
11. 如請求項7所述的製備方法，其中該第三層被移除，該第一層和該第二層的一部分被保留。
12. 如請求項7所述的製備方法，其中該第一層、該第二層和該第三層被移除。

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