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TW202207295A - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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TW202207295A
TW202207295A TW110128916A TW110128916A TW202207295A TW 202207295 A TW202207295 A TW 202207295A TW 110128916 A TW110128916 A TW 110128916A TW 110128916 A TW110128916 A TW 110128916A TW 202207295 A TW202207295 A TW 202207295A
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gate
top surface
semiconductor structure
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TW110128916A
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TWI800884B (zh
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林志軒
陳璽中
廖志騰
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台灣積體電路製造股份有限公司
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract

根據本發明的一些實施例，一種半導體結構包含：一基板；一導電區；一第一絕緣層；一第二絕緣層；一閘極結構；一低k間隔件；一閘極接點；及一導電區接點。該低k間隔件形成於該閘極結構之一側壁與該第一絕緣層之間。該閘極接點著陸於該閘極結構之一頂表面上。該閘極接點之一側壁與該導電區接點之間的沿著該第二絕緣層之一頂表面之一接近距離係在自約4 nm至約7 nm之一範圍內。亦提供一種用於製造一半導體結構之方法。

Description

半導體結構及其製造方法
本發明實施例係關於一種半導體結構及其製造方法，特定言之，所揭示之半導體結構包含與閘極結構之一側壁橫向接觸之一低k間隔件以使一偏移之閘極接點著陸於該閘極結構及該低k間隔件上。
半導體積體電路(IC)行業已經歷快速增長。IC材料及設計之技術進展已產生幾代IC。每一代具有比上一代更小及更複雜的電路。然而，此等進展增加處理及製造IC之複雜性。
在IC演進之進程中，功能密度(即，每晶片區域之經互連裝置之數目)通常已增加，而幾何大小(即，可使用一製程產生之最小組件(或線))已減小。此按比例縮小之程序通常藉由提高生產效率及降低相關聯成本來提供益處。
然而，由於構件大小不斷減小，製程繼續變得更加難以執行且組件(或線)之臨界尺寸均勻性繼續變得更加難以控制。例如。光微影操作之準確性可引起疊對偏移缺陷。因此，存在形成愈來愈小大小之可靠半導體裝置之挑戰。
本發明的一實施例係關於一種半導體結構，其包括：一基板，其具有一第一表面；一導電區，其在該基板中；一第一絕緣層，其在該第一表面上方；一第二絕緣層，其在該第一絕緣層上方；一閘極結構，其在該基板之該第一表面上方且由該第一絕緣層圍繞；一低k間隔件，其在該閘極結構之一側壁與該第一絕緣層之間；一閘極接點，其著陸於該閘極結構之一頂表面上；及一導電區接點，其在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞，該導電區接點之一頂表面與該第二絕緣層之一頂表面齊平；其中該閘極接點之一側壁與該導電區接點之間的沿著該第二絕緣層之該頂表面之一接近距離係在自約4 nm至約7 nm之一範圍內。
本發明的一實施例係關於一種半導體結構，其包括：一基板，其具有一第一表面；一導電區，其在該基板中；一第一絕緣層，其在該第一表面上方；一第二絕緣層，其在該第一絕緣層上方；一閘極結構，其在該基板之該第一表面上方且由該第一絕緣層圍繞；一低k間隔件，其在該閘極結構之一側壁與該第一絕緣層之間；一閘極接點，其著陸於該閘極結構之一頂表面及該低k間隔件之一頂表面上；及一導電區接點，其在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞。
本發明的一實施例係關於一種用於製造一半導體結構之方法，其包括：在一基板上方形成一絕緣堆疊，該基板具有在該基板之一第一表面處之一導電區及一隔離區，且具有分別在該導電區及該隔離區上方之一導電區接點及一閘極結構，其中該閘極結構係由一低k間隔件橫向圍繞；藉由將一第一凹槽與該閘極結構之一頂表面及該低k間隔件之一頂表面對準而在該閘極結構上方形成穿過該隔離堆疊之該第一凹槽；在該導電區接點上方形成穿過該隔離堆疊之一第二凹槽；在該隔離堆疊、該第一凹槽及該第二凹槽上方形成一再帽蓋(recap)層；及分別在該第一凹槽及該第二凹槽中形成一第一通路接點及一第二通路接點。
以下揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中可在該第一構件與該第二構件之間形成額外構件，使得該第一構件與該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」、「在…上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在除圖中所描繪之定向之外亦涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中所使用之空間相對描述符。
如本文中所使用，術語(諸如「第一」、「第二」及「第三」)描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語可僅用於區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。術語(諸如「第一」、「第二」及「第三」)在本文中使用時並不意指一序列或順序，除非上下文另有明確指示。
隨著按比例縮小半導體裝置之幾何大小之趨勢，難以進一步按比例縮小閘極本身及源極/汲極區上方之通路之大小。因此，減小閘極與源極/汲極區之間的間距係可促進按比例縮小程序之方法之一。然而，為獲得較佳裝置效能(此可與遷移率有關)，降低對互連電阻之影響係重要的。例如，歸因於裝置之幾何結構之縮小，控制金屬閘極至源極/汲極之寄生電容變得更加困難。
同時，在先進技術節點(尤其在20 nm以下)中，歸因於組件之間的較小間距，在光微影操作中出現之疊對偏移問題成為一令人生畏的問題。疊對偏移可引起缺陷、介電質崩潰、電短路或接點電阻增加。因此，本揭露提供一半導體結構，其可降低寄生電容且擴大閘極接點之疊對偏移預算之接受度，此可使半導體裝置之效能具有較佳穩定性。
參考圖1A及圖1B，圖1A係繪示一半導體裝置之一俯視圖角度之一示意圖。圖1B係沿著圖1A中之一線A-A' (沿著一主要方向X)之半導體裝置的一剖面圖，其中自圖1A省略各種層(諸如蝕刻停止層及絕緣層)以清楚地展示接點。如圖1B中所展示，一半導體結構100包含一基板101。在一些實施例中，基板101包含矽，替代性地或此外，基板101包含另一材料，諸如鍺(Ge)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)，或合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。在一些其他實施例中，基板101包含一或多種III-V族材料、一或多種II-IV族材料或其等之組合。在一些其他實施例中，基板101係絕緣體上半導體基板，諸如一絕緣體上矽(SOI)基板、一絕緣體上矽鍺(SGOI)基板或一絕緣體上鍺(GOI)基板。基板101可包含根據設計要求組態之各種摻雜區，諸如p型摻雜區、n型摻雜區或其等之組合。P型摻雜區(例如，p型阱)包含p型摻雜物，諸如硼、銦、另一p型摻雜物或其等之組合。N型摻雜區(例如，n型阱)包含n型摻雜物，諸如磷、砷、另一n型摻雜物或其等之組合。在一些實施方案中，基板101包含用p型摻雜物及n型摻雜物之一組合形成之摻雜區。
在一些實施例中，在圖1B中所繪示之剖面中，基板101進一步包含在基板101之一第一表面101A處之一隔離區102，例如，隔離區102可為與半導體鰭片交替配置之淺溝槽隔離(STI) (可自沿著半導體鰭片剖開之另一剖面而非自沿著如圖1B中所展示之STI剖開之剖面觀察)。第一表面101A可為STI之一頂表面。隔離區102可用於界定主動區且使形成於基板101上方/中之各種裝置元件電隔離。在一些實施例中，一第一絕緣層103可形成於隔離區102上方。在一些實施例中，第一絕緣層103之一厚度係在自約8 nm至約10 nm之一範圍內。
在一些實施例中，半導體結構100進一步包含由第一絕緣層103橫向圍繞且在隔離區102上方之閘極結構111及第一導電區接點131。在一些實施例中，閘極結構111與隔離區102以及半導體鰭片(圖1B中未展示)接觸。閘極結構111及第一導電區接點131之各者沿著實質上正交於主要方向X之一次要方向Y延伸。在一些實施例中，閘極結構111可為金屬閘極。在一些實施例中，閘極結構111之一頂表面係與第一絕緣層103之一頂表面共面。
在一些實施例中，一低k間隔件112形成於閘極結構111之各者之側壁上方，且因此與閘極結構111之各者之側壁橫向接觸。在一些實施例中，一第一蝕刻停止層113形成於隔離區102上方之未由閘極結構111佔據之一部分上方。第一蝕刻停止層113進一步間隔於低k間隔件112與第一絕緣層103之間。在一些實施例中，低k間隔件112係由第一蝕刻停止層113橫向覆蓋。在一些實施例中，氮化矽(SiN)層114可形成於第一絕緣層103中且穿透第一蝕刻停止層113以用於接觸基板101之隔離區102。在一些實施例中，低k間隔件112之一厚度係在自約2 nm至約5 nm之一範圍內。在一些實施例中，第一絕緣層103係由可具有在自約4至約6之一範圍內之一介電常數/k值之氧化矽(SiO2 )製成。在一些實施例中，第一蝕刻停止層113之一厚度係在自約4 nm至約5 nm之一範圍內。
在一些實施例中，低k間隔件112係由諸如SiOCN之一低k材料製成。在一些實施例中，低k間隔件112中之矽(Si)之一濃度係在自約25%至約35%之一範圍內。低k間隔件112中之氧(O)之一濃度係在自約4%至約6%之一範圍內。低k間隔件112中之碳(C)之一濃度係在自約35%至約45%之一範圍內。低k間隔件112中之氮(N)之一濃度係在自約15%至約25%之一範圍內。在一些實施例中，低k間隔件112之介電常數/k值小於第一蝕刻停止層113之介電常數/k值。在一些實施例中，低k間隔件112之介電常數/k值小於第一絕緣層103之介電常數/k值。換言之，低k間隔件112可具有介於閘極結構111與第一導電區接點131之間的一最低介電常數，且可用於減小閘極結構111及第一導電區接點131中之電流之間的影響，而其等中之電流之間的影響可誘發電阻-電容(RC)延遲。因此，藉由使用低k間隔件112，閘極結構111及第一導電區接點131中之電荷遷移率可彼此獨立。在一些實施例中，低k間隔件112之介電常數係在自約2至約3之一範圍內。
在一些實施例中，一第二蝕刻停止層104可形成於第一絕緣層103及閘極結構111上方。第二蝕刻停止層104可包含氮化矽(SiN)。在一些實施例中，第二蝕刻停止層104之一厚度可在自約3 nm至約5 nm之一範圍內。在一些實施例中，一第二絕緣層105可放置於第二蝕刻停止層104上方。在一些實施例中，第二絕緣層105之一厚度可比第二蝕刻停止層104之厚度要厚，例如，在自約8 nm至約12 nm之一範圍內。在一些實施例中，第二絕緣層105可包含氧化物，諸如電漿輔助之氧化矽(PEOX)。在一些實施例中，第二絕緣層105之一厚度可在自約13 nm至約16 nm之一範圍內。
在一些實施例中，一第三蝕刻停止層106可形成於第二絕緣層105上方，其中第三蝕刻停止層106可包含氮化矽(SiN)。在一些實施例中，一第三絕緣層107可形成於第三蝕刻停止層106上方。第三絕緣層107可為層間介電質。在一些實施例中，第三蝕刻停止層106之一厚度可大於第二蝕刻停止層104之厚度。例如，第三蝕刻停止層106之厚度可在自約8 nm至約12 nm之一範圍內。在一些實施例中，第三絕緣層107之一厚度可大於第二絕緣層105之厚度。例如，第三絕緣層107之厚度可在自約30 nm至約40 nm之一範圍內。
在一些實施例中，基板101可進一步具有在基板101之第一表面101A處之一導電區121。如先前所論述，導電區121 (例如，用作一電晶體之一源極或一汲極之一磊晶區)可形成於相鄰半導體鰭片(圖1B中未展示)中且該導電區121之一經壓結(coalesced)部分接著由將相鄰半導體鰭片分離之隔離區102圍繞。在一些實施例中，導電區121係在兩個閘極結構111之間的一位置處。在一些實施例中，導電區121可包含磊晶材料，諸如矽鍺(SiGe)、磷化矽(SiP)、矽(Si)或其他合適源極/汲極材料。導電區121可視需要摻雜有諸如p型或n型摻雜物之植入物。
在一些實施例中，第一導電區接點131可形成於導電區121上方且電連接至導電區121。在一些實施例中，第一導電區接點131可包含一導電材料，諸如鈷(Co)或其他合適金屬或合金。在一些實施例中，鈷提供較低電阻，從而可為在需要較高操作速度之一裝置中利用之一材料。然而，歸因於缺乏與第一絕緣層103之低k材料之黏著，鈷在後續操作(諸如退火、化學機械平坦化、清潔等)期間可易於遭受材料損耗。因此，在一些實施例中，本揭露提供用以改良第一導電區接點131之可靠性之技術及組態。例如，第一導電區接點131可進一步包含具有大於內部分之硬度之一外層131'。此可藉由在不同形成條件下使用不同類型之沉積技術調諧性質來完成。在一些實施例中，自一剖面圖角度，第一導電區接點131可具有一錐形結構，且因此第一導電區接點131之一頂部可具有如在X方向上量測之大於第一導電區接點131之一底部之臨界尺寸的一臨界尺寸。
在一些實施例中，第一導電區接點131之頂表面及閘極結構111之頂表面皆分別連接至一通路接點。在一些實施例中，閘極結構111上方之通路接點係一閘極接點132A。在一些實施例中，第一導電區接點131上方之通路接點係一第二導電區接點132B。在一些實施例中，一間隔件133可放置於閘極接點132A之一側壁(或其部分)及第二導電區接點132B之一側壁(或其部分)處。在一些實施例中，閘極接點132A之頂表面及第二導電區接點132B之頂表面係與第三絕緣層107之一頂表面齊平。在一些實施例中，閘極接點132A或第二導電區接點132B之一材料可不同於第一導電區接點131之材料。例如，第一導電區接點131包含鈷且閘極接點132A或第二導電區接點132B包含鎢(W)。在一些實施例中，自一剖面圖角度，閘極接點132A及第二導電區接點132B皆可具有錐形結構，且因此閘極接點132A與第一導電區接點131之間的一最小距離經對準至第二絕緣層105之頂表面。在一些實施例中，閘極接點132A之一頂部可具有大於閘極接點132A之一底部之臨界尺寸的一臨界尺寸(如在X方向上量測)。例如，閘極接點132A之一頂部尺寸可在自約18 nm至約22 nm之一範圍內，而閘極接點132A之一底部尺寸可在自約14 nm至約18 nm之一範圍內。在一些實施方案中，接點131、132B、132A可包含多個層。
在一些實施例中，閘極接點132A完全著陸於閘極結構111之頂表面上。然而，在本揭露之一些實施例中，閘極接點132A可朝向第一導電區接點131偏移達一偏移距離D1 (參見圖2及圖3)，因為閘極接點132A係由低k間隔件112橫向圍繞或由第一蝕刻停止層113進一步橫向圍繞。在其他實施例中，閘極接點132A可在一相反方向上偏移達偏移距離D1且因此進一步遠離第一導電區接點131。在一些實施例中，不考量閘極接點132A之偏移，閘極接點132A之側壁與第一導電區接點131之頂部之間的沿著第二絕緣層105之頂表面之一接近距離D2可在自約4 nm至約7 nm之一範圍內。在一些實施例中，在半導體結構之幾何大小已減小之境況下，尤其在先進技術代中，閘極接點132A可在小於約4 nm之一範圍內之偏移距離D1內朝向或遠離第一導電區接點131偏移。
如圖2及圖3中所展示，在一些實施例中，閘極接點132A之一中心132C係自閘極結構111之一中心線111C偏移達小於先前在圖1B (不具有偏移之閘極接點132A)中所展示之原始接近距離D2之偏移距離D1。此限制係基於閘極接點132A可不與第一導電區接點131接觸之事實。在一些實施例中，若閘極接點132A係朝向第一導電區接點131偏移，則閘極接點132A之側壁與導電區接點131之頂部之間的一距離D2'小於約7 nm。
一旦偏移距離D1大於D2 (例如，約4 nm)，則(例如)閘極接點132A可太靠近第一導電區接點131且導致閘極接點132A與第一導電區接點131之間的電短路之一風險。如先前所提及，低k間隔件112之厚度係在自約2 nm至約5 nm之一範圍內。在一些實施例中，因此，如圖2中所展示，閘極接點132A之底表面可與低k間隔件112之頂表面接觸，而低k間隔件112仍可防止閘極接點132A與第一導電區接點131之間的電短路。如圖3中所展示，在一些實施例中，閘極接點132A之底表面可進一步與第一蝕刻停止層113之一頂表面接觸，因為低k間隔件112之厚度可小於約4 nm。在此等實施例中，低k間隔件112及第一蝕刻停止層113之兩者可用於防止閘極接點132A與第一導電區接點131之間的電短路。換言之，第一蝕刻停止層113之頂表面、低k間隔件112之頂表面及閘極結構111之頂表面之共面性可針對閘極接點132A之著陸提供一更大疊對偏移預算，此可相應地提供一更佳裝置可靠性及良率。
從另一方面，本揭露可具有圍繞閘極結構111之一多間隔件結構，其中該多間隔件結構至少包含低k間隔件112及第一蝕刻停止層113，或進一步包含第一絕緣層103。在多間隔件結構之介電常數為低之境況下，特定言之藉由使用低k間隔件112，多間隔件結構不僅可緩解可歸因於緊密放置之導電構件(即，閘極接點132A與第一導電區接點131之接近)而發生之寄生電容、電洩漏及/或介電質崩潰之問題，而且可擴大疊對偏移之容限窗口以在閘極結構111上方形成閘極接點132A。在一些實施例中，歸因於低k間隔件112及第一蝕刻停止層113之厚度，閘極接點132A可不與第一蝕刻停止層113之頂表面接觸；即，閘極接點132A之偏移在接觸第一蝕刻停止層113之頂表面之前可超過偏移距離D1之限制。
圖4A係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的一剖面圖。如圖4A中所展示，提供基板101，其中基板101之材料係先前在圖1A至圖3中所論述。在此等實施例中，基板101具有形成於基板101之第一表面101A處之隔離區102。隔離區102可包含淺溝槽隔離(STI)。如先前所論述，複數個閘極結構111形成於隔離區102以及介入隔離區102之半導體鰭片(圖4A中未展示)上方，且導電區121 (例如，用作一電晶體之一源極或一汲極之一磊晶區)可形成於相鄰半導體鰭片(圖4A中未展示)中且該導電區121之一經壓結部分接著由將相鄰半導體鰭片分離之隔離區102圍繞。在一些實施例中，閘極結構111可為金屬閘極。在一些實施例中，閘極結構111可藉由取代閘極技術形成，其中形成一犧牲閘極(未展示)及低k間隔件112，接著在第一蝕刻停止層113上方形成第一絕緣層103，接著自頂部執行一平坦化操作，且接著藉由導電材料取代犧牲閘極。替代性地，可藉由先閘極方法、後閘極方法、沉積、蝕刻、平坦化操作或其他合適操作來進行閘極結構111之形成。在一些實施例中，氮化矽層114可形成於第一絕緣層103中且穿透第一蝕刻停止層113。
隨後，在第一絕緣層103上方形成第二蝕刻停止層104，且在第二蝕刻停止層104上方形成一第二絕緣層105。在一些實施例中，第二蝕刻停止層104可包含氮化矽(SiN)，且第二絕緣層105可包含氧化物，諸如電漿輔助之氧化矽(PEOX)。
在一些實施例中，隨後在導電區121上方形成第一導電區接點131。在一些實施例中，可藉由憑藉蝕刻形成穿過第一蝕刻停止層113、第一絕緣層103、第二蝕刻停止層104及第二絕緣層105之一凹槽來形成第一導電區接點131。在一些實施例中，當該凹槽之一底部到達導電區121時，蝕刻操作停止。在一些實施例中，可執行硼植入以增強導電區121之電性質。接下來，在一些實施例中，可在凹槽中形成一導電材料。在一些實施例中，導電材料係鈷，其可藉由化學氣相沉積形成。在一些實施方案中，可在第一導電區接點131之導電材料與導電區121之間形成矽化物層。視需要，導電材料之形成可包含一或多個沉積步驟，其中不同條件/技術可導致不同實體性質。例如，導電材料可包含接近於凹槽之側壁以用於形成外層131'之一硬化導電材料。另外，可執行一平坦化操作(諸如化學機械平坦化操作)以移除過多導電材料，從而形成第一導電區接點131。因此，第一導電區接點131係由第一絕緣層103、第二蝕刻停止層104及第二絕緣層105圍繞，且第一導電區接點131之一頂表面係與第二絕緣層105之頂表面齊平。在一些實施例中，第一導電區接點131之一頂部臨界尺寸係在自約14 nm至約17 nm (例如，如約15 nm)之一範圍內。
圖4B係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的一剖面圖。如圖4B中所展示，可在第一絕緣層103及第二絕緣層105中形成第一導電區接點131之後在基板上方形成一絕緣堆疊。在一些實施例中，該絕緣堆疊包含第三蝕刻停止層106及第三絕緣層107。在一些實施例中，第三蝕刻停止層106形成於第二絕緣層105上方，其中第三蝕刻停止層106可包含氮化矽。在一些實施例中，第三絕緣層107形成於第三蝕刻停止層106上方。
圖4C、圖4D及圖4E係根據本揭露之一些實施例之在製造操作之後續中間階段期間之一半導體結構的剖面圖。如此等圖中所展示，可形成閘極結構111上方之穿過隔離堆疊(例如，第三蝕刻停止層106及第三絕緣層107)及第二絕緣層105之一第一凹槽140。在一些實施例中，第一凹槽140經對準至閘極結構111之頂表面及低k間隔件112之頂表面。換言之，第一凹槽140不僅可對準至閘極結構111之頂表面以著陸於其上，而且亦包含低k間隔件112之頂表面。在一些實施例中，第一凹槽140經對準至閘極結構111之頂表面、低k間隔件112之頂表面及第一蝕刻停止層113之頂表面。即，在一些實施例中，自一俯視圖角度，用於形成第一凹槽140之處理窗口可與閘極結構111、低k間隔件112及第一蝕刻停止層113之組合之臨界尺寸一樣寬。因此，如圖4C中所展示，第一凹槽140之一底部可僅與閘極結構111重疊；而在其他實施例中，如圖4D中所展示，第一凹槽140之該底部可與閘極結構111及低k間隔件112重疊。如圖4E中所展示，在其他實施例中，第一凹槽140之底部可與閘極結構111、低k間隔件112及第一蝕刻停止層113重疊。
在一些實施例中，第一凹槽140可藉由用微影技術(諸如極紫外線，EUV)圖案化來形成。在一些實施例中，第一凹槽140之底部係在第二蝕刻停止層104處，且因此閘極結構111在形成第一凹槽140時未暴露。在一些實施例中，自一剖面圖角度，第一凹槽140具有一錐形輪廓。在一些實施例中，第一凹槽140之一側壁與第二蝕刻停止層104之頂表面之間的角度θ1係在自約85度至約90度之一範圍內(例如，如約88度)。在一些實施例中，第一凹槽140之側壁與第一導電區接點131之間第二絕緣層105之頂表面處之一距離D3係在小於約7 nm之一範圍內(例如，如約5.5 nm)。
圖4F係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的一剖面圖。如圖4F中所展示，可形成第一導電區接點131上方之穿過隔離堆疊(例如，第三蝕刻停止層106及第三絕緣層107)之一第二凹槽141。在一些實施例中，第二凹槽141經對準至第一導電區接點131之頂表面。在一些實施例中，第二凹槽141可藉由用微影技術(諸如極紫外線，EUV)圖案化來形成。在一些實施例中，第二凹槽141之底部係在第三蝕刻停止層106處，且因此第一導電區接點131在形成第二凹槽141時未暴露。在一些實施例中，在形成第二凹槽141之後第三蝕刻停止層106之留在第一導電區接點131上方之一厚度係約7.5 nm。在一些實施例中，自一剖面圖角度，第二凹槽141具有一錐形輪廓。在一些實施例中，第二凹槽141之一側壁與第三蝕刻停止層106之頂表面之間的角度θ2係在自約85度至約90度之一範圍內(例如，如約88度)。
圖4G係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的一剖面圖。如圖4G中所展示，可在隔離堆疊(例如，第三蝕刻停止層106及第三絕緣層107)、第一凹槽140及第二凹槽141上方形成一再帽蓋層142。在此等實施例中，再帽蓋層142係可覆蓋隔離堆疊之頂表面、第一凹槽140之側壁、第一凹槽140之底表面、第二凹槽141之側壁及第二凹槽141之底表面之一連續層。在一些實施例中，再帽蓋層142係由可相同於第二蝕刻停止層104及第三蝕刻停止層106之材料之氮化矽(SiN)製成。
圖4H係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的一剖面圖。如圖4H中所展示，可藉由一蝕刻操作移除再帽蓋層142之一頂部分及一底部分。在一些實施例中，藉由一非等向性蝕刻操作(例如，乾式蝕刻)部分移除再帽蓋層142，且因此在該蝕刻操作之後僅剩餘該再帽蓋層142之覆蓋第一凹槽140及第二凹槽141之側壁之部分。剩餘之再帽蓋層係先前在圖1B至圖3中所展示之間隔件133。在此等實施例中，閘極結構111之頂表面及導電區接點131之頂表面亦歸因於移除其上之蝕刻停止層之部分而暴露，且因此可在後續操作中與通路接點接觸。
圖4I及圖4J係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體結構的剖面圖。如圖4I中所展示，可分別在第一凹槽140及第二凹槽141中形成一第一通路接點(即，閘極接點132A)及一第二通路接點(即，第二導電區接點132B)。在一些實施例中，閘極接點132A及第二導電區接點132B可藉由在凹槽中沉積諸如鎢(W)之一導電材料來形成。如圖4J中所展示，在一些實施例中，可執行一平坦化操作(諸如化學機械平坦化)以移除該導電材料之過量部分，且因此第二絕緣層107之厚度可(例如)自大於約40 nm減小至在自約30 nm至約40 nm之一範圍內。
應注意，圖4C、圖4D、圖4E之組態之任一者可在藉由圖4F至圖4J中所繪示之後續步驟中提供。
根據本揭露，揭示一種半導體結構及其製造方法。總體上，本揭露可(例如)藉由使用橫向圍繞閘極結構之低k間隔件及第一蝕刻停止層而針對閘極接點之疊對偏移問題提供一更大容限，用於形成閘極接點之疊對偏移之容限窗口可藉由低k間隔件及第一蝕刻停止層之頂表面加寬或擴大。此外，低k間隔件不僅用於產生用於使閘極接點著陸之一可容忍偏移距離，而且用於降低閘極接點與導電區接點之間的寄生電容。因此，可藉由本揭露既緩解RC延遲問題又緩解在縮小半導體裝置之幾何結構下使閘極接點著陸的挑戰，且因此可確保半導體裝置之效能之穩定性及可靠性。
在一項例示性態樣中，提供一種半導體結構。該半導體結構包含：一基板；一導電區；一第一絕緣層；一第二絕緣層；一閘極結構；一低k間隔件；一閘極接點；及一導電區接點。該基板具有一第一表面。該導電區係在該基板中。該第一絕緣層係在該第一表面上方。該第二絕緣層係在該第一絕緣層上方。該閘極結構係在該基板之該第一表面上方且由該第一絕緣層圍繞。該低k間隔件係在該閘極結構之一側壁與該第一絕緣層之間。該閘極接點著陸於該閘極結構之一頂表面上。該導電區接點係在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞。該導電區接點之一頂表面係與該第二絕緣層之一頂表面齊平。該閘極接點之一側壁與該導電區接點之間的沿著該第二絕緣層之該頂表面之一接近距離係在自約4 nm至約7 nm之一範圍內。
在另一例示性態樣中，提供一種半導體結構。該半導體結構包含：一基板；一導電區；一第一絕緣層；一第二絕緣層；一閘極結構；一低k間隔件；一閘極接點；及一導電區接點。該基板具有一第一表面。該導電區係在該基板中。該第一絕緣層係在該第一表面上方。該第二絕緣層係在該第一絕緣層上方。該閘極結構係在該基板之該第一表面上方且由該第一絕緣層圍繞。該低k間隔件係在該閘極結構之一側壁與該第一絕緣層之間。該閘極接點著陸於該閘極結構之一頂表面及該低k間隔件之一頂表面上。該導電區接點係在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞。
在又另一例示性態樣中，提供一種用於製造一半導體結構之方法。該方法包含以下操作。在基板上方形成一隔離堆疊。該基板具有在該基板之一第一表面處之一導電區及一隔離區，且具有分別在該導電區及該隔離區上方之一導電區接點及一閘極結構。該閘極結構係由一低k間隔件橫向圍繞。藉由將一第一凹槽與該閘極結構之一頂表面及該低k間隔件之一頂表面對準而在該閘極結構上方形成穿過該隔離堆疊之該第一凹槽。在該導電區接點上方形成穿過該隔離堆疊之一第二凹槽。在該隔離堆疊、該第一凹槽及該第二凹槽上方形成一再帽蓋層。分別在該第一凹槽及該第二凹槽中形成一第一通路接點及一第二通路接點。
前文概述若干實施例之結構，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改其他程序及結構以用於實行本文中介紹之實施例之相同目的及/或達成其相同優點的一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
100:半導體結構 101:基板 101A:第一表面 102:隔離區 103:第一絕緣層 104:第二蝕刻停止層 105:第二絕緣層 106:第三蝕刻停止層 107:第三絕緣層 111:閘極結構 111C:中心線 112:低k間隔件 113:第一蝕刻停止層 114:氧化矽(SiN)層 121:導電區 131:第一導電區接點/接點/導電區接點 131':外層 132A:閘極接點/接點 132B:第二導電區接點/接點 132C:中心 133:間隔件 140:第一凹槽 141:第二凹槽 142:再帽蓋層 D1:偏移距離 D2:接近距離 D2':距離 D3:距離 X:主要方向 Y:次要方向 θ1:角度 θ2:角度
當結合附圖閱讀時自以下[實施方式]最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種結構未按比例繪製。事實上，為了清楚論述，可任意增大或減小各種結構之尺寸。
圖1A係繪示根據本揭露之一些實施例之一半導體結構之一俯視圖角度的一示意圖。
圖1B係根據本揭露之一些實施例之沿著圖1A中之一線A-A'之半導體結構的一剖面圖。
圖2係根據本揭露之一些實施例之半導體結構之一剖面圖。
圖3係根據本揭露之一些實施例之半導體結構之一剖面圖。
圖4A至圖4J係根據本揭露之一些實施例之在製造操作之中間階段期間之一半導體裝置的剖面圖。
100:半導體結構
101:基板
101A:第一表面
102:隔離區
103:第一絕緣層
104:第二蝕刻停止層
105:第二絕緣層
106:第三蝕刻停止層
107:第三絕緣層
111:閘極結構
111C:中心線
112:低k間隔件
113:第一蝕刻停止層
114:氧化矽(SiN)層
121:導電區
131:第一導電區接點/接點/導電區接點
131':外層
132A:閘極接點/接點
132B:第二導電區接點/接點
132C:中心
133:間隔件
D1:偏移距離
D2':距離

Claims (20)

  1. 一種半導體結構，其包括： 一基板，其具有一第一表面； 一導電區，其在該基板中； 一第一絕緣層，其在該第一表面上方； 一第二絕緣層，其在該第一絕緣層上方； 一閘極結構，其在該基板之該第一表面上方且由該第一絕緣層圍繞； 一低k間隔件，其在該閘極結構之一側壁與該第一絕緣層之間； 一閘極接點，其著陸於該閘極結構之一頂表面上；及 一導電區接點，其在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞，該導電區接點之一頂表面與該第二絕緣層之一頂表面齊平； 其中該閘極接點之一側壁與該導電區接點之間的沿著該第二絕緣層之該頂表面之一接近距離係在自約4 nm至約7 nm之一範圍內。
  2. 如請求項1之半導體結構，其中該閘極接點著陸於該閘極結構及該低k間隔件上。
  3. 如請求項2之半導體結構，其中該閘極接點自該閘極結構之一中心偏移達小於該接近距離之一偏移距離。
  4. 如請求項1之半導體結構，其中該基板進一步具有在該第一表面處之一隔離區，且該閘極結構與該隔離區接觸。
  5. 如請求項4之半導體結構，其進一步包括在該隔離區上方之一第一蝕刻停止層，且該低k間隔件係由該第一蝕刻停止層橫向覆蓋。
  6. 如請求項5之半導體結構，其中該第一蝕刻停止層之一頂表面、該低k間隔件之一頂表面及該閘極結構之該頂表面係共面的。
  7. 如請求項6之半導體結構，其中該閘極接點之一底表面與該低k間隔件之該頂表面接觸。
  8. 如請求項7之半導體結構，其中該閘極接點之該底表面進一步與該第一蝕刻停止層之該頂表面接觸。
  9. 如請求項1之半導體結構，其中該低k間隔件之一介電常數小於該第一絕緣層之一介電常數。
  10. 如請求項4之半導體結構，其中該基板進一步具有在該基板之該第一表面處之一導電區，且該導電區接點係在該導電區上方且電連接至該導電區。
  11. 一種半導體結構，其包括： 一基板，其具有一第一表面； 一導電區，其在該基板中； 一第一絕緣層，其在該第一表面上方； 一第二絕緣層，其在該第一絕緣層上方； 一閘極結構，其在該基板之該第一表面上方且由該第一絕緣層圍繞； 一低k間隔件，其在該閘極結構之一側壁與該第一絕緣層之間； 一閘極接點，其著陸於該閘極結構之一頂表面及該低k間隔件之一頂表面上；及 一導電區接點，其在該導電區上方且由該第一絕緣層及該第二絕緣層圍繞。
  12. 如請求項11之半導體結構，其中該閘極接點之一側壁與該導電區接點之一頂表面之間的一距離小於約7 nm。
  13. 如請求項11之半導體結構，其中該閘極接點之一底部尺寸係在自約14 nm至約18 nm之一範圍內。
  14. 如請求項11之半導體結構，其中該第一絕緣層之一頂表面係與該閘極結構之該頂表面共面。
  15. 如請求項11之半導體結構，其中該第二絕緣層之一頂表面係與該導電區接點之一頂表面共面。
  16. 如請求項15之半導體結構，其中該閘極接點與該導電區接點之間的一最小距離經對準至該第二絕緣層之該頂表面。
  17. 如請求項11之半導體結構，其中該閘極接點之一中心係以小於約4 nm之一偏移距離偏移遠離該閘極結構之一中心。
  18. 一種用於製造一半導體結構之方法，其包括： 在一基板上方形成一絕緣堆疊，該基板具有在該基板之一第一表面處之一導電區及一隔離區，且具有分別在該導電區及該隔離區上方之一導電區接點及一閘極結構，其中該閘極結構係由一低k間隔件橫向圍繞； 藉由將一第一凹槽與該閘極結構之一頂表面及該低k間隔件之一頂表面對準而在該閘極結構上方形成穿過該隔離堆疊之該第一凹槽； 在該導電區接點上方形成穿過該隔離堆疊之一第二凹槽； 在該隔離堆疊、該第一凹槽及該第二凹槽上方形成一再帽蓋層；及 分別在該第一凹槽及該第二凹槽中形成一第一通路接點及一第二通路接點。
  19. 如請求項18之方法，其進一步包括： 在該第一凹槽及該第二凹槽中移除該再帽蓋層之一頂部分及該再帽蓋層之一底部分，且藉此該閘極結構之一頂表面及該低k間隔件之一頂表面係自該再帽蓋層暴露。
  20. 如請求項18之方法，其中該閘極結構及該導電區接點在形成該第一凹槽及該第二凹槽之後未暴露。
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