TWI793711B - 半導體結構及其製造方法 - Google Patents

Abstract

一種方法包含在導電特徵上形成第一蝕刻停止層，在第一蝕刻停止層上形成第一介電質層，在第一介電質層上形成第二蝕刻停止層，在第二蝕刻停止層上形成第二介電質層，在第二介電質層中形成溝槽，在延伸穿過第二介電質層的溝槽的底表面中形成第一開口，並在第一開口的底表面中形成第二開口。第二開口延伸穿過第一介電質層和第一蝕刻停止層。第二開口暴露出導電特徵的頂表面。此方法更包含：將第一開口加寬到第二寬度；用導電材料填充溝槽以形成導線；以及用導電材料填充第二開口和第一開口以形成導電通孔。

Description

半導體結構及其製造方法

本公開涉及半導體結構及其製造方法。

半導體積體電路(integrated circuit,IC)行業經歷了指數增長。積體電路材料和設計的技術進步已經產生了幾代積體電路，其中每一代都比前一代具有更小、更複雜的電路。在積體電路發展的過程中，功能密度(例如，每個晶片面積之互連裝置的數量)通常已經增加，而幾何尺寸(例如，可以使用製造過程產生的最小元件(或線寬))已經減小。這種按比例縮小的過程通常透過提高生產效率和降低相關成本來提供收益。

伴隨裝置的按比例縮小，製造商已經開始使用新的和不同的材料和/或材料的組合來促進裝置的按比例縮小。這種按比例縮小(不管是單獨或結合新的和不同的材料)還帶來前幾代在更大幾何尺寸下可能沒有遭遇到的挑戰。

依據本公開之部分實施例，提供一種半導體結構的製造方法，包含：形成第一蝕刻停止層在導電特徵上；形成第一介電質層在第一蝕刻停止層上；形成第二蝕刻停止層在第一介電質層上；形成第二介電質層在第二蝕刻停止層上；形成溝槽在第二介電質層中；形成第一開口在延伸穿過第二介電質層的溝槽的底表面中；形成第二開口在第一開口的底表面中，第二開口延伸穿過第一介電質層和第一蝕刻停止層，第二開口暴露出導電特徵的頂表面，第二開口具有第一寬度；將第一開口擴大到第二寬度，第二寬度大於第一寬度；以及用導電材料填充溝槽以形成導線，並用導電材料填充第二開口和第一開口以形成導電通孔。

依據本公開之部分實施例，提供一種半導體結構的製造方法，包含：形成穿過第一介電質層的第一開口，第一介電質層在第一蝕刻停止層上，第一蝕刻停止層在第二介電質層上，第二介電質層在第二蝕刻停止層上，第二蝕刻停止層在第一導電特徵上；形成穿過第一蝕刻停止層的第二開口，第二開口從第一開口的底部延伸；透過蝕刻第一介電質層的複數個側壁來加寬第一開口；使第二開口延伸穿過第二介電質層；使第一開口延伸穿過第一蝕刻停止層；使第二開口延伸穿過第二蝕刻停止層；以及用導電材料填充第一開口和第二開口以形成導電通孔，導電通孔耦合到第一導電特徵。

依據本公開之部分實施例，提供一種半導體結構， 包含：第一導電特徵、第二介電質層、第一蝕刻停止層、第三介電質層、導電通孔和導線。第一導電特徵在第一介電質層中。第二介電質層在第一介電質層上。第一蝕刻停止層在第二介電質層上；第三介電質層在第一蝕刻停止層上。導電通孔，包含：頂部和底部。頂部延伸穿過第三介電質層和第一蝕刻停止層，頂部的底表面覆蓋第二介電質層的頂表面，頂部具有在頂部的整個底表面上測量的第一寬度。底部延伸透過第二介電質層，底部的底表面位在第一導電特徵的頂表面上，底部具有沿底部的頂表面測得的第二寬度，第二寬度小於第一寬度。導線在導電通孔上，導線的複數個側壁被第三介電質層覆蓋。

50:基材

54:源極和汲極區域

58:鰭片

60:鰭式場效應電晶體

62:淺溝槽隔離區域

64:閘極層

66:閘極層

68:閘極結構

72:間隔物

74:接觸

76:層間介電質層

78:層間介電質層

100:半導體結構

100A:互連層

100B:互連層

100N:互連層

100N+1:互連層

101:區域

104A:通孔

104B:通孔

104N:通孔

104N+1:通孔

108A:導線

108B:導線

108N:導線

108N+1:導線

110A:金屬間介電質層

110B:金屬間介電質

110N:金屬間介電質層

110N+1:金屬間介電質層

110N+1':金屬間介電質層

110N+1":金屬間介電質層

112:介電質堆疊

112':介電質堆疊

112":介電質堆疊

120:蝕刻停止層

124:介電質層

130:介電質層

140:蝕刻停止層

150:介電質層

160:介電質層

170:遮罩層

200:開口

201:開口

202:開口

204:開口

210:開口

212:開口

214:開口

220:導電擴散阻擋襯墊

250:導電填充材料

A-A':橫截面

B-B':橫截面

C-C':橫截面

T1:厚度

T2:厚度

T3:厚度

T4:厚度

T5:厚度

W1:寬度

W2:寬度

W3:寬度

W4:寬度

當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。

第1A圖繪示根據部分實施例之半導體基材和積體電路的互連結構的橫截面圖。

第1B圖繪示根據部分實施例之在製造的中間階段的互連結構的透視圖。

第2A圖至第8C圖繪示根據部分實施例之在製造的中間階段之互連結構的橫截面圖。

第9A圖和第9B圖繪示根據部分實施例之在製造的中間階段之互連結構的透視圖。

第9C圖至第9E圖繪示根據部分實施例之在製造的中間階段之互連結構的橫截面圖。

第10圖至第12圖繪示根據部分實施例之在製造的中間階段之互連結構的橫截面圖。

以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的不同的實施例和/或配置之間的關係。

更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用之空間相對 的描述語可作對應的解讀。

本公開包含例如具有導電通孔的互連結構及其形成方法的實施例，其中此導電通孔具有兩階段結構。在先進技術節點中，隨著通孔底部寬度變小(例如，小於20奈米)，通孔電阻可能會增加。兩階段通孔結構的通孔部分具有增加的寬度，這增加了通孔體積以減小通孔電阻，同時保持較小的接觸面積以減小橋接。兩階段通孔結構還可以實現更大的通孔刻面，這改善了通孔的金屬填充，以實現導電層之間更好的連接。

第1A圖繪示半導體結構100的橫截面圖，根據部分實施例，此半導體結構100包含可以在其中形成各種電子裝置的基材50和在基材50上方形成的多層互連系統的一部分(例如，層100A和100B)。第1B圖繪示出如第1A圖所示的區域101的透視圖。通常，如下面將更詳細地討論的，第1A圖繪示形成在基材50上的鰭式場效應電晶體裝置60(亦可稱為鰭式場效應電晶體)，其上形成有複數個互連層。

通常，第1A圖所示的基材50可以包含體半導體基材或絕緣體上矽(silicon-on-insulator,SOI)基材。絕緣體上矽基材包含在薄半導體層下方的絕緣體層，此薄半導體層是絕緣體上矽基材的主動層。主動層的半導體和體半導體通常包含晶體半導體材料矽，然而亦可以包含一種或多種其他半導體材料(例如，鍺、矽鍺合金)、化合物半導體(例如，砷化鎵(GaAs)、砷化鋁(AlAs)、 砷化銦(InAs)、氮化鎵(GaN)、氮化鋁(AlN)等)或它們的合金(例如，砷化鎵鋁(Ga_xAl_1-xAs)、氮化鎵鋁(Ga_xAl_1-xN)、砷化銦鎵(In_xGa_1-xAs)等)、氧化物半導體(例如，氧化鋅(ZnO)、二氧化錫(SnO₂)、二氧化鈦(TiO₂)、氧化鎵(Ga₂O₃)等)或其組合。半導體材料可以被摻雜或不被摻雜。可以使用的其他基材包含多層基材、梯度基材或混合取向基材。

第1A圖所示的鰭式場效應電晶體裝置60是在稱為鰭片的半導體突起58的鰭片狀條中形成的三維金屬氧化物半導體場效應結構。第1A圖中所示的橫截面是在平行於源極和汲極區域54之間的電流流動方向的方向上沿著鰭片的縱軸截取的。鰭片58可以透過使用微影和蝕刻技術對基材進行圖案化來形成。例如，可以使用間隔物圖像轉印(spacer image transfer,SIT)圖案化技術。在此方法中，在基材上方形成犧牲層並使用合適的微影和蝕刻製程對其進行圖案化以形成心軸。使用自對準製程在心軸旁邊形成間隔物。然後透過適當的選擇性蝕刻製程去除犧牲層。然後，每個剩餘的間隔物可以作為硬遮罩，以透過使用例如反應性離子蝕刻(reactive ion etching,RIE)將溝槽蝕刻到基材50中來對相應的鰭片58進行圖案化。第1A圖繪示單個鰭片58，儘管基材50可以包含任何數量的鰭片。

在第1A圖中繪示沿著鰭片58的相對側壁形成的淺溝槽隔離(shallow trench isolation,STI)區域 62。淺溝槽隔離區域62可以透過沉積一種或多種介電質材料(例如，氧化矽)以完全地填充鰭片周圍的溝槽，然後使介電質材料的頂表面凹陷來形成。淺溝槽隔離區域62的介電質材料可以使用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)、旋轉塗佈或其組合等來沉積。在沉積之後，可以執行退火製程或固化製程。在一些情況下，淺溝槽隔離區域62可以包含襯墊(未繪示)(例如，透過氧化矽表面而生長的熱氧化物襯墊)。凹陷製程可以使用例如平坦化製程(例如，化學機械平坦化(chemical mechanical polish,CMP))，隨後是可以使在淺溝槽隔離區域62中的介電質材料的頂表面凹陷的選擇性蝕刻製程(例如，濕式蝕刻、乾式蝕刻或其組合)，使得鰭片58的上部從周圍的絕緣淺溝槽隔離區域62突出。在部分情況下，還可以透過平坦化製程來去除用於形成鰭片58的圖案化硬遮罩。

在部分實施例中，第1A圖所示的鰭式場效應電晶體裝置60的閘極結構68是高介電常數(k)金屬閘極(high-k metal gate,HKMG)閘極結構，其可以使用後閘極製程(gate-last process)流程形成(有時稱為 替代閘極製程(replacement gate process)流程)。在後閘極製程流程中，在形成淺溝槽隔離區域62之後形成犧牲虛設閘極結構(未繪示)。虛設閘極結構可以包含虛設閘極介電質、虛設閘極和硬遮罩。首先，可以沉積虛設閘極介電質材料(例如，氧化矽、氮化矽等)。接下來，可以在虛設閘極介電質上沉積虛設閘極材料(例如，非晶矽、多晶矽等)，然後將其平坦化(例如，透過化學機械平坦化)。可以在虛設閘極材料上形成硬遮罩層(例如，氮化矽、碳化矽等)。然後，透過對硬遮罩進行圖案化並使用適當的微影和蝕刻技術將此圖案轉移到虛設閘極介電質和虛設閘極材料來形成虛設閘極結構。虛設閘極結構可以沿著突出鰭片的複數個側面延伸並且在淺溝槽隔離區域62的表面上方的鰭片之間延伸。如下面更詳細地描述的，虛設閘極結構可以由高介電常數金屬閘極閘極結構68代替(如第1A圖所示)。在第1A圖的右側繪示的高介電常數金屬閘極閘極結構68(繪示在鰭片58的頂部上)是主動高介電常數金屬閘極閘極結構的示例，此主動高介電常數金屬閘極閘極結構例如沿著鰭片58在淺溝槽隔離區域62上方突出之部分的側壁和在其上方延伸，而第1A圖左側的高介電常數金屬閘極閘極結構68是在淺溝槽隔離區域62上方(例如，在相鄰鰭片之間)延伸的示例性閘極結構。可以使用任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、原子層沉積(atomic layer deposition,ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition,PEALD)等、或透過半導體表面的熱氧化或其組合)來沉積用於形成虛設閘極結構和硬遮罩的材料。

如第1A圖所示，鰭式場效應電晶體60的源極和汲極區域54和間隔物72形成為例如與虛設閘極結構自對準。可以透過在虛設閘極圖案化完成之後進行間隔物介電質層的沉積和各向異性蝕刻來形成間隔物72。間隔物介電質層可以包含一種或多種介電質(例如，氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合)。各向異性蝕刻製程從虛設閘極結構的頂部上方去除間隔物介電質層，從而使間隔物72沿著虛設閘極結構的側壁橫向地延伸到鰭片表面的一部分上(如第1A圖右側所示)或淺溝槽隔離介電質的表面(如第1A圖左側所示)。

源極和汲極區域54是與半導體鰭片58接觸的半導體區域。在部分實施例中，源極和汲極區域54可以包含重摻雜的區域和相對輕摻雜的汲極(lightly-doped drain,LDD)延伸區域。通常，使用間隔物72將重摻雜的區域與虛設閘極結構隔開，而輕摻雜的汲極區域可以在形成間隔物72之前形成，因此在間隔物72下方延伸，並且在部分實施例中，進一步延伸至虛設閘極結構下方的半導體的一部分。例如，可以透過使用離子佈植製程佈植摻雜劑(例如，砷(As)、磷(P)、硼(B)、銦(In)等)來形成輕摻雜的汲極區域。

源極和汲極區域54可以包含磊晶生長區域。例如，在形成輕摻雜的汲極區域之後，可以形成間隔物72，隨後，可以形成與間隔物72自對準的重摻雜的源極和汲極區域，其中與間隔物72自對準的重摻雜的源極和汲極區域的形成可透過先蝕刻鰭片以形成凹槽，然後透過選擇性磊晶生長(selective epitaxial growth,SEG)製程在凹槽中沉積晶體半導體材料，其會填充凹槽並且通常會延伸到鰭片的原始表面之外，從而形成凸起的源極汲極結構(如第1A圖所示)。晶體半導體材料可以是元素(例如，矽(Si)或鍺(Ge)等)，或者是合金(例如，矽碳(Si_1-xC_x)或矽鍺(Si_1-xGe_x)等)。選擇性磊晶生長製程可以使用任何合適的磊晶生長方法(例如，氣相磊晶(vapor phase epitaxy,VPE)、固相磊晶(solid phase epitaxy,SPE)、液相磊晶(liquid phase epitaxy,LPE)或金屬有機化學氣相沉積(metal-organic chemical vapor deposition,MOCVD)或分子束磊晶(molecular beam epitaxy,MBE)等)。可在選擇性磊晶生長期間原位或在選擇性磊晶生長之後執行離子佈植製程或其組合，將高劑量(例如，約10¹⁴公分^-2至10¹⁶公分^-2)的摻雜劑佈植到重摻雜的源極和汲極區域54中。

層間介電質(interlayer dielectric,ILD)層76(在第1A圖中可見)沉積在結構上。在部分實施例中，可以在沉積層間介電質材料之前沉積合適的介電質(例如，氮化矽、碳化矽等或其組合)的接觸蝕刻停止層 (contact etch stop layer,CESL)(未繪示)。可以執行平坦化製程(例如，化學機械平坦化)以從虛設閘極上方去除過量的層間介電質材料和任何剩餘的硬遮罩材料以形成頂表面，其中，虛設閘極材料的頂表面被暴露並且可以與層間介電質層76的頂表面實質上共平面。然後，可透過先使用一種或多種蝕刻技術去除虛設閘極結構，從而在相應的間隔物72之間形成凹槽，來形成如第1A圖所示之高介電常數金屬閘極閘極結構68。

接下來，沉積包含另一種介電質的替代閘極介電質層66(亦可稱之為閘極結構層和閘極層)，隨後沉積包含一種或多種導電材料的替代導電閘極層64(亦可稱為閘極結構層和閘極)以完全地填充凹槽。閘極介電質層66包含例如高介電常數介電質材料(例如，金屬的氧化物和/或矽酸鹽(例如，鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)等其他金屬的氧化物和/或矽酸鹽)、氮化矽、氧化矽等或其組合或它們的多層)。在部分實施例中，導電閘極層64可以是多層的金屬閘極堆疊，其包含阻擋層、功函數層和依序地形成在閘極介電質層66頂部上的閘極填充層。用於阻擋層的示例性材料包含氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉭(Ta)等或其多層組合。對於p型場效應電晶體，功函數層可以包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)；對於n型場效應電晶體，功函數層可以包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、 氮鋁化鈦(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化矽鉭(TaSiN)、(Mn)、(Zr)。可以使用其他合適的功函數材料或其組合或多層。填充凹槽的其餘部分的閘極填充層可以包含諸如銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)等的金屬、其組合或多層。可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍(electrochemical plating,ECP)、無電鍍(electroless plating)和/或類似的方法)來沉積用於形成閘極結構的材料。可以使用諸如化學機械平坦化製程從層間介電質層76的頂表面上方去除閘極結構層64和66的多餘部分。如第1A圖所示，所得的結構可以具有實質上共平面的表面，此共平面的表面包含層間介電質層76、間隔物72和嵌入在相應的間隔物72之間的高介電常數金屬閘極閘極層66和64的其餘部分之暴露的頂表面。

如第1A圖所示，可以在層間介電質層76上沉積層間介電質層78。在部分實施例中，用於形成層間介電質層76和層間介電質層78的絕緣材料可以包含氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、摻硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、多孔或緻密的低介電常數(低k)介電質(例如， 氟矽酸鹽玻璃(fluorosilicate glass,FSG)、碳氧化矽(silicon oxycarbide,SiOCH)、摻雜碳的氧化物(carbon-doped oxide,CDO)、可流動的氧化物或多孔的氧化物(例如，乾凝膠(xerogel)/氣凝膠(aerogel))等或其組合)。可以使用任何合適的方法(例如，化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、次大氣壓化學氣相沉積、可流動化學氣相沉積、旋轉塗佈等或其組合)來沉積用於形成層間介電質層76和層間介電質層78的介電質材料。

如第1A圖所示，形成在基材50中或基材50上的電子裝置的電極可以使用穿過居間介電質層形成的導電連接器(例如，接觸74)電連接到第一互連層100A的導電特徵。在第1A圖所示的示例中，接觸74與鰭式場效應電晶體60的源極和汲極區域54進行電連接。典型地，在淺溝槽隔離區域62上方形成與閘極的接觸74。單獨的閘極64(繪示在第1A圖的左側)說明了這種接觸。可以使用微影技術來形成接觸。例如，圖案化的遮罩可以形成在層間介電質層78上方，並用於蝕刻延伸穿過層間介電質層78的開口以暴露出在淺溝槽隔離區域62上方之部分的閘極，以及蝕刻延伸穿過層間介電質層76和襯在層間介電質層76下方的接觸蝕刻停止層(未繪示)並在鰭片58上方的開口以暴露源極和汲極區域54的一部分。在部分實施例中，可以使用各向異性乾式刻蝕製程，其中以兩個連續的步驟執行此刻蝕。相對於在閘極64和接觸蝕刻停止層(它 可襯在源極和汲極區域54的重摻雜的區域的頂表面上)中使用的材料的蝕刻速率，在此蝕刻製程的第一步驟中使用的蝕刻劑對層間介電質層76和78的材料具有較高的蝕刻速率。一旦蝕刻製程的第一步驟暴露了接觸蝕刻停止層，就可以執行蝕刻製程的第二步驟，其中可以切換蝕刻劑以選擇性地去除接觸蝕刻停止層。

在部分實施例中，可以在層間介電質層76和層間介電質層78中的開口中形成導電襯墊。隨後，用導電填充材料填充開口。襯墊包含阻擋金屬，此阻擋金屬用於減少導電材料從接觸74向外擴散到周圍的介電質材料中。在部分實施例中，襯墊可包含兩個阻擋金屬層。第一阻擋金屬與源極和汲極區域54中的半導體材料接觸，並且隨後可以與源極和汲極區域54中重摻雜的半導體產生化學反應以形成低電阻歐姆接觸，此後未反應的金屬可能會被去除。例如，如果源極和汲極區域54中重摻雜的半導體是矽或矽鍺合金半導體，則第一阻擋金屬可以包含鈦(Ti)、鎳(Ni)、鉑(Pt)、鈷(Co)、其他合適的金屬或其合金。導電襯墊的第二阻擋金屬層可以另外包含其他金屬(例如，氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)或其他合適的金屬或其合金)。可以使用任何可接受的沉積技術(例如，化學氣相沉積、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、電化學電鍍、無電鍍等或其任何組合)將導電填充材料(例如，鎢(W)、鋁(Al)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、 它們的合金、它們的組合等)沉積在導電襯墊層上，以填充接觸開口。接下來，可以使用平坦化製程(例如，化學機械平坦化)來從層間介電質層78的表面上方去除所有導電材料的多餘部分。所得的導電插塞延伸到層間介電質層76和78中並且構成物理連接或電連接到電子裝置的電極的接觸74(例如，第1A圖所示的三閘極鰭式場效應電晶體60)。在此示例中，使用相同的製程步驟同時地形成到淺溝槽隔離區域62上的電極和到鰭片58上的電極的接觸。然而，在其他實施例中，可以分別地形成這兩種類型的接觸。

所公開的鰭式場效應電晶體的實施例還可以應用於奈米結構裝置(例如，奈米結構(例如，奈米片、奈米線、閘極全環等)場效應電晶體(nanostructure field effect transistor,NSFET))。在奈米結構場效應電晶體的實施例中，鰭片被奈米結構代替，此奈米結構透過對通道層和犧牲層的交替層的堆疊進行圖案化而形成。虛設閘極堆疊和源極/汲極區域以與上述實施例類似的方式形成。在去除虛設閘極堆疊之後，可以在通道區域中部分地或全部地去除犧牲層。替代閘極結構以與上述實施例類似的方式形成，替代閘極結構可以部分地或完全地填充透過去除犧牲層而留下的開口，並且替代閘極結構可以部分地或完全地圍繞奈米結構場效應電晶體裝置的通道區域中的通道層。可以以與上述實施例類似的方式來形成層間介電質層以及與替代閘極結構和源極/汲極區域的接觸。可以 如美國專利申請公開號2016/0365414中所公開的那樣形成奈米結構裝置，此文獻透過引用整體併入本文。

如第1A圖所示，根據積體電路設計採用的後段製程(back end of line,BEOL)方案，可以形成複數個互連層，使其垂直地堆疊於形成在層間介電質層76和78中的接觸74上方。在第1A圖所示的後段製程的實施例中，各種互連層具有相似的功能。然而，應理解，其他的實施例可以利用替代的整合方案，其中各種互連層可以使用不同的特徵。例如，繪示為垂直的連接器的接觸74可以延伸以形成橫向地傳輸電流的導線。

互連層(例如，互連層100A至100N)包含嵌入在金屬間介電質(intermetal dielectric,IMD)層中的導電通孔和導線。除了在各種導電元件之間提供絕緣之外，金屬間介電質層還可包含一個或複數個介電質蝕刻停止層，以控制在金屬間介電質層中形成開口的蝕刻製程。通常，通孔垂直地傳導電流並用於電連接位於垂直相鄰層的兩個導電特徵，而導線橫向地傳導電流並用於在同一層內分配電信號和功率。在第1A圖所示之後段製程的實施例中，導電通孔104A將接觸74連接至導線108A，並且在後續的層中，通孔將在通孔下一層中的導線連接至在通孔上方的導線(例如，一對導線108A和108B可以透過通孔104B連接)。其他實施例可以採用不同的實施方式。例如，可以從層100A省略通孔104A，並且可以將接觸74配置為直接連接到導線108A。

仍然參考第1A圖，可以使用例如雙鑲嵌製程流程來形成第一互連層100A。首先，可使用在第一和層間介電質層76和78的描述中列出之介電質材料的一層或多層來沉積用於形成金屬間介電質層110A的介電質堆疊。在部分實施例中，金屬間介電質層110A包含位於介電質堆疊底部的蝕刻停止層(未顯示)。此蝕刻停止層包含具有與上覆材料的蝕刻速率不同的蝕刻速率的一個或複數個絕緣體層(例如，氧化矽(SiO)、碳氧化矽(SiOC)、氮碳氧化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、碳氮(CN)、氧化鋁(AlO_x)、氮化鋁(AlN)、氧化釔鋁(AlYO_x)、氧化鋯(ZrO_x)、氧化釔(YO_x)和其組合等)。用於沉積金屬間介電質層的介電質堆疊的技術可以與用於形成層間介電質層76和78的技術相同。

適當的微影和蝕刻技術(例如，採用碳氟化合物的各向異性反應性離子蝕刻)可用於圖案化金屬間介電質層110A以形成用於通孔和導線的開口。用於通孔的開口可以是延伸穿過金屬間介電質層110A以暴露接觸74的頂部導電表面的垂直孔，並且用於導線的開口可以是形成在金屬間介電質層的上部中的縱向溝槽。在部分實施例中，用於圖案化金屬間介電質層110A中的孔和溝槽的方法利用先通孔方案，其中第一微影和蝕刻過程形成用於通孔的孔，而第二微影和蝕刻過程形成用於導線的溝槽。其他實施例可以使用不同的方法(例如，先溝槽方案，或者不完全的先通孔方案，或者埋入蝕刻停止層方案)。蝕刻技術 可以利用複數個步驟。例如，第一主蝕刻步驟可以去除金屬間介電質層110A的一部分介電質材料，並停止在蝕刻停止介電質層上。然後，可以切換蝕刻劑以去除蝕刻停止層介電質材料。可以調整各種蝕刻步驟的參數(例如，化學成分、流速和氣體的壓力、反應器功率等)，以產生具有期望的內部錐角的錐形側壁輪廓。

可以沉積幾種導電材料以填充形成第一互連層100A的導電通孔104A和導線108A的孔和溝槽。開口可以先襯有導電擴散阻擋材料，然後在導電擴散阻擋襯墊上沉積導電填充材料以使其完全地填充開口。在部分實施例中，可以在導電擴散阻擋襯墊上方沉積薄的導電晶種層，以幫助啟動使用導電填充材料完全地填充開口的電化學電鍍沉積步驟。

通孔104A和導線108A中的導電擴散阻擋襯墊可包含氮化鉭(TaN)、鉭(Ta)、氮化鈦(TiN)、鈦(Ti)、鈷(Co)等或它們的組合的一層或多層。通孔104A和導線108A中的導電填充層可以包含諸如鎢(W)、銅(Cu)、鈷(Co)、釕(Ru)、銅錳(CuMn)、鉬(Mo)、鋁(Al)等的金屬、或其組合或多層。可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍、無電鍍等)來沉積用於形成導電通孔104A和導線108A的導電材料。在部分實施例中，導電晶種層可以是與導電填充層相同的導電材料，並使用適當的沉積 技術(例如，化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積或物理氣相沉積等)沉積。

可以透過平坦化製程(例如，化學機械平坦化)去除在開口之外的金屬間介電質層110A上方的任何過量的導電材料，從而形成與導線108A的導電區域實質上共平面之包含金屬間介電質層110A的介電質區域的頂表面。平坦化步驟完成了第一互連層100A的製造，此第一互連層100A包含嵌入金屬間介電質層110A中的導電通孔104A和導線108A(如第1A圖所示)。

在第1A圖中垂直地位於第一互連層100A上方的互連層是第二互連層100B。在部分實施例中，各種互連層(例如，第一互連層100A和第二互連層100B)的結構可以是相似的。在第1A圖所示的示例中，第二互連層100B包含嵌入在具有平坦頂表面的絕緣膜金屬間介電質110B中的導電通孔104B和導線108B。上面在第一互連層100A的上下文中描述的材料和製程技術可以用於形成第二互連層100B和後續的互連層。

後續的互連層可以形成在第一互連層和第二互連層100A和100B之上，直至第N互連層100N。在此示例中，可以使用與形成第一互連層100A和第二互連層100B相同的材料和方法來形成第N互連層100N。第1A圖中的省略符號代表可用於在第二互連層100B和第N互連層100N之間電連接的一個或複數個附加的互連層。

提供示例性電子裝置(鰭式場效應電晶體60)僅 出於說明目的，以進一步解釋所公開實施例的應用，並且無意以任何方式限制所公開實施例。

第1B圖繪示第1A圖的區域101的透視圖，其繪示第N互連層100N的頂部。在第1B圖中，根據部分實施例，如下面更詳細地討論的，將第N互連層100N繪示為在其上形成有通孔104N+1(參見下文，第9B圖至第9D圖)的互連層。僅出於說明目的而繪示出導線108N和金屬間介電質層110N；應該理解的是，導線108N和金屬間介電質層110N可以被放置在適合於特定設計的任何金屬化層處(例如，第一金屬化層、第二金屬化層和/或第五金屬化層)。另外，可以將隨後形成的第(N+1)互連層100N+1的結構(參見下文，第9A圖至第9E圖)放置在適合特定設計的任何一個或複數個金屬化層處。在部分實施例中，第(N+1)互連層100N+1是第一互連層，並且可以直接形成在接觸74和層間介電質層78上，而不是形成在導線108N和金屬間介電質層110N上。

第1B圖進一步繪示在後面的圖示中使用的參考橫截面。橫截面A-A'垂直於導線108N的縱軸，橫截面B-B'垂直於橫截面A-A'並且沿著導線108N的縱軸，而橫截面C-C'平行於橫截面B-B'並且平行於導線108N且在導線108N之外。

第2A圖至第12圖是根據部分實施例之在互連結構的製造中的中間階段的橫截面圖和透視圖。第2A圖、第2C圖、第2D圖、第3A圖、第4A圖、第5A圖、第 6A圖、第6D圖、第7A圖、第8A圖、第9C圖、第10圖、第11圖和第12圖沿第1B圖所示的橫截面A-A'繪示。第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖和第9D圖沿第1B圖所示的橫截面B-B'繪示。第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖和第9E圖沿第1B圖中所示的橫截面C-C'繪示。第9A圖和第9B圖繪示在互連結構的製造的中間階段的透視圖。

第2A圖和第2B圖繪示介電質堆疊112的形成，此介電質堆疊112包含位於第N互連層100N上方的蝕刻停止層(etch stop layer,ESL)和介電質層。介電質堆疊112用於隨後形成在第N互連層100N上的互連層中的導電通孔和導線。在根據第2A圖和第2B圖的部分實施例中，介電質堆疊112包含在第N互連層100N上的蝕刻停止層120，在蝕刻停止層120上的介電質層130，在介電質層130上的蝕刻停止層140，在蝕刻停止層140上的介電質層150，以及介電質層150上的另一個介電質層160。

參照第2A圖和第2B圖，在第N互連層100N上形成蝕刻停止層120。在部分實施例中，蝕刻停止層120用於控制後續的蝕刻製程以形成用於通孔的開口(參見下文，第5A圖至第6B圖)。蝕刻停止層120包含一個或複數個絕緣體層(例如，氧化鋁(AlO_x)、氮化鋁(AlN)、氧化釔鋁(AlYO_x)、氧化鋯(ZrO_x)、氧化釔(YO_x)、 其組合等)，其中蝕刻停止層120的蝕刻速率不同於下面的金屬間介電質110N及其隨後形成的上覆材料的蝕刻速率。可以使用電漿增強化學氣相沉積、原子層沉積、化學氣相沉積等形成蝕刻停止層120。

在部分實施例中，蝕刻停止層120具有在5埃至25埃範圍內的厚度T1。蝕刻停止層120的厚度T1小於5埃可能是不利的，因為此厚度可能不足以控制隨後的蝕刻。蝕刻停止層120的厚度T1大於25埃可能是不利的，因為此厚度可能會太厚而無法在不過度蝕刻相鄰的介電質層的情況下被移除。

接下來，在蝕刻停止層120上形成介電質層130。介電質層130可用於控制後續的蝕刻製程以形成通孔的開口(請參見下面的第5A圖和第5B圖)和/或為此層內或附近的層的導電結構提供結構隔離或電隔離。介電質層130包含一個或複數個絕緣層(例如，氧化矽(SiO)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)等)。根據部分實施例，可使用電漿增強化學氣相沉積、可流動化學氣相沉積、旋轉塗佈等形成介電質層130。

在部分實施例中，介電質層130的厚度T2在20埃至100埃的範圍內。介電質層130的厚度T2小於20埃可能是不利的，因為此厚度可能會導致通孔具有不期望的小體積，這可能會增加通孔電阻並降低裝置性能。介電質層130的厚度T2大於100埃可能是不利的，因為此厚 度可能會導致通孔具有不期望之大的高度，這可能增加通孔電阻、降低裝置性能和/或增大整個裝置尺寸。

隨後在介電質層130上形成蝕刻停止層140。在部分實施例中，蝕刻停止層140用於控制後續的蝕刻製程以形成用於通孔的開口(參見下面的第3A圖至第6B圖)。可以使用與以上針對蝕刻停止層120所述之類似的方法和材料來形成蝕刻停止層140。蝕刻停止層140的蝕刻速率可以不同於下面的介電質層130和隨後形成的上覆材料的蝕刻速率。

在部分實施例中，蝕刻停止層140具有在5埃至30埃範圍內的厚度T3。蝕刻停止層140的厚度T3小於5埃可能是不利的，因為此厚度可能不足以控制隨後的蝕刻。蝕刻停止層140的厚度T3大於30埃可能是不利的，因為此厚度可能太厚而無法在不過度蝕刻相鄰的介電質層的情況下被去除。

仍然參考第2A圖和第2B圖，可以在蝕刻停止層140上形成介電質層150。介電質層150可以用於控制後續的蝕刻製程以形成用於通孔的開口(參見下面的第3A圖至第5B圖)和/或用於在此層內或此層附近提供導電結構的結構隔離和電隔離。可以使用與以上針對介電質層130所述的類似方法和材料來形成介電質層150。

在部分實施例中，介電質層150具有在20埃至100埃範圍內的厚度T4。介電質層150的厚度T4小於20埃可能是不利的，因為此厚度可能導致通孔具有不期望 的小體積，這可能會增加通孔電阻並降低裝置性能。介電質層150的厚度T4大於100埃可能是不利的，因為此厚度可能導致通孔具有不期望的大高度，這可能會增加通孔電阻並降低裝置性能。

接下來，在介電質層150上形成介電質層160。介電質層160可用於在第N互連層100N上形成圍繞隨後形成的互連層的導電通孔和導線的金屬間介電質(inter metal dielectric,IMD)的主體(請參見下面的第9A圖至第9C圖)。在部分實施例中，用於形成介電質層160的絕緣材料可以包含多孔或緻密的低介電常數(低k)介電質(例如，碳氧化矽(SiOCH)、氟矽酸鹽玻璃、摻雜碳的氧化物、可流動的氧化物或多孔的氧化物(例如，乾凝膠(xerogel)/氣凝膠(aerogel))等或其組合)、氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等或其組合)。可以使用任何合適的方法(例如，化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、次大氣壓化學氣相沉積、可流動化學氣相沉積、旋轉塗佈等或其組合)來沉積用於形成層間介電質層76和層間介電質層78的介電質材料。

進一步參考第2A圖和第2B圖，可以在介電質層160上形成遮罩層170。遮罩層170可以用於控制後續的蝕刻製程以形成用於通孔的開口(參見下面的第3A圖至第6B圖)。遮罩層170可以包含諸如氮化矽、碳化矽等。 可以使用諸如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積等、或透過半導體表面的熱氧化或其組合等之類的任何合適方法來沉積遮罩層170。

第2C圖和第2D圖繪示根據部分實施例之介電質堆疊112'和112"。可以使用與關於第2A圖和第2B圖描述之介電質堆疊112類似的方法和材料來形成介電質堆疊112'(但是介電質層160直接形成在蝕刻停止層140上方)。

可以使用與關於第2A圖和第2B圖描述的介電質堆疊112類似的方法和材料來形成介電質堆疊112"(但是在蝕刻停止層120和介電質層130之間形成附加的介電質層124)。介電質層124可用於控制後續蝕刻製程以形成用於通孔的開口(參見下文，第3A圖至第5B圖)和/或在此層內或附近層的導電結構提供結構隔離和電隔離。可以使用與以上針對介電質層130所述的類似的方法和材料來形成介電質層124。在部分實施例中，介電質層124包含具有與介電質層130的材料的蝕刻速率不同的蝕刻速率的材料。

在第2A圖和第2B圖之後的第3A圖、第3B圖和第3C圖中，穿過遮罩層170、介電質層160和介電質層150形成開口200(其隨後用於形成導線(請參見下文，第9A圖至第9C圖))和開口201(其隨後用於形成導電通孔(請參見下文，第9A圖至第9C圖))。第3A圖 繪示穿過開口200的橫截面A-A'(參見上面的第1B圖)，第3B圖繪示穿過開口200和201並垂直於橫截面A-A'的橫截面B-B'(參見上面的第1B圖)，第3C圖繪示穿過不與開口201相交之開口200的部分並平行於橫截面B-B'的橫截面C-C'(參見上面的第1B圖)。可以使用適當的微影和蝕刻技術來圖案化硬遮罩層170並將此圖案轉移到介電質層16和介電質層150。用於導電通孔的開口201可以是延伸穿過介電質層160和介電質層150以暴露出蝕刻停止層140的頂表面的垂直孔，而用於導線的開口200可以是形成在介電質層160的上部中的縱向溝槽。

在部分實施例中，用於穿過硬遮罩層170、介電質層160和介電質層150圖案化開口200和201的方法利用先通孔方案，其中第一微影和蝕刻製程形成用於通孔的開口201，而第二微影和蝕刻製程形成用於導線的開口200。其他實施例可以使用不同的方法(例如，先溝槽方案，或者不完全的先通孔方案，或者埋入蝕刻停止層方案)。可以調整各種蝕刻步驟的參數(例如，化學成分、氣體的流速和壓力、反應器功率等)，以產生具有期望的內部錐角的錐形側壁輪廓。在部分實施例中，蝕刻製程是乾式蝕刻(例如，使用氬氣(Ar)、八氟環丁烷(C₄F₈)、四氟甲烷(CF₄)、六氟丁二烯(C₄F₆)、二氟甲烷(CH₂F₂)、甲烷(CH₄)、氮氣(N₂)、氧氣(O₂)、一氧化碳(CO)、二氧化碳(CO₂)、氫氣(H₂)等或其組合作為蝕刻氣體 的反應性離子蝕刻)。蝕刻可以在60℃至200℃的溫度範圍內進行5秒至1200秒的持續時間。然而，可以使用任何合適的製程來形成開口200和201。

在第4A圖、第4B圖和第4C圖中，去除蝕刻停止層140的一部分以在開口201下方形成暴露介電質層130頂表面的附加開口210。去除蝕刻停止層140的一部分對於隨後形成的導電通孔的開口201的後續加寬是有利的(參見下文，第5A圖至第6C圖)。蝕刻停止層140的一部分可以透過濕式清潔製程去除。濕式清潔製程對蝕刻停止層140的材料的蝕刻選擇性可能比對介電質層130、150和160的材料的蝕刻選擇性高，從而在不顯著地蝕刻介電質層130、150和160的情況下除去蝕刻停止層140的一部分。在一些實施例中，濕式清潔劑包含溶劑(例如，硫酸(H₂SO₄)、鹽酸(HCl)、雙氧水(H₂O₂)等)，或pH大於7.0的水溶液(例如，包含氫氧化鈉(NaOH)、氫氧化鉀(KOH)、氨水(NH₄OH)等或其組合)。濕式清潔可以在30℃至100℃的溫度下進行5秒至1200秒的持續時間。然而，可以使用任何合適的製程來形成開口210。

在第5A圖、第5B圖和第5C圖中，透過將開口201加寬到介電質層150和160的側壁中來形成開口202，並且透過將開口210延伸穿過介電質層130以暴露出蝕刻停止層120的頂表面來形成開口212。形成開口202和212對於增加隨後形成的導電通孔(參見下文，第9A圖 至第9C圖)的體積可能是有利的，這可以減小通孔電阻並提高裝置性能。

開口202和212可以用線性去除方法(linear removal method,LRM)(例如，原子層蝕刻(atomic layer etc,ALE))形成，此方法蝕刻介電質層150和160的側壁而不是介電質層160的頂表面。原子層蝕刻可以是包含2個週期至25個週期的循環蝕刻。原子層蝕刻的每個循環包含在介電質層160的頂表面上選擇性地沉積介電質材料(例如，聚合物)，然後進行蝕刻製程(例如，各向同性蝕刻)。原子層蝕刻的每個循環可以從介電質層150和160的側壁去除比介電質層160的頂表面更多的材料，因為沈積在介電質層160的頂表面上的聚合物可以減輕介電質層160的頂表面的蝕刻速率。因此，介電質層150和160的側壁的橫向蝕刻速率大於介電質層160的頂表面的蝕刻速率。

在部分實施例中，線性去除方法是乾式刻蝕(例如，使用氬氣(Ar)、八氟環丁烷(C₄F₈)、四氟甲烷(CF₄)、六氟丁二烯(C₄F₆)、二氟甲烷(CH₂F₂)、甲烷(CH₄)、氮氣(N₂)、氧氣(O₂)、一氧化碳(CO)、二氧化碳(CO₂)、氫氣(H₂)等或其組合作為蝕刻氣體的反應性離子蝕刻)。蝕刻可以在60℃至200℃的溫度範圍內進行5秒至1200秒的持續時間。然而，可以使用任何合適的製程來形成開口200和201。

以增加的寬度形成開口202可能有利於提供更大 的通孔刻面(via faceting)，這可以改善隨後的導電通孔的金屬填充(參見下面的第8A圖至第8C圖)。開口202的增加寬度可以為隨後形成的導電通孔實現兩階段結構，這對於增加通孔體積以減小通孔電阻同時保持接觸面積較小以減少相鄰的導電通孔之間的橋接可能是有利的。在部分實施例中，開口202可以在複數個相鄰的導線108N(參見下文，第6D圖)上延伸。

在第6A圖、第6B圖和第6C圖中，去除了一部分的蝕刻停止層140，以將開口202擴展為暴露出介電質層130的頂表面的開口204，並且去除了一部分的蝕刻停止層120，以將開口212擴展成暴露出導線108N的頂表面的開口214。蝕刻停止層120和140的各個部分可以透過濕式清潔製程去除。濕式清潔製程對蝕刻停止層120和蝕刻停止層140的材料的蝕刻選擇性可能比對介電質層130、150和160的材料的蝕刻選擇性高，從而可在不顯著蝕刻介電質層130、150和160的情況下去除部分的蝕刻停止層120和140。在部分實施例中，使用與以上關於第4A圖至第4C圖所述的濕式清潔類似的製程和化學物質來執行濕式清潔。然而，可以使用任何合適的製程來形成開口204和214。

開口214的底部寬度W1可以在8奈米至20奈米的範圍內，這對於增加隨後形成的通孔(參見下文，第9A圖至第9C圖)的體積可能是有利的，這可以減小通孔電阻並提高裝置性能。底部寬度W1小於8奈米可能是不 利的，因為它可能導致在俯視圖中通孔的輪廓太窄，這可能會不利地影響通孔的金屬填充並導致層之間的連接變差。底部寬度W1大於20奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太寬，這可能導致與相鄰的導電通孔或導線的橋接。

開口214可以具有在10奈米至25奈米範圍內的頂部寬度W2，這對於增加隨後形成的通孔(參見下文，第9A圖至第9C圖)的體積可能是有利的，這可以減小通孔電阻並提高裝置性能。頂部寬度W2小於10奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太窄，這可能會不利地影響通孔的金屬填充並導致層之間的連接變差。頂部寬度W2大於25奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太寬，這可能導致與相鄰的導電通孔或導線的橋接。

開口204的底部寬度W3可以在14奈米至40奈米的範圍內，這對於增加隨後形成的通孔(參見下文，第9A圖至第9C圖)的體積可能是有利的，這可以減小通孔電阻並提高裝置性能。底部寬度W3小於14奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太窄，這可能會不利地影響通孔的金屬填充並導致層之間的連接變差。底部寬度W3大於40奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太寬，這可能導致與相鄰的導電通孔或導線的橋接。

開口204可具有在25奈米至80奈米範圍內的頂 部寬度W4，這對於增加隨後形成的通孔(參見下文，第9A圖至第9C圖)的體積可能是有利的，這可以減小通孔電阻並提高裝置性能。頂部寬度W4小於25奈米可能是不利的，因為它可能會不利地影響通孔的金屬填充並且導致層之間較差的連接。頂部寬度W4大於80奈米可能是不利的，因為它可能導致在俯視圖中通孔的輪廓太寬，這可能導致與相鄰的導電通孔或導線的橋接。

當底部寬度W1小於約20奈米時，底部寬度W3可以大於或等於底部寬度W1的約1.2倍。頂部寬度W4可以大於或等於底部寬度W3的約1.8倍。底部寬度W3可以大於或等於頂部寬度W2的約1.4倍。頂部寬度W2可以大於或等於底部寬度W1的約1.25倍。

在部分實施例中，在形成開口204之後，在橫截面A-A'中鄰近開口204之介電質層160的一部分具有在250埃至500埃範圍內的厚度T5，其對於控制隨後形成的通孔的高度以實現更大的體積(參見下文，第9A圖至第9C圖)可能是有利的。介電質層160的厚度T5小於250埃可能是不利的，因為它可能導致通孔具有不期望的小體積，這可能會增加通孔電阻並降低裝置性能。介電質層160的厚度T5大於500埃可能是不利的，因為它可能會導致通孔具有不期望的大高度，這可能會增加通孔電阻並降低裝置性能。

根據部分實施例，第6D圖繪示開口204，此開口204在與由開口214暴露的導線108N相鄰的一個或複數 個導線108N上延伸。在複數個導線108N上延伸的開口204可有利於增加隨後形成的通孔的體積，從而減小通孔電阻並改善開口214的金屬填充。

在第7A圖、第7B圖和第7C圖中，導電擴散阻擋襯墊220形成在結構上，並襯在開口200、204和214的側壁和底表面上。導電擴散阻擋襯墊220可以減少隨後形成在開口200、204和214(參見下文，第8A圖至第8C圖)中的導電材料向外擴散到周圍的介電質材料中。導電擴散阻擋襯墊220可包含氮化鉭(TaN)、鉭(Ta)、氮化鈦(TiN)、鈦(Ti)、鈷(Co)等或它們的組合的一層或多層。可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍、無電鍍等)來沉積導電擴散阻擋襯墊220。

在第8A圖、第8B圖和第8C圖中，在導電擴散阻擋襯層220上方形成導電填充材料250，以完全地填充開口200、204和214。在部分實施例中，可以在導電擴散阻擋層襯墊220上沉積薄的導電晶種層以幫助啟動電化學電鍍沉積步驟，其中導電填充材料250完全地填充開口。導電填充材料250可以包含諸如鎢(W)、銅(Cu)、鈷(Co)、釕(Ru)、銅錳(CuMn)、鉬(Mo)、鋁(Al)等的金屬、或其組合或多層。可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍、無 電鍍等)來沉積導電填充材料250。在部分實施例中，導電晶種層可以是與導電填充材料250相同的導電材料，並且可以使用適當的沉積技術(例如，化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、電漿增強原子層沉積或物理氣相沉積等)來沉積。

開口204和214之增加的寬度對於改善導電填充材料250的填充過程可能是有利的。這有利於在互連層之間提供更好的連接。

第9A圖至第9E圖繪示第(N+1)互連層100N+1，其包含金屬間介電質層110N+1中的導電通孔104N+1和導線108N+1。第9A圖繪示區域101的透視圖，第9B圖繪示沿橫截面A-A'切割的區域101的另一透視圖，第9C圖繪示沿第9A圖所示的橫截面A-A'，第9D圖繪示沿第9A圖所示的橫截面B-B'，而第9E圖繪示沿第9A圖所示的橫截面C-C'。金屬間介電質層110N+1包含例如蝕刻停止層120和140以及介電質層130、150和160。導線108N+1包含部分的導電擴散阻擋襯墊220和填充開口200的導電填充材料250，而導電通孔104N+1包含導電擴散阻擋襯墊220和填充開口204和214的導電填充材料250(參見上文，第6A圖至第6C圖)。

可以執行平坦化製程(例如，化學機械平坦化)以去除金屬間介電質層110N+1上方任何多餘的導電材料以及硬遮罩層170(參見第8B圖至第8C圖)的剩餘部分，從而形成實質上與導線108N+1的導電區域共平面之包含 金屬間介電質層110N+1的介電質區域的頂表面。平坦化步驟完成了第(N+1)互連層100N的製造，此第(N+1)互連層100N包含嵌入金屬間介電質層110N+1中的導電通孔104N+1和導線108N+1。

導電通孔104N+1的兩階段結構提供增加的通孔體積，這可減小通孔電阻，同時還保持與下面的導線108N的接觸面積較小，這可以減少相鄰的導電通孔之間的橋接缺陷。較大的通孔刻面(例如，增加的寬度W1、W2、W3和W4)可以改善導電通孔104N+1的金屬填充，從而在互連層之間提供更好的連接。

第10圖繪示根據第6D圖的實施例，並且繪示根據部分實施例導電通孔104N+1在與接觸導電通孔104N+1的底表面的導線108N相鄰的一條或多條導線108N上延伸。在複數個導線108N上延伸的導電通孔104N+1對於增加導電通孔104N+1的體積可能是有利的，這可以降低通孔電阻並改善導電通孔104N+1的金屬填充。

第11圖和第12圖分別繪示繼第2C圖和第2D圖之後的實施例。第11圖繪示包含蝕刻停止層120和140以及介電質層130和160的金屬間介電質層110N+1'，並且第12圖繪示包含蝕刻停止層120和140以及介電質層124、130、150和160的金屬間介電質層110N+1"。可以使用與關於第3A圖至第9E圖描述之金屬間介電質層110N+1類似的方法來形成金屬間介電質層110N+1'，但 是介電質層160直接位在蝕刻停止層140上方。金屬間介電質層110N+1"可以使用與關於第3A圖至第9E圖描述之金屬間介電質層110N+1類似的方法來形成(但是介電質層124在蝕刻停止層120和介電質層130之間)。

在此提供的實施例可以提供益處。上面公開的通孔結構可以提供小的接觸面積以減少橋接。通孔結構的增加的寬度可以提供更大的通孔體積，這可以減小通孔電阻，並提高具有較小通孔底部寬度的先進技術節點的裝置性能。通孔的金屬填充可以透過較大的通孔刻面來改善，以提供層之間的更好連接。

根據一個實施例，一種方法包含：在導電特徵上方形成第一蝕刻停止層；在第一蝕刻停止層上形成第一介電質層；在第一介電質層上形成第二蝕刻停止層；在第二蝕刻停止層上形成第二介電質層；在第二介電質層中形成溝槽；在延伸穿過第二介電質層的溝槽的底表面中形成第一開口；在第一開口的底表面中形成第二開口，第二開口延伸穿過第一介電質層和第一蝕刻停止層，第二開口暴露出導電特徵的頂表面，第二開口具有第一寬度；將第一開口擴大到第二寬度，第二寬度大於第一寬度；用導電材料填充溝槽以形成導線，並用導電材料填充第二開口和第一開口以形成導電通孔。在一個實施例中，加寬第一開口包含進一步蝕刻第二介電質層，其中以比第二介電質層的頂部更快的速率去除第二介電質層的側壁部分。在一個實施例中，形成第二開口包含：在進一步蝕刻第二介電質層的同 時，蝕刻穿過第一介電質層以暴露第一蝕刻停止層的一部分；以及並移除第一個蝕刻停止層的一部分。在一個實施例中，沉積第二介電質層包含：在第二蝕刻停止層上沉積第一介電質材料，以及在第一介電質材料上沉積第二介電質材料，其中第二介電質材料不同於第一介電質材料。在一個實施例中，第一介電質材料被沉積為20埃至100埃範圍內的厚度。在一個實施例中，此方法更包含：在第二介電質材料中形成溝槽，第一開口延伸到溝槽的底表面中；以及並用導電材料填充溝槽。在一個實施例中，第二介電質材料具有在第一介電質材料的頂表面與溝槽的底表面之間測量的厚度，此厚度在250埃至500埃的範圍內。

根據另一個實施例，一種方法包含：形成穿過第一介電質層的第一開口，第一介電質層在第一蝕刻停止層上，第一蝕刻停止層在第二介電質層上，第二介電質層在第二蝕刻停止層上，第二蝕刻停止層在第一導電特徵上；形成穿過第一蝕刻停止層的第二開口，第二開口從第一開口的底部延伸；透過蝕刻第一介電質層的側壁來加寬第一開口；延伸第二開口使其穿過第二介電質層；延伸第一開口使其穿過第一個蝕刻停止層；延伸第二開口使其穿過第二蝕刻停止層；並用導電材料填充第一開口和第二開口以形成導電通孔，此導電通孔耦合到第一導電特徵。在一個實施例中，加寬第一開口使第一開口在第二導電特徵上延伸，第二導電特徵在第二蝕刻停止層下方與第一導電特徵相鄰。在一個實施例中，第一蝕刻停止層的厚度在5埃至30埃的 範圍內。在一個實施例中，第二介電質層的厚度在20埃至100埃的範圍內。在一個實施例中，第二蝕刻停止層的厚度在5埃至25埃的範圍內。

根據又一個實施例，一種結構包含：在第一介電質層中的第一導電特徵；在第一介電質層上方的第二介電質層；在第二介電質層上的第一蝕刻停止層；第一蝕刻停止層上的第三介電質層；導電通孔，包含：延伸穿過第三介電質層和第一蝕刻停止層的頂部，覆蓋第二介電質層的頂部的頂部的底表面，此頂部具有跨過頂部的底表面測量的第一寬度；以及延伸穿過第二介電質層的底部，此底部的底表面位在第一導電特徵的頂表面上，此底部具有沿底部的頂表面測得的第二寬度，第二寬度為小於第一寬度；以及在導電通孔上的導線，導線的側壁被第三介電質層覆蓋。在一個實施例中，此結構更包含在第一介電質層中的第二導電特徵，其中導電通孔在第二導電特徵上延伸。在一個實施例中，此結構更包含在第一介電質層和第二介電質層之間的第二蝕刻停止層。在一個實施例中，此結構更包含在第二蝕刻停止層和第二介電質層之間的第四介電質層，其中第二介電質層是第一介電質材料，第四介電質層是第二介電質材料，並且第一介電質材料不同於第二介電質材料。在一個實施例中，第一寬度大於或等於第二寬度的1.4倍。在一個實施例中，頂部具有在頂部的頂表面上測量的第三寬度，此第三寬度大於或等於第一寬度的1.8倍。在一個實施例中，底部具有在底部的底表面上測量的第四寬 度，第一寬度大於或等於第四寬度的1.2倍。在一個實施例中，底部具有在底部的底表面上測量的第四寬度，第二寬度大於或等於第四寬度的1.25倍。

前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本公開的各方面。本領域技術人員應該理解，他們可以容易地將本公開用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域技術人員還應該認識到，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。

A-A':橫截面

B-B':橫截面

C-C':橫截面

101:區域

104N+1:通孔

108N:導線

108N+1:導線

110N:金屬間介電質層

120:蝕刻停止層

130:介電質層

140:蝕刻停止層

150:介電質層

160:介電質層

Claims (10)

1. 一種半導體結構的製造方法，包含：形成一第一蝕刻停止層在一導電特徵上；形成一第一介電質層在該第一蝕刻停止層上，其中該第一介電質層的厚度在20埃至100埃的範圍內；形成一第二蝕刻停止層在該第一介電質層上；形成一第二介電質層在該第二蝕刻停止層上，其中該第二介電質層的厚度在20埃至100埃的範圍內；形成一溝槽在該第二介電質層中；形成一第一開口在延伸穿過該第二介電質層的該溝槽的一底表面中；形成一第二開口在該第一開口的一底表面中，該第二開口延伸穿過該第一介電質層和該第一蝕刻停止層，該第二開口暴露出該導電特徵的一頂表面，該第二開口具有一第一寬度；將該第一開口擴大到一第二寬度，該第二寬度大於該第一寬度；以及用一導電材料填充該溝槽以形成一導線，並用該導電材料填充該第二開口和該第一開口以形成一導電通孔。
2. 根據請求項1所述的半導體結構的製造方法，其中加寬該第一開口包含進一步蝕刻該第二介電質層，其中以比該第二介電質層的複數個頂部更快的一速率去除該第二介電質層的複數個側壁部分。
3. 根據請求項2所述的半導體結構的製造方法，其中形成該第二開口包含：在進一步刻蝕該第二介電質層的同時，刻蝕穿過該第一介電質層以暴露出該第一蝕刻停止層的一部分；以及去除該第一蝕刻停止層的該部分。
4. 根據請求項1所述的半導體結構的製造方法，其中沉積該第二介電質層包含：沉積一第一介電質材料在該第二蝕刻停止層上；以及沉積一第二介電質材料在該第一介電質材料上，其中該第二介電質材料不同於該第一介電質材料。
5. 一種半導體結構的製造方法，包含：形成穿過一第一介電質層的一第一開口，該第一介電質層在一第一蝕刻停止層上，該第一蝕刻停止層在一第二介電質層上，該第二介電質層在一第二蝕刻停止層上，該第二蝕刻停止層在一第一導電特徵上，其中該第一介電質層的厚度在20埃至100埃的範圍內，而該第二介電質層的厚度在20埃至100埃的範圍內；形成穿過該第一蝕刻停止層的一第二開口，該第二開口從該第一開口的一底部延伸；透過蝕刻該第一介電質層的複數個側壁來加寬該第一開口； 使該第二開口延伸穿過該第二介電質層；使該第一開口延伸穿過該第一蝕刻停止層；使該第二開口延伸穿過該第二蝕刻停止層；以及用一導電材料填充該第一開口和該第二開口以形成一導電通孔，該導電通孔耦合到該第一導電特徵。
6. 根據請求項5所述的半導體結構的製造方法，其中加寬該第一開口使該第一開口在一第二導電特徵上延伸，該第二導電特徵在該第二蝕刻停止層下方與該第一導電特徵相鄰。
7. 一種半導體結構，包含：一第一導電特徵，在一第一介電質層中；一第二介電質層，在該第一介電質層上，其中該第二介電質層的厚度在20埃至100埃的範圍內；一第一蝕刻停止層，在該第二介電質層上；一第三介電質層，在該第一蝕刻停止層上，其中該第三介電質層的厚度在20埃至100埃的範圍內；一導電通孔，包含：一頂部，延伸穿過該第三介電質層和該第一蝕刻停止層，該頂部的一底表面覆蓋該第二介電質層的一頂表面，該頂部具有在該頂部的整個該底表面上測量的一第一寬度；以及一底部，延伸透過該第二介電質層，該底部的一底表 面位在該第一導電特徵的一頂表面上，該底部具有沿該底部的一頂表面測得的一第二寬度，該第二寬度小於該第一寬度；以及一導線，在該導電通孔上，該導線的複數個側壁被該第三介電質層覆蓋。
8. 根據請求項7所述的半導體結構，更包含在該第一介電質層中的一第二導電特徵，其中該導電通孔在該第二導電特徵上延伸。
9. 根據請求項7所述的半導體結構，更包含在該第一介電質層和該第二介電質層之間的一第二蝕刻停止層。
10. 根據請求項7所述的半導體結構，更包含在該第二蝕刻停止層和該第二介電質層之間的一第四介電質層，其中該第二介電質層是一第一介電質材料，該第四介電質層是一第二介電質材料，並且該第一介電質材料與該第二介電質材料不同。

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