[go: up one dir, main page]

TWI793431B - 蝕刻方法 - Google Patents

蝕刻方法 Download PDF

Info

Publication number
TWI793431B
TWI793431B TW109125503A TW109125503A TWI793431B TW I793431 B TWI793431 B TW I793431B TW 109125503 A TW109125503 A TW 109125503A TW 109125503 A TW109125503 A TW 109125503A TW I793431 B TWI793431 B TW I793431B
Authority
TW
Taiwan
Prior art keywords
semiconductor
fin
semiconductor fin
etching
width
Prior art date
Application number
TW109125503A
Other languages
English (en)
Other versions
TW202109671A (zh
Inventor
蘇祖輝
范純祥
王育文
葉明熙
黃國彬
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202109671A publication Critical patent/TW202109671A/zh
Application granted granted Critical
Publication of TWI793431B publication Critical patent/TWI793431B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P50/642—
    • H10P50/644—
    • H10P74/203—
    • H10P74/23—
    • H10P74/238—
    • H10W10/014—
    • H10W10/17—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

蝕刻方法包括形成延伸至一半導體基板之中的複數個隔離區。一半導體條帶係在複數個隔離區之間。蝕刻方法更包括凹陷複數個隔離區，使得半導體條帶之一頂部部分突出高於隔離區的頂表面，以形成一半導體鰭片；量測半導體鰭片之一鰭片寬度；基於鰭片寬度，產生一蝕刻製程參數；以及利用上述蝕刻製程參數，在半導體鰭片上執行一薄化製程。

Description

蝕刻方法
本揭露實施例係有關於一種蝕刻方法，特別係有關於一種用於薄化半導體鰭片的蝕刻方法。
隨著尺寸縮小的積體電路增加以及對積體電路速度漸增的需求，電晶體需要具有更高的驅動電流與越來越小的尺寸。鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)因此而開發。在習知的鰭式場效電晶體形成製程中，半導體鰭片可藉由蝕刻矽基板以形成溝槽而形成，將介電材料填入溝槽以形成淺溝槽隔離(Shallow Trench Isolation，STI)區，且接著凹陷上述淺溝槽隔離區。淺溝槽隔離區的凹陷部分之間的矽基板部分因此形成半導體鰭片，鰭式場效電晶體係形成在半導體鰭片上。
本揭露實施例提供一種蝕刻方法，包括：形成延伸至一半導體基板之中的複數個隔離區，其中一第一半導體條帶係在複數個隔離區之間；凹陷複數個隔離區，其中第一半導體條帶之一頂部部分突出高於隔離區的頂表面，以形成一第一半導體鰭片；量測第一半導體鰭片之一第一鰭片寬度；基於第一鰭片寬度，產生一第一蝕刻製程參數；以及利用第一蝕刻製程參數，在第一半導體鰭片上執行一第一薄化製程。
本揭露實施例更提供一種蝕刻方法，包括：形成一第一半導體鰭片，突出高於第一半導體鰭片兩相對側的複數個第一隔離區，其中第一半導體鰭片係由一第一半導體材料形成；形成一第二半導體鰭片，突出高於第二半導體鰭片兩相對側的複數個第二隔離區，其中第二半導體鰭片係由與第一半導體材料不同的一第二半導體材料形成；量測第一半導體鰭片的一第一鰭片寬度；量測第二半導體鰭片的一第二鰭片寬度；基於第一鰭片寬度，利用一第一蝕刻化學品薄化第一半導體鰭片，其中當第一半導體鰭片薄化時，第二半導體鰭片暴露至第一蝕刻化學品；以及基於第二鰭片寬度，薄化第二半導體鰭片。
本揭露實施例又提供一種蝕刻方法，包括：形成一第一半導體區，並顯露第一半導體區的複數個側壁；量測第一半導體區的一第一寬度；基於第一寬度及第一半導體區的一第一目標寬度，產生一第一蝕刻製程參數，其中第一目標寬度為第一半導體區的一預期寬度；以及利用第一蝕刻製程參數蝕刻第一半導體區。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」  及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
根據一些實施例，提供一種形成鰭式場效電晶體(FinFET)及對應的半導體鰭片之薄化製程的方法。一些實施例的一些變化係被討論。在各種視圖及說明的實施例中，相同的元件符號係用以指明相同的元件。根據本揭露之一些實施例，用於n型鰭式場效電晶體及p型鰭式場效電晶體的半導體鰭片係形成以達到目標寬度。半導體鰭片的形成製程包括蝕刻隔離區以形成半導體鰭片、量測半導體鰭片的寬度、將量測到的半導體鰭片寬度與目標寬度比較、基於量測到的寬度及目標寬度產生蝕刻製程參數、以及利用蝕刻製程參數薄化半導體鰭片。在薄化之後，再測量已薄化的半導體鰭片。基於再測量的結果，可執行再加工以再次薄化半導體鰭片。
實施例將會參照特定的上下文描述，即薄化半導體鰭片與基於薄化的半導體鰭片而形成對應鰭式場效電晶體的製程。討論之實施例的概念亦可應用至具有鰭片的結構與其他結構的製程，包括但不限於：環繞式閘極(Gate-All-Around，GAA)奈米線電晶體之通道區域的薄化、奈米片電晶體等。本文討論的實施例係提供範例以允許製造或利用本揭露之標的，且技術領域中具有通常知識者可理解可以做修飾，而同時仍維持在考量的不同實施例之範疇內。雖然被討論的方法實施例可以特定順序執行，其他方法實施例可以任意合理的順序執行。
第1圖至第10圖繪示根據本揭露之一些實施例之在晶圓10各自的裝置區(device region)100及200中，形成第一鰭式場效電晶體及第二鰭式場效電晶體之中間階段的剖面圖。對應的製程亦用圖表呈現在第18圖所示的流程圖中。根據一些實施例，裝置區100為n型鰭式場效電晶體區，其中形成n型鰭式場效電晶體，且裝置區200為p型鰭式場效電晶體區，其中形成p型鰭式場效電晶體。根據其他實施例，裝置區100及200可皆為n型鰭式場效電晶體區、皆為p型鰭式場效電晶體區、或各自為一p型鰭式場效電晶體區及一n型鰭式場效電晶體區。
請參考第1圖，晶圓10形成。各自的製程係繪示如第18圖所示流程圖400中的製程402。晶圓10可包括基板20，基板20可由矽或其他半導體材料形成。基板20亦可為絕緣層上矽(Silicon-on-Isolation，SOI)基板，包括一底部半導體層、底部半導體層上方的一絕緣層(例如：由氧化矽形成)、及絕緣層上方的一頂部半導體層。一p型井區(未示)可形成在裝置區100中。裝置區200可包括基板20及基板20上方的一磊晶半導體層21。基板20及磊晶半導體層21可合稱為半導體基板20’。並且，裝置區100中的基板20與裝置區200中的基板20’被視為基板延伸至裝置區100及200之中的部分。根據本揭露之一些實施例，磊晶半導體層21包括鍺，且可包括矽鍺，或可包括無矽的鍺。磊晶半導體層21中鍺的百分比可高於百分之三十，且可介於約百分之三十至約百分之百之間。一n型井區(未示)可形成在半導體基板20’中。n型井區可延伸或不延伸至磊晶半導體層21下方。
請參考第2圖，蝕刻晶圓10以形成溝槽23及半導體條帶126及226。各自的製程係繪示如第18圖所示流程圖400中的製程404。在裝置區100中，基板20在相鄰溝槽23之間的部分稱為半導體條帶126。在裝置區200中，基板20’在相鄰溝槽23之間的部分稱為半導體條帶226。為了形成溝槽23，墊氧化層28及硬遮罩層29首先在晶圓10上形成覆蓋(blanket)層。墊氧化層28可為由氧化矽形成的薄膜。根據本揭露之一些實施例，墊氧化層28係通過沉積而形成，舉例來說，利用電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)。墊氧化層28可作為用於蝕刻硬遮罩層29的蝕刻停止層。根據本揭露之一些實施例，硬遮罩層29係由氮化矽形成，舉例來說，利用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition，LPCVD)、原子層沉積(Atomic Layer Deposition，ALD)、電漿增強化學氣相沉積(PECVD)、或類似者。
一光阻劑(未示)形成在硬遮罩層29上，且接著通過一光微影製程而圖樣化。硬遮罩層29係接著利用圖樣化的光阻劑作為蝕刻遮罩而圖樣化，以形成如第2圖所示的硬遮罩29。然後，圖樣化的硬遮罩層29被利用為蝕刻遮罩，以蝕刻墊氧化層28及下面的基板20及磊晶半導體層21。產生的結構如第2圖所示。產生的溝槽23可貫穿通過磊晶半導體層21，以延伸至下面的半導體基板20之中。在裝置區100中，半導體基板20在溝槽23之間的部分稱為半導體條帶126。在裝置區200中，半導體基板20及磊晶半導體層21在溝槽23之間的部分稱為半導體條帶226。
根據一些實施例，在形成半導體條帶126及226之後，可執行一鰭片薄化製程以薄化半導體條帶126及226，以改善產生鰭式場效電晶體之閘極控制，並降低鰭片寬度的差異。各自的製程係繪示如第18圖所示流程圖400中的製程406。鰭片薄化製程的細節係參考第11圖至第13圖而在後續的段落中討論。根據其他實施例，鰭片薄化製程並未在此階段執行。反而，鰭片薄化製程可在形成突出半導體鰭片126’及226’之後執行(如第4圖所示)，或在移除虛擬閘極堆疊之後執行(如第9圖所示)。
請參考第3圖，隔離區22形成，隔離區22在下文中替代地稱為淺溝槽隔離(STI)區。各自的製程係繪示如第18圖所示流程圖400中的製程408。淺溝槽隔離區22係藉由將介電材料填入溝槽23(第2圖)而形成，隨後進行一平坦化製程(例如：化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程)以移除介電材料多餘的部分。介電材料剩下的部分為淺溝槽隔離區22。淺溝槽隔離區22可包括一襯墊(liner)介電質(未示)，襯墊介電質可為通過熱氧化半導體材料之表面層而形成的熱氧化層。襯墊介電質亦可為沉積的氧化矽層、氮化矽層、或利用例如：原子層沉積(ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、或化學氣相沉積(CVD)而形成的類似者。淺溝槽隔離區22亦可包括在襯墊氧化物上方的介電材料，其中介電材料可利用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋轉塗佈、或類似者而形成。根據一些實施例，襯墊介電質上方的介電材料可包括氧化矽。因為平坦化製程，硬遮罩29的頂表面及淺溝槽隔離區22的頂表面可實質上彼此水平。
半導體條帶126及226係在複數個淺溝槽隔離區22之間。應理解的是，半導體條帶126及226中的結構差異為顯現不同材料可被用於裝置區100及200中的範例。根據一些實施例，每個半導體條帶126及226可包括由相同半導體材料所形成的單一半導體層，或可包括由不同材料所形成的複數個半導體層。此些材料可包括矽、鍺；化合物半導體包括：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體包括：矽鍺(SiGe)、磷化鎵砷(GaAsP)、 砷化鋁銦(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化鎵銦(GaInAsP)；上述之組合物、及/或上述之多層。
請參考第4圖，淺溝槽隔離區22凹陷，使得半導體條帶126及226的頂部部分突出高於淺溝槽隔離區22剩下部分的頂表面22A，以各自地形成突出半導體鰭片126’及226’。各自的製程係繪示如第18圖所示流程圖400中的製程410。剩下半導體條帶126及226低於頂表面22A的部分各自稱為半導體條帶126及226。蝕刻可利用乾蝕刻製程執行，其中例如三氟化氫(HF3 )及氨(NH3 )係用作蝕刻氣體。在蝕刻製程期間，可產生電漿。根據本揭露之替代實施例，淺溝槽隔離區22的凹陷係利用濕蝕刻執行。舉例來說，蝕刻化學品可包括氟化氫(HF)溶液。
在上述實施例中，鰭片可藉由任意合適的方法圖樣化。舉例來說，鰭片可利用一或多個光微影製程圖樣化，包括雙圖樣化或多圖樣化製程。一般來說，雙圖樣化或多圖樣化製程結合了光微影及自我對準(self-aligned)製程，容許製造出的圖樣具有例如：小於其他利用單一、直接光微影製程可取得的間距(pitch)。舉例來說，在一實施例中，犧牲層形成在基板上方，且利用光微影製程圖樣化。間隙物(spacers)利用自我對準製程沿著圖樣化的犧牲層旁形成。接著移除犧牲層，且剩下的間隙物或心軸(mandrel)可接著被用以圖樣化鰭片。
根據一些實施例，在凹陷淺溝槽隔離區22以形成突出半導體鰭片126’及226’之後，可執行一鰭片薄化製程以薄化突出半導體鰭片126’及/或226’，以改善閘極控制並降低鰭片寬度的差異。各自的製程係繪示如第18圖所示流程圖400中的製程412。鰭片薄化製程的細節係參考第11圖至第13圖而在後續的段落中討論。根據其他實施例，鰭片薄化製程未在此階段執行。反而，鰭片薄化製程可在形成溝槽23(第2圖) 之後、形成淺溝槽隔離區22(第3圖)之前執行，或在移除虛擬閘極堆疊之後執行(如第9圖所示)。
根據一些實施例，矽覆蓋層(cap)(未示)可磊晶成長在突出半導體鰭片126’及226’上。請參考第5圖，虛擬閘極堆疊30形成以在(突出)鰭片126’及226’的頂表面及側壁上延伸。各自的製程係繪示如第18圖所示流程圖400中的製程414。虛擬(dummy)閘極堆疊30可包括虛擬閘極介電質32及在虛擬閘極介電質32上方的虛擬閘極電極34。虛擬閘極電極34可例如利用聚合矽形成，亦可利用其他材料。每個虛擬閘極堆疊30亦可包括在虛擬閘極電極34上方的一(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、氧化矽、碳氮化矽、或上述之多層而形成。虛擬閘極堆疊30可橫越單一或複數個突出半導體鰭片126’及226’及/或淺溝槽隔離區22。虛擬閘極堆疊30亦具有長度方向，此長度方向垂直於突出半導體鰭片126’及226’之長度方向。
然後，閘極間隙物38係形成在虛擬閘極堆疊30的側壁上。各自的製程亦繪示如第18圖所示流程圖400中的製程414。根據本揭露之一些實施例，閘極間隙物38係由介電材料例如：氮化矽、碳氮化矽、或類似者而形成，且可具有單一層結構或包括複數個介電層的多層結構。
蝕刻製程可執行以蝕刻突出半導體鰭片126’及226’未被虛擬閘極堆疊30及閘極間隙物38覆蓋的部分，而產生第6圖所示的結構。各自的製程係繪示如第18圖所示流程圖400中的製程416。凹陷可為各向異性的(anisotropic)，因此突出半導體鰭片126’及226’直接在虛擬閘極堆疊30及閘極間隙物38下面的部分係被保護且未被蝕刻。根據一些實施例，凹陷的半導體鰭片/條帶126/126’及226/226’之頂表面可低於淺溝槽隔離區22的頂表面22A。半導體鰭片/條帶126/126’及226/226’蝕刻部分留下的空間稱為凹部40，包括位於虛擬閘極堆疊30兩相對側的部分、以及突出半導體鰭片126’及226’剩下部分之間的部分。
然後，磊晶區(源極/汲極區)142及242係藉由選擇性地在凹部40生長(通過磊晶)半導體材料而形成，產生第7圖中的結構。各自的製程係繪示如第18圖所示流程圖400中的製程418。依照產生的鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，p型或n型的雜質可原位摻雜磊晶的進行。舉例來說，在裝置區100中，可生長矽磷(SiP)、矽碳磷(SiCP)、或類似者。在裝置區200中，可生長矽鍺硼(SiGeB)、矽硼(SiB)、或類似者。根據本揭露之替代實施例，磊晶區142及242包括其他種類的半導體材料，舉例來說，III-V族化合物半導體例如：鎵砷(GaAs)、銦磷(InP)、鎵氮(GaN)、銦鎵砷(InGaAs)、銦鋁砷(InAlAs)、鎵鍗(GaSb)、鋁鍗(AlSb)、鋁砷(AlAs)、鋁磷(AlP)、鎵磷(GaP)、上述之組合、或上述之多層。
在磊晶製程之後，磊晶區142及242可進一步各自植入n型雜質及p型雜質，以形成源極與汲極區，源極與汲極區亦各自利用元件符號142及242指示。根據本揭露之替代實施例，當磊晶區142及242在磊晶期間原位摻雜n型及p型雜質時，省略植入製程。
第8圖繪示形成接觸蝕刻阻擋層(Contact Etch Stop Layer，CESL)46及層間介電質層(Inter-Layer Dielectric，ILD)48之後結構的立體圖。各自的製程係繪示如第18圖所示流程圖400中的製程420。接觸蝕刻阻擋層46可由氧化矽、氮化矽、碳氮化矽、或類似者而形成，且可利用化學氣相沉積、原子層沉積、或類似者形成。層間介電質層48可包括利用例如：可流動化學氣相沉積、旋轉塗佈、化學氣相沉積、或另一沉積方法而形成的介電材料。層間介電質層48可由含氧的介電材料形成，可為以二氧化矽為基底的材料，例如：二氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、或類似者。可執行平坦化製程例如：化學機械研磨製程或機械研磨製程，以使層間介電質層48、虛擬閘極堆疊30及閘極間隙物38的頂表面彼此水平。
在後續的製程中，包括硬遮罩層36、虛擬閘極電極34及虛擬閘極介電質32的虛擬閘極堆疊30被蝕刻，在閘極間隙物38之間形成溝槽52，如第9圖所示。各自的製程係繪示如第18圖所示流程圖400中的製程422。突出半導體鰭片126’及226’的頂表面及側壁對溝槽52顯露。
根據一些實施例，在移除虛擬閘極堆疊30之後，執行鰭片薄化製程以薄化突出半導體鰭片126’及/或突出半導體鰭片226’，以改善閘極控制及減少鰭片寬度的差異。各自的製程係繪示如第18圖所示流程圖400中的製程424。鰭片薄化製程的細節係參考第11圖至第13圖而在後續的段落中討論。根據其他實施例，鰭片薄化製程並未在此階段執行。反而，鰭片薄化製程可在形成溝槽23(第2圖)之後、形成淺溝槽隔離區22(第3圖)之前執行，或在凹陷淺溝槽隔離區22之後執行，如第4圖所示。
然後，如第10圖所示，替換的閘極堆疊160及260形成在溝槽52中(第9圖)。各自的製程係繪示如第18圖所示流程圖400中的製程426。閘極堆疊160包括閘極介電質156及閘極電極158，且閘極堆疊260包括閘極介電質256及閘極電極258。根據本揭露之一些實施例，每一閘極介電質156及256包括介面層(Interfacial Layer，IL)，作為閘極介電質156及256的下方部件。介面層形成在突出半導體鰭片126’及226’顯露的表面上。介面層可包括一氧化層例如：氧化矽層，上述氧化層通過突出半導體鰭片126’及226’的熱氧化、化學氧化製程、或沉積製程而形成。閘極介電質156及256亦可包括形成在對應介面層上方的一或多個高介電常數(high-k)介電層。高介電常數介電層包括高介電常數介電材質例如：氧化鉿、氧化鑭、氧化鋁、氧化鋯、或類似者。高介電常數介電材質之介電常數(k值)高於3.9，且可高於約7.0、且有時高達21.0或更高。高介電常數介電層形成為保形(conformal)層，且在突出半導體鰭片126’及226’之側壁及閘極間隙物38之側壁上延伸。根據本揭露之一些實施例，高介電常數介電層係利用原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(Molecular-Beam Deposition，MBD)、或類似者而形成。
進一步參考第10圖，閘極電極158及258各自地形成在閘極介電質156及256上。每一閘極電極158及258可包括可形成為保形層的複數個堆疊金屬層，以及填入各自剩餘的溝槽52的金屬填充區域。堆疊金屬層可包括阻障(barrier)層、在阻障層上方的功函數(work function)層、以及在功函數層上方的一或多個金屬封蓋(capping)層。
第10圖亦根據一些實施例繪示硬遮罩162及262的形成。各自的製程係繪示如第18圖所示流程圖400中的製程428。硬遮罩162及262的形成可包括執行蝕刻製程以凹陷閘極堆疊160及260，使得凹部形成在閘極間隙物38的相對部分之間、用介電材料填入凹部、及接著執行平坦化製程例如：化學機械研磨製程或機械研磨製程，以移除介電材料多餘的部分。硬遮罩162及262可由氮化矽、氮氧化矽、氧碳氮化矽、或類似者形成。鰭式場效電晶體164及264係因此各自地形成在裝置區100及200中。在後續製程中，形成源極/汲極矽化物區、源極/汲極接觸塞(plug)、閘極接觸塞、及類似者。
第11圖至第13圖繪示根據本揭露一些實施例之鰭片薄化製程中的剖面圖。鰭片薄化製程可在各種階段中執行。舉例來說，鰭片薄化製程可在溝槽23(如第2圖所示)形成之後執行、在淺溝槽隔離區22(如第4圖所示)的凹陷之後執行、或在移除虛擬閘極堆疊以形成溝槽52(第9圖)之後執行。在這些階段中，突出半導體鰭片126’及226’或半導體條帶126及226的側壁顯露，容許執行鰭片薄化製程。裝置區100中結構的剖面圖(第11圖至第13圖)可從第4圖或第9圖的參考剖面A-A而取得，依鰭片薄化製程何時執行而定。裝置區200中結構的剖面圖可從第4圖或第9圖的參考剖面B-B而取得，依鰭片薄化製程何時執行而定。在第2圖所示的結構上執行的鰭片薄化製程亦可藉由應用第11圖至第13圖所示的製程而實現。結果的結構係相似於第2圖所示的結構，其中半導體條帶及對應的矽部分及矽鍺(或鍺)部分因為鰭片薄化而變窄。
第14圖繪示根據一些實施例之鰭片薄化製程的流程圖300，此流程圖係參照第11圖至第13圖而討論。在第14圖中的製程302中，突出半導體鰭片126’及226’形成以突出高於鄰接淺溝槽隔離區22的頂表面，此製程亦對應至第4圖及第9圖所示的製程。結果的剖面如第11圖所示。並且，在流程圖300中，第一型鰭片(用於形成第一型鰭式場效電晶體的鰭片)及第二型鰭片(用於形成第二型鰭式場效電晶體的鰭片)為相反的導電性類型，第一型鰭片可為n型鰭片或p型鰭片，且第二型鰭片可為n型鰭片或p型鰭片。在以下討論的範例中，突出半導體鰭片126’(第一型鰭片)係假設由矽形成，且突出半導體鰭片226’(第二型鰭片)係假設由矽鍺或鍺形成。應該理解的是，突出半導體鰭片126’及226’亦可由其他材料形成。
請參照第14圖中所示的製程304，量測突出半導體鰭片126’及226’的寬度Wm1及Wm2(第11圖)。上述量測可利用光學量測方法執行，例如：臨界尺寸掃描式電子顯微鏡(Critical Dimension Scanning Electron Microscope，CDSEM)、光學臨界尺寸(Optical Critical Dimension，OCD)光譜、或類似者。在製程306(第14圖)中，量測到的寬度Wm1及Wm2各自地與突出半導體鰭片126’及226’的目標寬度Wt1及Wt2比較。目標寬度Wt1及Wt2各自為突出半導體鰭片126’及226’的預期寬度。舉例來說，如果鰭片寬度差(Wm1-Wt1)等於零或為負值，突出半導體鰭片126’就不會被薄化。如果鰭片寬度差(Wm2-Wt2)等於零或為負值，突出半導體鰭片226’就不會被薄化。另一方面，如果寬度差(Wm1-Wt1)及(Wm2-Wt2)的一或兩者為正值，對應的突出半導體鰭片126’及226’就會被薄化，且執行第14圖中的製程308。在繪示的範例中，兩突出半導體鰭片126’及226’皆假設為需要被薄化。如果突出半導體鰭片126’及226’的其中一者不需被薄化，將略過用於對應的鰭片之對應的蝕刻製程參數(recipe)產生製程、鰭片薄化製程、薄化後再量測製程、以及再加工製程等。
基於量測結果例如：寬度差(Wm1-Wt1)及(Wm2-Wt2)，產生用於薄化突出半導體鰭片126’及226’的蝕刻製程參數，如第14圖中的製程308所示。蝕刻製程參數包括但不限於：蝕刻時間、蝕刻化學品種類、蝕刻化學品及晶圓10的溫度、蝕刻化學品濃度(當利用濕蝕刻時)、蝕刻氣體的流量及壓力(當利用乾蝕刻時)等。舉例來說，如果是高的寬度差(Wm1-Wt1)，可採用較高的溫度、較高的濃度、較長的蝕刻時間、及/或類似者。相反地，如果是小的寬度差(Wm1-Wt1)，可採用較低的溫度、較低的濃度、較短的蝕刻時間、及/或類似者。
請參考第14圖中的製程310，突出半導體鰭片126’ (第一型鰭片)係利用蝕刻化學品而被薄化，當突出半導體鰭片226’的蝕刻速率低時，蝕刻化學品蝕刻突出半導體鰭片126’。在蝕刻期間，突出半導體鰭片126’及226’(第11圖)皆暴露至蝕刻化學品。因此，較佳的第一蝕刻選擇度(selectivity)係愈高愈好，以保持突出半導體鰭片226’之蝕刻最小化，第一蝕刻選擇度為突出半導體鰭片126’之蝕刻速率與突出半導體鰭片226’之蝕刻速率的比值。舉例來說，第一選擇度可約大於5，且可介在約5及約20(或更高)之間。
根據一些突出半導體鰭片126’為矽鰭片的實施例，可利用濕蝕刻來執行蝕刻，且蝕刻化學品可包括有機或無機的鹼性物。舉例來說，蝕刻化學品可包括金屬氫氧化物(Mn+ (OH- )n )、胺衍生物、或上述之組合。金屬氫氧化物可包括氫氧化鈉、氫氧化鉀、氫氧化鋰、氫氧化銣、氫氧化銫、或上述之混合物。可加入離子型界面活性劑(例如：四級銨鹽(-R4 N+ )、硫酸鹽(-OSO3 − )、磺酸鹽(-SO3 − )、磷酸鹽、羧酸鹽(-COO− )衍生物)或非離子型界面活性劑(例如：乙氧基化醇、烷基苯酚聚乙氧基醇、脂肪酸乙氧基化物、脂肪胺乙氧基化物、乙二醇酯、甘油酯)，以減少蝕刻化學品之表面張力。胺衍生物可包括氨、四甲基氫氧化銨(Tetra Methyl Ammonium Hydroxide，TMAH)、四乙基氫氧化銨(Tetra Ethyl Ammonium Hydroxide，TEAH), 十四基三甲基氫氧化銨(Tetradecyl Trimethyl Ammonium Hydroxide，TTAH), 四丁基氫氧化銨(Tetra Butyl Ammonium Hydroxide，TBAH)、類似物、或上述之組合。第16圖繪示一胺衍生物之化學結構，包括一氫氧基、一氮原子、以及鍵結至氮原子的R1、R2、R3及R4。R1、R2、R3及R4每一者可為一氫原子或一功能基C1至C20。功能基C1至C20可包括胺、乙醇、鹵化物、酯、酮、酸、烷、烯、炔、醚、硫化物、醛、亞胺、腈、芳香族、硫醇、或類似物。在蝕刻製程中，蝕刻化學品之溫度可介於約5°C與約90°C之間。
由於高的第一蝕刻選擇度，雖然突出半導體鰭片226’與突出半導體鰭片126’暴露至同樣的蝕刻化學品，突出半導體鰭片226’係實質上未被蝕刻的。
經歷鰭片薄化製程之突出半導體鰭片126’及226’如第12圖所示。在突出半導體鰭片126’之薄化之後，再次量測突出半導體鰭片126’之寬度Wm1’，如第14圖之製程312所示。量測到的寬度Wm1’可接著再次與目標寬度Wt1比較。如果鰭片寬度差(Wm1’-Wt1)為正值，製程迴圈回到製程308以執行再加工製程，再加工製程包括製程308及製程310。因此，另一種蝕刻製程參數係基於鰭片寬度差(Wm1’-Wt1)而產生，接著利用新產生的蝕刻製程參數再次蝕刻突出半導體鰭片126’，新產生的蝕刻製程參數可與先前產生用於突出半導體鰭片126’之第一蝕刻的蝕刻製程參數不同。另一方面，如果鰭片寬度差(Wm1’-Wt1)等於或小於零，將不會執行再加工，且製程繼續至薄化突出半導體鰭片226’，而非迴圈回到製程308。
如前述，蝕刻製程參數可包括不同的製程條件。進一步地，產生的蝕刻製程參數可包括不同濃度的蝕刻化學品。因此，當蝕刻化學品濃度高時，突出半導體鰭片126’之蝕刻速率高，而當蝕刻化學品濃度低時，突出半導體鰭片126’之蝕刻速率低。蝕刻化學品之不同濃度可依鰭片寬度差(Wm1-Wt1)及(Wm1’-Wt1)而定。舉例來說，因為鰭片寬度差(Wm1-Wt1)大於鰭片寬度差(Wm1’-Wt1)，第一次薄化突出半導體鰭片126’時的蝕刻化學品濃度可高於再加工製程時的蝕刻化學品濃度。第17圖繪示用於提供蝕刻化學品及依產生的製程參數調整蝕刻化學品濃度的一設備。
請參考第17圖，晶圓10係提供用於鰭片薄化，蝕刻化學品340從噴頭348被噴灑至晶圓10之表面上。管346連接在噴頭348與儲存器342及344之間。根據一些範例，儲存器342係用於儲存蝕刻化學品，儲存器344係用於儲存去離子水。閥350連接在儲存器344與管346之間，閥350係配置以開、關、及調整去離子水之流量。在鰭片薄化製程中，控制單元338(亦繪示於第14圖)控制閥350之操作以增加(或不增加)去離子水之理想流量。去離子水進入管346之中，且與來自儲存器342之蝕刻化學品混合。蝕刻化學品及去離子水之理想流量係依蝕刻製程參數而定，且當去離子水之相對流量較大時，結果從噴頭348噴灑的蝕刻化學品則被稀釋較多，蝕刻化學品之濃度較低，且反之亦然。
在突出半導體鰭片126’之蝕刻及可能的再加工之後，如果量測到的寬度Wm2(第11圖)顯示為有需要進行薄化，則接著薄化突出半導體鰭片226’。結果的結構係如第13圖所示。否則，跳過第14圖所示的製程314、316及318，且最終結構中的鰭片具有如第12圖所示的形狀。第14圖中的製程314繪示突出半導體鰭片226’之蝕刻。當突出半導體鰭片126’之蝕刻速率低時，利用蝕刻突出半導體鰭片226’之蝕刻化學品來執行薄化。在蝕刻期間，突出半導體鰭片126’及226皆暴露至蝕刻化學品。因此，較佳的第二蝕刻選擇度係愈高愈好，以保持突出半導體鰭片126’之蝕刻最小化，第二蝕刻選擇度為突出半導體鰭片226’之蝕刻速率與突出半導體鰭片126’之蝕刻速率的比值。舉例來說，第二選擇度可約大於5，且可介在約5及約20(或更高)之間。
根據一些突出半導體鰭片226’為矽鍺鰭片或鍺鰭片的實施例，可利用濕蝕刻來執行蝕刻，且蝕刻化學品可包括有機或無機的鹼性物及氧化劑。有機或無機的鹼性物可與用於薄化突出半導體鰭片126’之有機或無機的鹼性物相同或不同。舉例來說，蝕刻化學品可包括金屬氫氧化物(Mn+ (OH- )n )、胺衍生物、或上述之組合。金屬氫氧化物可包括氫氧化鈉、氫氧化鉀、氫氧化鋰、氫氧化銣、氫氧化銫、或上述之混合物。可加入離子型界面活性劑(例如：四級銨鹽(-R4 N+ )、硫酸鹽(-OSO3 − )、磺酸鹽(-SO3 − )、磷酸鹽、羧酸鹽(-COO− )衍生物)或非離子型界面活性劑(例如：乙氧基化醇、烷基苯酚聚乙氧基醇、脂肪酸乙氧基化物、脂肪胺乙氧基化物、乙二醇酯、甘油酯)，以減少蝕刻化學品之表面張力。胺衍生物可包括氨、四甲基氫氧化銨(TMAH)、四乙基氫氧化銨(TEAH)、十四基三甲基氫氧化銨(TTAH)、四丁基氫氧化銨(TBAH)、類似物、或上述之組合。氧化劑可包括溶解在去離子水中的臭氧(DIO3 )、過氧化氫(H2 O2 )、或上述之組合。用於蝕刻突出半導體鰭片226’的蝕刻化學品並無實質上侵蝕(attack)突出半導體鰭片126’。因此，雖然突出半導體鰭片126’與突出半導體鰭片226’暴露至同樣的蝕刻化學品，突出半導體鰭片126’係實質上未被蝕刻的。在蝕刻製程中，蝕刻化學品之溫度可介於約5°C與約90°C之間。
如前述，用於蝕刻突出半導體鰭片126’的有機或無機鹼性物並無實質上侵蝕突出半導體鰭片226’。氧化劑係加入以氧化突出半導體鰭片226’，結果的氧化矽鍺或氧化鍺可藉由前述的有機或無機鹼性物而蝕刻。因此，透過氧化製程，突出半導體鰭片226’亦可被薄化。另一方面，氧化製程亦導致氧化矽被產生在突出半導體鰭片126’上。有機或無機鹼性物無法蝕刻氧化矽。而且，矽被氧化的速度顯著地小於矽鍺及鍺之氧化速度。因此，在突出半導體鰭片226’薄化時，突出半導體鰭片126’係實質上未被薄化的。
根據一些實施例，有機或無機的鹼性物及氧化劑係混合在相同的蝕刻化學品中，以蝕刻突出半導體鰭片226’。根據其他實施例，有機或無機的鹼性物及氧化劑係在分離的溶液中，其中先利用氧化劑氧化突出半導體鰭片126’及226’以形成氧化物。接著施加鹼性溶液至晶圓10，以移除產生的氧化物，然後再移除鹼性溶液。上述包括施加氧化劑及施加鹼性物之循環可重複或不重複。
在突出半導體鰭片226’薄化之後，再次量測突出半導體鰭片226’的寬度Wm2’，如第14圖中製程316所示。量測到的寬度Wm2’接著再次與目標寬度Wt2比較。如果鰭片寬度差(Wm2’-Wt2)為正值，製程迴圈回到製程318、接著到製程316以再次進行薄化突出半導體鰭片226’。因此，另一種蝕刻製程參數係基於鰭片寬度差(Wm2’-Wt2)而產生(製程318)，接著利用新產生的蝕刻製程參數再次薄化突出半導體鰭片226’。另一方面，如果鰭片寬度差(Wm2’-Wt2)等於或小於零，將不會執行再加工。
根據本揭露之一些實施例，突出半導體鰭片126’之再量測可在薄化突出半導體鰭片226’之後執行，而非在突出半導體鰭片226’之量測及薄化之前進行突出半導體鰭片126’的量測及再加工。第15圖繪示對應的流程圖300’。流程圖300’與第14圖之流程圖300相似，惟鰭片寬度的再量測以及再加工(若需要)係在薄化兩種型式(n型及p型)的鰭片之後執行(製程310’)。對應地，再次量測突出半導體鰭片126’及226’兩者之寬度，如果突出半導體鰭片126’及226’其中一種型式或兩者皆需要再加工，製程將回到製程308進行對應之突出半導體鰭片126’及226’的再加工。
請參考第13圖，根據一些範例實施例，將在以下討論裝置區100中的結構。裝置區200中的結構基本上具有相同的外形，因此將不再次討論裝置區200之外形。根據本揭露之一些實施例，在突出半導體鰭片126’及226’的薄化中，淺溝槽隔離區22可稍微凹陷，且在淺溝槽隔離區22的凹陷部分中，突出半導體鰭片126’及226’的部分之側壁亦顯露。突出半導體鰭片126’及226’新顯露的側壁亦被蝕刻，形成漸變區126T。漸變區126T之側壁較突出半導體鰭片126’之上方部分之側壁及下方的半導體條帶126更不傾斜。根據一些實施例，漸變區126T之側壁的傾斜角θ1係介在約5°與約85°之間。漸變角θ2係介在約95°與約175°之間。突出半導體鰭片126’之頂部部分之側壁SW1可在第一平面P1中，第一平面P1係與半導體條帶126之側壁SW2之第二平面P1平行。突出半導體鰭片126’之每一側可修整量ΔW，修整量ΔW係介在約0.2奈米與約30奈米之間。漸變區126T之高度H3可等於或大於量ΔW之約0.5倍且等於或小於量ΔW之約5倍。在鰭片薄化之後，鰭片寬度Wm1’可介於約2奈米與約50奈米之間。淺溝槽隔離區22之高度H1可介於約30奈米與約100奈米之間。鰭片高度H2可介於約5奈米與約100奈米之間。半導體條帶126之底部寬度Wb可介於約2.2奈米與約80奈米之間。
在鰭片薄化製程中，控制單元338(第14圖、第15圖及第17圖)係用以電性地及以訊號與多種用於鰭片薄化製程中的工具聯絡及控制。控制單元338控制與鰭片薄化製程相關的作動，作動包括但不限於：鰭片寬度之量測與再量測、是否需要鰭片薄化之決定、蝕刻製程參數之產生、以及鰭片薄化製程。組合控制單元338及上述工具而形成一先進製程控制(Advanced Process Control，APC)系統，用於自動量測、薄化、及鰭片薄化之再加工。
本揭露之實施例具有一些有利的特徵。藉由首先量測鰭片寬度，可決定蝕刻製程參數，以確保被蝕刻之鰭片的寬度落在理想範圍內。可根據量測結果來產生蝕刻製程參數，以對每一晶圓及每一鰭片的型式客製化蝕刻。再量測及再加工進一步地提升鰭片寬度之精準度。本揭露可應用於單一晶圓鰭片薄化製程或批式(batch-type)鰭片製程，在批式鰭片製程中，可量測一批晶圓中選定的複數樣本晶圓(而非量測每一晶圓)，以提升總處理量(through-put)。隨著更精確的鰭片寬度控制，可提升閘極控制，可提升電流密度，且可更佳地控制臨界電壓。
根據本揭露之一些實施例，一種蝕刻方法包括：形成延伸至一半導體基板之中的複數個隔離區，其中一第一半導體條帶係在上述隔離區之間；凹陷上述隔離區，其中第一半導體條帶之一頂部部分突出高於隔離區的頂表面，以形成一第一半導體鰭片；量測第一半導體鰭片之一第一鰭片寬度；基於第一鰭片寬度，產生一第一蝕刻製程參數；以及利用第一蝕刻製程參數，在第一半導體鰭片上執行一第一薄化製程。在一實施例中，蝕刻方法更包括：在第一薄化製程後，再量測第一半導體鰭片之一第二鰭片寬度。在一實施例中，蝕刻方法更包括：再量測該第二鰭片寬度之後，基於第二鰭片寬度產生一第二蝕刻製程參數；以及利用第二蝕刻製程參數，在第一半導體鰭片上執行一第二薄化製程。在一實施例中，蝕刻方法更包括：量測一第二半導體鰭片之一第三鰭片寬度，其中第一半導體鰭片與第二半導體鰭片係由不同材料形成；基於第三鰭片寬度，產生一第三蝕刻製程參數；以及利用第三蝕刻製程參數，在第二半導體鰭片上執行一第三薄化製程。在一實施例中，在第一薄化製程中，第二半導體鰭片暴露至用於第一薄化製程的一第一蝕刻化學品，且實質上未薄化，以及其中第三薄化製程中，第一半導體鰭片暴露至用於第三薄化製程的一第二蝕刻化學品，且實質上未薄化。在一實施例中，產生第一蝕刻製程參數包括：判定第一鰭片寬度與第一半導體鰭片之一目標鰭片寬度之間的一差異；以及基於上述差異，判定第一薄化製程之一蝕刻時間。在一實施例中，第一薄化製程係利用濕蝕刻執行。在一實施例中，蝕刻方法更包括：在第一半導體鰭片上形成一虛擬閘極堆疊，第一半導體鰭片已藉由第一薄化製程薄化。在一實施例中，蝕刻方法更包括：在第一半導體鰭片上形成一虛擬閘極堆疊；在虛擬閘極堆疊之兩相對側形成複數個閘極間隙物；以及移除虛擬閘極堆疊，以在閘極間隙物之間形成一凹部，其中第一薄化製程係通過凹部執行。
根據本揭露之一些實施例，一種蝕刻方法包括：形成一第一半導體鰭片，突出高於第一半導體鰭片兩相對側的複數個第一隔離區，其中第一半導體鰭片係由一第一半導體材料形成；形成一第二半導體鰭片，突出高於第二半導體鰭片兩相對側的複數個第二隔離區，其中第二半導體鰭片係由與第一半導體材料不同的一第二半導體材料形成；量測第一半導體鰭片的一第一鰭片寬度；量測第二半導體鰭片的一第二鰭片寬度；基於第一鰭片寬度，利用一第一蝕刻化學品薄化第一半導體鰭片，其中當第一半導體鰭片薄化時，第二半導體鰭片暴露至第一蝕刻化學品；以及基於第二鰭片寬度，薄化第二半導體鰭片。在一實施例中，當第一半導體鰭片薄化時，第一半導體鰭片具有一第一蝕刻速率，且第二半導體鰭片具有小於第一蝕刻速率的一第二蝕刻速率。在一實施例中，第二半導體鰭片利用一第二蝕刻化學品薄化，且當第二半導體鰭片薄化時，第一半導體鰭片暴露至第二蝕刻化學品。在一實施例中，當第二半導體鰭片薄化時，第一半導體鰭片具有一第三蝕刻速率，且第二半導體鰭片具有大於第三蝕刻速率的一第四蝕刻速率。在一實施例中，蝕刻方法更包括：在第一半導體鰭片之上形成一第一閘極；基於第一半導體鰭片、在第一閘極之兩相對側形成複數個第一源極/汲極區；在第二半導體鰭片之上形成一第二閘極；以及基於第二半導體鰭片、在第二閘極之兩相對側形成複數個第二源極/汲極區，其中第一源極/汲極區與第二源極/汲極區為相反的導電性類型。
根據本揭露之一些實施例，一種蝕刻方法包括：形成一第一半導體區，並顯露第一半導體區的複數個側壁；量測第一半導體區的一第一寬度；基於第一寬度及第一半導體區的一第一目標寬度，產生一第一蝕刻製程參數，其中第一目標寬度為第一半導體區的一預期寬度；以及利用第一蝕刻製程參數蝕刻第一半導體區。在一實施例中，當第一半導體區被蝕刻時，第一半導體區突出於一體半導體(bulk semiconductor)材料之一頂表面上方，體半導體材料在第一半導體區下，且頂表面暴露至用於蝕刻第一半導體區的一蝕刻化學品。在一實施例中，當第一半導體區被蝕刻時，第一半導體區突出於一隔離區之一頂表面上方，且隔離區之頂表面暴露至用於蝕刻第一半導體區的一蝕刻劑。在一實施例中，當第一半導體區被蝕刻時，第一半導體區係在複數個閘極間隙物之間的一溝槽中。在一實施例中，蝕刻第一半導體區係利用一濕蝕刻製程執行。在一實施例中，第一半導體區利用一蝕刻化學品蝕刻，且當第一半導體區被蝕刻時，一第二半導體區的複數個側壁暴露至蝕刻化學品，且蝕刻方法更包括：基於第一半導體區，形成一n型電晶體；以及基於第二半導體區，形成一p型電晶體。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:晶圓 20,20’:基板 21:磊晶半導體層 22:隔離區(淺溝槽隔離區) 22A:頂表面 23,52:溝槽 28:墊氧化層 29,36:硬遮罩層(硬遮罩) 30:虛擬閘極堆疊 32:虛擬閘極介電質 34:虛擬閘極電極 38:閘極間隙物 40:凹部 46:接觸蝕刻阻擋層 48:層間介電質層 100,200:裝置區 126,226:半導體條帶 126’,226’:突出半導體鰭片 126T:漸變區 142,242:磊晶區(源極/汲極區) 156,256:閘極介電質 158,258:閘極電極 160,260:閘極堆疊 162,262:硬遮罩 164,264:鰭式場效電晶體 300,300’,400:流程圖 302,304,306,308,310,310’,312,314,316,318,402,404,406,408,410,412,414,416,418,420,422,424,426,428:製程 338:控制單元 340:蝕刻化學品 342,344:儲存器 346:管 348:噴頭 350:閥 A-A,B-B:剖面 ΔW:量 H1,H2,H3:高度 P1:第一平面 P2:第二平面 SW1,SW2:側壁 θ1:傾斜角 θ2:漸變角 Wb:底部寬度 Wm1,Wm1’,Wm2:寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應被強調的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖至第10圖繪示根據一些實施例之在形成具有薄化鰭片的鰭式場效電晶體(FinFETs)之中間階段的剖面圖與立體圖。 第11圖至第13圖繪示根據一些實施例之薄化半導體鰭片的製程。 第14圖至第15圖為根據一些實施例之薄化半導體鰭片的流程圖。 第16圖繪示根據一些實施例之在鰭薄化製程中使用的胺衍生物之化學結構。 第17圖繪示根據一些實施例之通過噴灑蝕刻溶液在晶圓上而蝕刻半導體鰭片。 第18圖繪示根據一些實施例之用於形成鰭式場效電晶體與薄化鰭片的流程圖。
300:流程圖
302,304,306,308,310,312,314,316,318:製程
338:控制單元

Claims (15)

  1. 一種蝕刻方法，包括：形成延伸至一半導體基板之中的複數個隔離區，其中一第一半導體條帶及一第二半導體條帶係在該等隔離區之間；凹陷該等隔離區，其中該第一半導體條帶與該第二半導體條帶之頂部部分突出高於該等隔離區的頂表面，以分別形成一第一半導體鰭片及一第二半導體鰭片；在該第一半導體鰭片上執行一第一薄化製程，其中在該第一薄化製程中，該第一半導體鰭片與該第二半導體鰭片皆暴露至一第一蝕刻化學品，並且該第一半導體鰭片比該第二半導體鰭片薄化得多；量測已薄化的該第一半導體鰭片的一第一鰭片寬度；在該第二半導體鰭片上執行一第二薄化製程，其中在該第二薄化製程中，該第一半導體鰭片與該第二半導體鰭片皆暴露至一第二蝕刻化學品，並且該第二半導體鰭片比該第一半導體鰭片薄化得多；量測已薄化的該第二半導體鰭片的一第二鰭片寬度；以及基於該第一鰭片寬度，在第一半導體鰭片上執行一第三薄化製程。
  2. 如請求項1之蝕刻方法，更包括：在該第一薄化製程之前，量測該第一半導體鰭片之一第三鰭片寬度，其中該第一薄化製程利用基於該第三鰭片寬度產生的一蝕刻製程參數來執行。
  3. 如請求項1之蝕刻方法，在量測該第一鰭片寬度後，該蝕刻方法更包括：基於該第一鰭片寬度，產生一蝕刻製程參數；以及 利用該蝕刻製程參數，在該第一半導體鰭片上執行該第三薄化製程。
  4. 如請求項1之蝕刻方法，其中在該第一薄化製程中，該第二半導體鰭片實質上未薄化，以及其中在該第二薄化製程中，該第一半導體鰭片實質上未薄化。
  5. 如請求項2之蝕刻方法，其中產生該蝕刻製程參數包括：判定該第一鰭片寬度與該第一半導體鰭片之一目標鰭片寬度之間的一差異；以及基於該差異，判定該第一薄化製程之一蝕刻時間。
  6. 如請求項1之蝕刻方法，更包括：在該第一半導體鰭片上形成一虛擬閘極堆疊，該第一半導體鰭片已藉由該第一薄化製程薄化。
  7. 如請求項1之蝕刻方法，更包括：在該第一半導體鰭片上形成一虛擬閘極堆疊；在該虛擬閘極堆疊之兩相對側形成複數個閘極間隙物；以及移除該虛擬閘極堆疊，以在該等閘極間隙物之間形成一凹部，其中該第一薄化製程係通過該凹部執行。
  8. 一種蝕刻方法，包括：形成一第一半導體鰭片，突出高於該第一半導體鰭片兩相對側的複數個第一隔離區，其中該第一半導體鰭片係由一第一半導體材料形成；形成一第二半導體鰭片，突出高於該第二半導體鰭片兩相對側的複數個第二隔離區，其中該第二半導體鰭片係由與該第一半導體材料不同的一第二半導體材料形成； 量測該第一半導體鰭片的一第一鰭片寬度；量測該第二半導體鰭片的一第二鰭片寬度；基於該第一鰭片寬度，利用一第一蝕刻化學品薄化該第一半導體鰭片，其中當該第一半導體鰭片薄化時，該第二半導體鰭片暴露至該第一蝕刻化學品；以及基於該第二鰭片寬度，薄化該第二半導體鰭片。
  9. 如請求項8之蝕刻方法，其中當該第一半導體鰭片薄化時，該第一半導體鰭片具有一第一蝕刻速率，且該第二半導體鰭片具有小於該第一蝕刻速率的一第二蝕刻速率。
  10. 如請求項8之蝕刻方法，其中該第二半導體鰭片利用一第二蝕刻化學品薄化，且當該第二半導體鰭片薄化時，該第一半導體鰭片暴露至該第二蝕刻化學品。
  11. 如請求項10之蝕刻方法，其中當該第二半導體鰭片薄化時，該第一半導體鰭片具有一第三蝕刻速率，且該第二半導體鰭片具有大於該第三蝕刻速率的一第四蝕刻速率。
  12. 如請求項8之蝕刻方法，更包括：在該第一半導體鰭片之上形成一第一閘極；基於該第一半導體鰭片、在該第一閘極之兩相對側形成複數個第一源極/汲極區；在該第二半導體鰭片之上形成一第二閘極；以及基於該第二半導體鰭片、在該第二閘極之兩相對側形成複數個第二源極/汲極區，其中該等第一源極/汲極區與該等第二源極/汲極區為相反的導電性類型。
  13. 一種蝕刻方法，包括：蝕刻一半導體基板以形成一第一半導體區，並顯露該第一半導體區的複數個側壁；量測該第一半導體區的一第一寬度；基於該第一寬度及該第一半導體區的一第一目標寬度，產生一第一蝕刻製程參數，其中該第一目標寬度為該第一半導體區的一預期寬度；利用該第一蝕刻製程參數蝕刻該第一半導體區；在蝕刻該第一半導體區後，在已蝕刻的該第一半導體區的兩相對側填充複數個溝槽以形成一隔離區；以及凹陷該隔離區，使得該第一半導體區的一頂部部分突出高於該隔離區以形成一半導體鰭片。
  14. 如請求項13之蝕刻方法，其中當該第一半導體區被蝕刻時，該第一半導體區係在該些溝槽中，且該第一半導體區的複數個側壁對該些溝槽顯露。
  15. 如請求項13之蝕刻方法，其中該第一半導體區利用一蝕刻化學品蝕刻，且當該第一半導體區被蝕刻時，一第二半導體區的複數個側壁暴露至該蝕刻化學品，且該蝕刻方法更包括：基於該第一半導體區，形成一n型電晶體；以及基於該第二半導體區，形成一p型電晶體。
TW109125503A 2019-07-31 2020-07-29 蝕刻方法 TWI793431B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/527,346 2019-07-31
US16/527,346 US11158726B2 (en) 2019-07-31 2019-07-31 Controlling fin-thinning through feedback

Publications (2)

Publication Number Publication Date
TW202109671A TW202109671A (zh) 2021-03-01
TWI793431B true TWI793431B (zh) 2023-02-21

Family

ID=74165569

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109125503A TWI793431B (zh) 2019-07-31 2020-07-29 蝕刻方法

Country Status (5)

Country Link
US (4) US11158726B2 (zh)
KR (1) KR102294224B1 (zh)
CN (1) CN112309867B (zh)
DE (1) DE102019121617A1 (zh)
TW (1) TWI793431B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020128407A1 (de) 2019-12-15 2021-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-bildung von halbleitervorrichtungen
US11574846B2 (en) * 2019-12-15 2023-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate formation of semiconductor devices
US12136651B2 (en) * 2020-02-19 2024-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-germanium Fins and methods of processing the same in field-effect transistors
US20230261049A1 (en) * 2022-02-16 2023-08-17 International Business Machines Corporation Reducing channel structure tip damage during spacer deposition

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200574A1 (en) * 2003-04-11 2004-10-14 Applied Materials, Inc. Method for controlling a process for fabricating integrated devices
US20170005090A1 (en) * 2015-06-30 2017-01-05 International Business Machines Corporation FINFET with U-Shaped Channel
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS
US20190115263A1 (en) * 2017-10-18 2019-04-18 International Business Machines Corporation Semiconductor fin patterning techniques to achieve uniform fin profiles for fin field effect transistors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911697B1 (en) * 2003-08-04 2005-06-28 Advanced Micro Devices, Inc. Semiconductor device having a thin fin and raised source/drain areas
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8546891B2 (en) 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
KR101974598B1 (ko) 2013-05-10 2019-05-07 삼성전자주식회사 반도체 장치 및 그 제조방법
WO2015147784A1 (en) 2014-03-24 2015-10-01 Intel Corporation Fin sculpting and cladding during replacement gate process for transistor channel applications
WO2015147783A1 (en) * 2014-03-24 2015-10-01 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US9496373B2 (en) * 2015-04-02 2016-11-15 International Business Machines Corporation Damage-resistant fin structures and FinFET CMOS
KR102479892B1 (ko) 2015-09-18 2022-12-20 삼성전자주식회사 반도체 장치
US10707208B2 (en) 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
US10446669B2 (en) 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200574A1 (en) * 2003-04-11 2004-10-14 Applied Materials, Inc. Method for controlling a process for fabricating integrated devices
US20170005090A1 (en) * 2015-06-30 2017-01-05 International Business Machines Corporation FINFET with U-Shaped Channel
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS
US20190115263A1 (en) * 2017-10-18 2019-04-18 International Business Machines Corporation Semiconductor fin patterning techniques to achieve uniform fin profiles for fin field effect transistors

Also Published As

Publication number Publication date
US11158726B2 (en) 2021-10-26
CN112309867B (zh) 2025-04-29
CN112309867A (zh) 2021-02-02
US20230387263A1 (en) 2023-11-30
US11923437B2 (en) 2024-03-05
DE102019121617A1 (de) 2021-02-04
TW202109671A (zh) 2021-03-01
US20210036130A1 (en) 2021-02-04
KR20210016251A (ko) 2021-02-15
US12176422B2 (en) 2024-12-24
KR102294224B1 (ko) 2021-08-30
US20250056823A1 (en) 2025-02-13
US20220045199A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
TWI793431B (zh) 蝕刻方法
US11923358B2 (en) Semiconductor device and manufacturing method thereof
KR102107623B1 (ko) 금속 절단 공정에서의 푸팅 제거
TWI755178B (zh) 半導體元件及其製造方法
US20240387541A1 (en) Nanosheet device architecture for cell-height scaling
CN111244084A (zh) 受限源极/漏极外延区域及其形成方法
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
CN111681959B (zh) 用于制作半导体器件的方法
CN113257898B (zh) 偶极设计高k栅极电介质及其形成方法
KR102434063B1 (ko) 리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성
CN111200023A (zh) 集成电路器件和形成集成电路结构的方法
CN111106010B (zh) 具有堆叠半导体层作为沟道的晶体管
US12087771B2 (en) Multiple patterning gate scheme for nanosheet rule scaling
TW202147523A (zh) 半導體裝置及其製造方法
TWI786528B (zh) 半導體結構和其形成方法
US20240363440A1 (en) Hybrid source drain regions formed based on same fin and methods forming same
US20250201556A1 (en) Multi-layer photo etching mask including organic and inorganic materials
TW202209445A (zh) 製造半導體元件的方法與半導體元件
TW202125749A (zh) 半導體結構及其形成方法
TWI778507B (zh) 半導體元件及其形成方法
US20230147848A1 (en) Reducing Fin Wriggling in Fin-Thinning Process
TWI804788B (zh) 控制半導體裝置的閘極形成的方法及用於製造半導體裝置的系統
US20250081508A1 (en) Semiconductor Device and Method of Manufacturing the Same
TW202322398A (zh) 半導體結構及其製造方法