[go: up one dir, main page]

DE102020128407A1 - Gate-bildung von halbleitervorrichtungen - Google Patents

Gate-bildung von halbleitervorrichtungen Download PDF

Info

Publication number
DE102020128407A1
DE102020128407A1 DE102020128407.1A DE102020128407A DE102020128407A1 DE 102020128407 A1 DE102020128407 A1 DE 102020128407A1 DE 102020128407 A DE102020128407 A DE 102020128407A DE 102020128407 A1 DE102020128407 A1 DE 102020128407A1
Authority
DE
Germany
Prior art keywords
gate
fin
etching
cds
measuring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020128407.1A
Other languages
English (en)
Inventor
Chang-Jhih Syu
Chih-Hao Yu
Chang-Yun Chang
Hsiu-Hao Tsao
Yu-Jiun PENG
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/075,313 external-priority patent/US11574846B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020128407A1 publication Critical patent/DE102020128407A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H10P74/23—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P50/283—
    • H10P74/203—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

Ein Verfahren zum Steuern der Gate-Bildung einer Halbleitervorrichtung umfasst: Erfassen einer Korrelation zwischen kritischen Gate-Abmessungen (Critical Dimensions, CD) und Ätzrezepturen zur Bildung von Gate-Gräben; Messen einer Gate-CD auf einem Zielwafer; Bestimmen einer Ätzrezeptur auf der Grundlage der Korrektur und der gemessenen Gate-CD; und Durchführen eines Ätzprozesses auf dem Zielwafer, um einen Gate-Gräben mit der bestimmten Ätzrezeptur zu bilden.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 62/948,269, eingereicht am 15. Dezember 2019, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • In dem Maße, wie die Designregeln sowie die Prozessfenster (das heißt, die Spielräume für Fehler bei der Verarbeitung) kleiner werden, gewinnen Inspektion und Messung der kritischen Abmessungen (Critical Dimensions, CD) von Vorrichtungsmerkmalen sowie deren Querschnittsform („Profil“) zunehmend an Bedeutung. Abweichungen der kritischen Abmessungen und des Profils eines Merkmals von den Designabmessungen können die Leistung des fertigen Halbleitervorrichtung nachteilig beeinflussen. Darüber hinaus kann die Messung der kritischen Abmessungen und des Profils eines Merkmals auf Verarbeitungsprobleme hinweisen. Daher sind die Werte der kritischen Abmessungen und des Profils, insbesondere die Gate-CDs und Gate-Profile, und ihre Abweichung von den Designabmessungen wichtige Indikatoren für die Genauigkeit und Stabilität der Fertigungsprozesse. Zum Beispiel reagiert der Treiberstrom von Transistoren empfindlich auf die Gate-CDs und Gate-Profile. Daher trägt die Stabilität der Steuerung der Gate-Bildung zur Verbesserung der Chip-Leistung insgesamt bei.
  • Obgleich Ausrüstung zum Messen von Gate-CDs und -Profilen zur Verfügung steht, gibt eine solche Ausrüstung allgemein keine unmittelbare Rückmeldung zu Lithographieschritten, um Variationen zu reduzieren, und die Ergebnisse konventioneller Inspektionen werden in der Regel nicht zur Justierung einer anschließenden Ätzverarbeitung verwendet. Darüber hinaus können Gate-CDs und -Profile aufgrund von Prozessvariationen durch Faktoren beeinflusst werden, die den Designern unbekannt sind, was eine universelle Einstellung der Prozesssteuerung erschwert. Daher besteht Bedarf an einem einfachen und kosteneffektiven System und einer Methodik für die Steuerung der Gate-Bildung ohne wesentliche Einbuße an Produktionsdurchsatz.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1, 2, 3, 4, 5A, 5B und 6A veranschaulichen perspektivische Ansichten von Zwischenstufen bei der Bildung einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 6B, 8, 9A, 9B, 10A, 10B, 11A und 11B veranschaulichen Querschnittsansichten einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 7 veranschaulicht Gate-Profile, die in verschiedenen Regionen einer Halbleiterstruktur gemessen wurden, gemäß einigen Ausführungsformen.
    • 12 veranschaulicht Gate-Profile einer Halbleiterstruktur in Abhängigkeit von verschiedenen Ätzrezepturen gemäß einigen Ausführungsformen.
    • 13 zeigt ein Flussdiagramm eines Verfahrens zur Bildung einer Halbleiterstruktur gemäß Aspekten der vorliegenden Offenbarung.
    • 14 veranschaulicht ein Gate-Bildungs-Steuerungssystem und dessen Arbeitsablauf gemäß Aspekten der vorliegenden Offenbarung.
    • 15 veranschaulicht eine schematische Ansicht der Ungleichmäßigkeit innerhalb eines Wafers auf einem Wafer gemäß Aspekten der vorliegenden Offenbarung.
    • 16A und 16B veranschaulichen ein Verfahren zur Verbesserung der Gleichmäßigkeit innerhalb eines Wafers gemäß Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb ±10 % der genannten Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft allgemein Halbleitervorrichtungen und Herstellungsverfahren. Insbesondere betrifft die vorliegende Offenbarung die Bereitstellung eines Gate-Profil-Charakterisierungsverfahrens und einer Gate-Herstellungstechnik, die eine bessere Kontrolle der kritischen Gate-Abmessungen (CDs) und dementsprechend eine bessere Produktionsausbeute ermöglicht. Bei der Bildung von Feldeffekttransistoren (FETs) beeinflussen die Gate-CDs viele Betriebsparameter integrierter Schaltkreise, wie zum Beispiel Geschwindigkeitsleistung und Stromverbrauch eines Schaltkreises. Allgemein erlaubt eine größere Gate-CD eine bessere Kontrolle der Treiberströme von FETs und damit eine bessere Steuerung der Transistorleistung. Andererseits verringert eine große Gate-CD die Distanzen zwischen Gate-Stapeln und Source-/Drain-Metallkontakten (S/D-Metallkontakten), was zu Metallkurzschlüssen auf Vorrichtungsebene führen und die Produktionsausbeute beeinflussen kann. Eine angestrebte Gate-CD wird auf der Grundlage einer Balance zwischen Vorrichtungsleistung und Produktionsausbeute bestimmt. Während der Herstellung von Halbleitervorrichtungen ist es auch wichtig, die angestrebte Gate-CD zu erreichen und die angestrebte Gate-CD über verschiedene IC-Chips und Wafer hinweg gleichmäßig aufrecht zu erhalten. Herstellungsvariationen können zu einer Ungleichmäßigkeit der Gate-CD von Wafer zu Wafer (Wafer-To-Wafer, WTW) und zu einer Ungleichmäßigkeit innerhalb des Wafers (Within-Wafer, WIW) führen. Dies kann zu Schaltkreisdefekten und einer Verschlechterung der Chipausbeute führen. Daher besteht Bedarf an einem Gate-CD-Messverfahren, um eine genaue Charakterisierung der Gate-CD und des Gate-Profils zu ermöglichen, sowie an einer Gate-Fertigungstechnik, die eine Gleichmäßigkeit des Gate-Profils WIW und WTW gewährleistet.
  • Gemäß verschiedenen beispielhaften Ausführungsformen werden Transistoren, die unter Verwendung eines Ersatz-Gate-Prozesses (oder „Gate-Last“-Prozesses) gebildet werden, und die Verfahren zu ihrer Bildung bereitgestellt. Die Zwischenstufen bei der Bildung der Transistoren werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. In den veranschaulichten beispielhaften Ausführungsformen wird die Bildung von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Gate-all-Around-Transistoren (GAA-Transistoren) oder planare Transistoren können ebenfalls die Ausführungsformen der vorliegenden Offenbarung verwenden.
  • 1-6B und 8-11B veranschaulichen Perspektiven und Querschnittsansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in den 1-6B und 8-11B gezeigten Schritte sind auch schematisch in dem Prozessfluss 200 widergespiegelt, der in 13 gezeigt ist.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur weist den Wafer 10 auf, der wiederum das Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einem Störatom vom p-Typ oder vom n-Typ dotiert sein. Isolationsregionen 22, wie zum Beispiel Flachgrabenisolationsregionen (Shallow Trench Isolation, STI), können so gebildet werden, dass sie sich von einer Oberseite des Substrats 20 in das Substrat 20 hinein erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Die Oberseiten der Halbleiterstreifen 24 und die Oberseiten der STI-Regionen 22 können gemäß einigen beispielhaften Ausführungsformen im Wesentlichen auf gleicher Höhe zueinander liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 24 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen STI-Regionen 22 zum Bilden von Aussparungen und Ausführen von Epitaxie zum Nachzüchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend werden die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen beispielhaften Ausführungsformen werden die Halbleiterstreifen 24 aus Silizium-Germanium, Silizium-Kohlenstoff oder einem III-V-Verbundhalbleitermaterial gebildet.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel durch Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Aufdampfung mit hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD) oder chemische Aufdampfung (Chemical Vapor Deposition, CVD) gebildet wird. Die STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid aufweisen, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Aufdampfung (Flowable Chemical Vapor Deposition, FCVD), Aufschleudern oder dergleichen gebildet werden kann.
  • Unter Bezug auf 2 werden die STI-Regionen 22 ausgespart, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher vorstehen als die Oberseiten 22A der übrigen Abschnitte der STI-Regionen 22, um vorstehende Rippen 24' zu bilden. Der jeweilige Schritt ist als Schritt 202 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 als die Ätzgase verwendet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Aussparung der STI-Regionen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF-Lösung enthalten.
  • Bei den oben veranschaulichten beispielhaften Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. So können beispielsweise die Finnen mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und mittels eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • Die Materialien der vorstehenden Finnen 24' können auch durch Materialien ersetzt werden, die von dem Material des Substrats 20 verschieden sind. Zum Beispiel können die vorstehenden Finnen 24' aus Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge oder einem III-V-Verbundhalbleiter wie zum Beispiel InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet werden.
  • Unter Bezug auf 3 werden auf den Oberseiten und den Seitenwänden der vorstehenden Finnen 24' Dummy-Gate-Stapel 30 gebildet. Der jeweilige Schritt ist als Schritt 204 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt. Die Dummy-Gate-Stapel 30 können eine Dummy-Gate-Dielektrikumschicht 32 und eine Dummy-Gate-Elektrodenschicht 34 über der Dummy-Gate-Dielektrikumschicht 32 aufweisen. Die Dummy-Gate-Dielektrikumschicht 32 wird über den vorstehenden Rippen 24' gebildet. Die Dummy-Gate-Dielektrikumschicht 32 kann durch thermische Oxidation, CVD, Sputtern oder andere Verfahren gebildet werden, die im Stand der Technik zum Bilden einer Dummy-Gate-Dielektrikumschicht bekannt sind und verwendet werden. In einigen Ausführungsformen kann die Dummy-Gate-Dielektrikumschicht aus einem oder mehreren geeigneten dielektrischen Materialien gebildet werden, wie zum Beispiel Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), Dielektrika mit niedrigem k-Wert, wie zum Beispiel kohlenstoffdotierte Oxide, Dielektrika mit extrem niedrigem k-Wert, wie zum Beispiel porenhaltiges kohlenstoffdotiertes Siliziumdioxid, ein Polymer, wie zum Beispiel Polyimid, dergleichen, oder eine Kombination davon. In anderen Ausführungsformen enthält die Dummy-Gate-Dielektrikumschicht dielektrische Materialien mit einer hohen Dielektrizitätskonstante (k-Wert), zum Beispiel größer als 3,9. Die Materialien können Metalloxide wie HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx, TiN, dergleichen, oder eine Kombination davon enthalten. In der veranschaulichten Ausführungsform ist die Dummy-Gate-Dielektrikumschicht 32 eine Oxidschicht, wie zum Beispiel Siliziumoxid. Die Dummy-Gate-Elektrodenschicht 34 kann zum Beispiel unter Verwendung von Polysilizium gebildet werden, und es können auch andere Materialien verwendet werden. Die Dummy-Gate-Elektrodenschicht 34 kann durch PVD, CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden leitfähiger Materialien bekannt sind und verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine oder mehrere Hartmaskenschichten 36 über der Dummy-Gate-Elektrodenschicht 34 aufweisen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet werden. Die Dummy-Gate-Stapel 30 können eine einzelne oder mehrere der vorstehenden Finnen 24' und/oder STI-Regionen 22 kreuzen. Die Dummy-Gate-Stapel 30 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der vorstehenden Finnen 24' verlaufen. Die Gesamthöhe des Dummy-Gate-Stapels A 30 ist eine Distanz von einer Oberseite der Dummy-Gate-Stapel 30 bis zu Oberseiten 22A der übrigen Abschnitte der STI-Regionen 22 und ist als H1 bezeichnet. Die Gesamthöhe der vorstehenden Finne 24' ist ein Distanz von einer Oberseite der vorstehenden Finnen 24' bis zu Oberseiten 22A der verbleibenden Abschnitte der STI-Regionen 22 und ist als H2 bezeichnet.
  • Als Nächstes werden Gate-Abstandshalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandshalter 38 aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen, gebildet und können eine Einzelschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Ätzschritt (im Folgenden als Source/Drain-Aussparung bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 24' zu ätzen, die nicht durch Dummy-Gate-Stapel 30 und Gate-Abstandshalter 38 bedeckt sind, wodurch die in 4 gezeigte Struktur entsteht. Das Aussparen kann anisotrop sein, und daher werden die Abschnitte der Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und den Gate-Abstandshaltern 38 liegen, geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die Oberseiten 22A der STI-Regionen 22 liegen. Dementsprechend werden zwischen den STI-Regionen 22 Aussparungen 40 gebildet. Die Aussparungen 40 befinden sich auf den gegenüberliegenden Seiten der Dummy-Gate-Stapel 30.
  • Als Nächstes werden Epitaxieregionen (Source/Drain-Regionen) 42 durch selektives Züchten eines Halbleitermaterials in Aussparungen 40 gebildet, wodurch die Struktur in 5A entsteht. Der jeweilige Schritt ist als Schritt 206 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt. Gemäß einigen beispielhaften Ausführungsformen enthalten die Epitaxieregionen 42 Silizium-Germanium, Silizium oder Silizium-Kohlenstoff. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann mit voranschreitender Epitaxie ein Störatom vom p-Typ oder ein Störatom vom n-Typ in-situ dotiert werden. Wenn der resultierende FinFET ein p-FinFET ist, so kann zum Beispiel Silizium-Germanium-Bor (SiGeB), GeB oder dergleichen gezüchtet werden. Ist der resultierende FinFET hingegen ein n-FINFET, so können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Epitaxieregionen 42 aus einem III-V-Verbundhalbleiter, wie zum Beispiel GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, gebildet. Nachdem die Epitaxieregionen 42 die Aussparungen 40 vollständig gefüllt haben, beginnen die Epitaxieregionen 42, sich horizontal zu erweitern, und es können Facetten gebildet werden.
  • Nach dem Epitaxieschritt können des Weiteren die Epitaxieregionen 42 mit Störatomen vom p-Typ oder vom n-Typ implantiert werden, um Source- und Drain-Regionen zu bilden, die ebenfalls mit der Bezugszahl 42 bezeichnet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die Epitaxieregionen 42 während der Epitaxie in-situ mit den Störatomen vom p-Typ oder vom n-Typ dotiert werden, um Source-/Drain-Regionen zu bilden. Die Epitaxie-Source-/Drain-Regionen 42 umfassen untere Abschnitte, die in den STI-Regionen 22 gebildet werden, und obere Abschnitte, die über den Oberseiten der STI-Regionen 22 gebildet werden.
  • 5B veranschaulicht die Bildung von Plattierungs-Source/Drain-Regionen 42 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Gemäß diesen Ausführungsformen werden die vorstehenden Finnen 24', wie in 3 gezeigt, nicht ausgespart, und Epitaxieregionen 41 werden auf den vorstehenden Finnen 24' gezüchtet. Das Material der Epitaxieregionen 41 kann dem Material des Epitaxie-Halbleitermaterials 42, wie in 5A gezeigt, ähnlich sein, je nachdem, ob der resultierende FinFET ein p- oder ein n-FinFET ist. Dementsprechend umfassen die Source/Drains 42 vorstehende Finnen 24' und die Epitaxieregion 41. Eine Implantierung kann (gegebenenfalls) durchgeführt werden, um ein n-Störatom oder ein p-Störatom zu implantieren.
  • 6A veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 46 und eines Zwischenschichtdielektrikums (Inter-Layer Dielectric, ILD) 48. Der jeweilige Schritt ist als Schritt 208 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt. Die CESL 46 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet werden. Die CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD oder CVD, gebildet werden. Das ILD 48 kann ein dielektrisches Material enthalten, das zum Beispiel unter Verwendung von FCVD, Aufschleuderbeschichtung, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das auf Siliziumoxid basieren kann, wie zum Beispiel Tetraethylorthosilikat-Oxid (TEOS-Oxid), mit plasmaverstärktem CVD hergestelltes Oxid (Plasma-Enhanced CVD (PECVD)) (SiO2), Phosphosilikatglas (PSG), Borsilikatglas (BSG), Bordotiertes Phosphosilikatglas (BPSG) oder dergleichen. Ein Planarisierungsschritt, wie zum Beispiel chemisch-mechanisches Polieren (CMP) oder mechanisches Schleifen, wird durchgeführt, um die Oberseiten des ILD 48, der Dummy-Gate-Stapel 30 und der Gate-Abstandshalter 38 auf dieselbe Höhe zu bringen.
  • Eine Querschnittsansicht der in 6A gezeigten Struktur ist in 6B gezeigt. Die Querschnittsansicht wird aus der horizontalen Ebene erhalten, die die Linie A-A in 6A enthält. In 6B ist einer der Dummy-Gate-Stapel 30 veranschaulicht. Eine Gate-Länge (entlang einer Richtung senkrecht zur Längsrichtung eines Gate-Stapels gemessen, das heißt, entlang der X-Richtung in 6B) wird als kritische Gate-Abmessung (Critical Dimension, CD) bezeichnet. Aus prozessbedingten Gründen, wie zum Beispiel Ätzeffekte bei der Bildung des Dummy-Gate-Stapels 30, können die Abschnitte des Dummy-Gate-Stapels 30, die die vorstehenden Finnen 24' schneiden, breiter sein als andere Abschnitte, die von den vorstehenden Finnen 24' entfernt liegen. Die Verbreiterung in den Abschnitten des Dummy-Gate-Stapels 30, die die vorstehenden Finnen 24' überschneiden, wird als „Footing-Effekt“ bezeichnet, und die verbreiterten Abschnitte werden als Footing-Regionen (oder -abschnitte) bezeichnet, die durch die Abschnitte 30' gekennzeichnet sind. Dementsprechend kann eine Gate-CD, die an verschiedenen Abschnitten des Dummy-Gate-Stapels 30 gemessen wird, unterschiedliche Werte aufweisen. 6B veranschaulicht Gate-CDs, die an drei verschiedenen Regionen des Dummy-Gate-Stapels 30 gemessen wurden, die als CD1-CD4 bezeichnet sind. CD1 wird in einer Region zwischen zwei benachbarten, vorstehenden Finnen 24' gemessen, die als „Inner-Finnen“-Region bezeichnet wird. In der Draufsicht, wie in 6B veranschaulicht, hat eine „Inner-Finnen“-Region gewöhnlich ein Einschnürungsprofil zwischen zwei Footing-Abschnitten 30'. Eine in einer „Inner-Finnen“-Region (das heißt CD1) gemessene Gate-CD kann den kleinsten Gate-CD-Wert ergeben. Andererseits wird CD2 in einer Region auf der anderen Seite einer vorstehenden Finne 24' gemessen, die von der „Inner-Finnen“-Region entfernt liegt, die als eine „Außer-Finnen“-Region bezeichnet wird. CD3 und CD4 werden jeweils in der Nähe von zwei Rändern (Seitenwänden) der vorstehenden Finne 24' gemessen, was als „Auf-Finnen“-Region bezeichnet wird. Der Begriff „in der Nähe von“ meint eine Distanz von weniger als etwa 2 nm oder direkt an einem Rand einer vorstehenden Finne.
  • Darüber hinaus ist es in Z-Richtung möglich, dass der Dummy-Gate-Stapel 30 einen oberen Abschnitt mit geraden und vertikalen Seitenwänden und einen unteren Abschnitt mit geneigten Seitenwänden aufweist. Die geneigten Seitenwände können auch gerade sein, oder können im Wesentlichen gerade mit einer leichten Krümmung sein. Die Gate-Abstandhalter 38 können dem Profil der Seitenwände des Dummy-Gate-Stapels 30 folgen und daher geneigte untere Abschnitte haben. Durch Messung von Gate-CDs in verschiedenen Höhen des Dummy-Gate-Stapels 30 kann ein Gate-Profil des Dummy-Gate-Stapels 30 erfasst werden. In verschiedenen Ausführungsformen können Gate-CDs mittels Messtechniken des Standes der Technik gemessen werden, wie zum Beispiel Querschnitts-Rasterelektronenmikroskopie (Cross-Section Scanning Electron Microscopy, SEM), Transmissionselektronenmikroskopie (Transmission Electron Microscopy, TEM) oder Rasterelektronenmikroskopie für kritische Abmessungen (Critical Dimension Scanning Electron Microscopy, CD-SEM). Andere Verfahren, wie zum Beispiel Optische Kritische Abmessungen (Optical Critical Dimension, OCD), Atomkraftmetrologie (Atomic Force Metrology, AFM) und Atomkraftmetrologie für kritische Abmessungen (Critical Dimension-Atomic Force Metrology, CD-AFM), können ebenfalls zur Messung von Gate-CDs verwendet werden.
  • 7 veranschaulicht ein Diagramm mit beispielhaften Gate-Profilen, die in verschiedenen Regionen eines Gate-Stapels gemessen wurden. Das Diagramm in 7 gilt allgemein sowohl für Dummy-Gate-Stapel als auch für Ersatz-Gate-Stapel (zum Beispiel Metall-Gate-Stapel mit hohem k-Wert). Die X-Achse des Diagramms stellt den Gate-CD-Wert dar. Die Y-Achse des Diagramms stellt die Höhe eines Gate-Stapels in Bezug auf die Oberseite von STI-Regionen dar. Die Gesamthöhe eines Gate-Stapels (H1) und die Gesamthöhe einer vorstehenden Finne (H2) sind ebenfalls auf der Y-Achse als Referenzen markiert. Insbesondere stellt in dem Diagramm die Linie 80 Gate-CDs dar, die an einer „Inner-Finnen“-Region des Gate-Stapels gemessen wurden (zum Beispiel CD1 in 6), Linie stellt 82 Gate-CDs dar, die an einer „Außer-Finnen“-Region des Gate-Stapels gemessen wurden (zum Beispiel CD2 in 6), und Linie 84 stellt einen gewichteten Wert zweier Gate-CDs dar, die an einer „Auf-Finnen“-Region des Gate-Stapels gemessen wurden (zum Beispiel CD3 und CD4 in 6). CD3 und CD4 werden jeweils in der Nähe zweier Ränder (Seitenwände) derselben vorstehenden Finne gemessen. In der veranschaulichten Ausführungsform soll ein gewichteter Wert den größeren Wert zwischen den beiden Gate-CDs auswählen (zum Beispiel max(CD3, CD4)). In einigen Ausführungsformen ist ein gewichteter Wert ein Durchschnitt der beiden Gate-CDs (zum Beispiel (CD3+CD4)/2). In einigen anderen Ausführungsformen ist ein gewichteter Wert einer der beiden Gate-CDs (zum Beispiel entweder CD3 oder CD4).
  • Wir bleiben bei 7. Gate-Profile, die durch die Linien 80, 82 und 84 veranschaulicht sind, liegen im Hinblick auf Abschnitte eines Gate-Stapels, die über der Finnenspitze einer vorstehenden Finne liegen (>H2), nahe beieinander. Dies ist hauptsächlich darauf zurückzuführen, dass Footing-Regionen gewöhnlich an Schnittpunkten eines Gate-Stapels und einer vorstehenden Finne liegen und sich nicht in Regionen oberhalb der Finnenspitze einer vorstehenden Finne erstrecken. Daher haben Gate-CDs, die in „Inner-Finnen“-, „Auf-Finnen“- und „Außer-Finnen“-Regionen gemessen werden, im Wesentlichen den gleichen Wert oberhalb der Finnenspitze einer vorstehenden Finne. Zum Vergleich: Wenn die Gate-Höhe unterhalb der Finnenspitze einer vorstehenden Finne liegt (<H2), so weist das durch die Linie 84 dargestellte Gate-Profil bei einer gegebenen Gate-Höhe durchweg größere Gate-CD-Werte als andere Gate-Profile. Der Unterschied ist größer als etwa 8 nm und kann in einigen Ausführungsformen im Bereich zwischen etwa 8 nm und etwa 12 nm liegen. Dies ist hauptsächlich auf die Verbreiterung in den Footing-Regionen eines Gate-Stapels zurückzuführen. Gewöhnlich untersucht eine Entwicklungs-Anschlussinspektion (After-Development-Inspection, ADI) die Gate-CD in einer „Inner-Finnen“-Region, die oft den kleinsten Gate-CD-Wert in einem Einschnürungsbereich zwischen zwei benachbarten Footing-Abschnitten offenbart. Im Zuge der Weiterentwicklung der IC-Technologie hin zu kleineren Technologieknoten (zum Beispiel 20 nm, 16 nm, 10 nm, 7 nm und darunter) ist jedoch der Einfluss auf die Transistorleistung durch zusätzliche Gate-CDs an Footing-Abschnitten bei abnehmenden Gate-Abmessungen nicht mehr zu vermeiden. Wie in 7 gezeigt, erfassen Gate-CDs, die an „Inner-Finnen“- oder „Außer-Finnen“-Regionen gemessen werden, den durch die Footing-Abschnitte verursachten Strom nicht mehr, weshalb die Transistorcharakterisierung nicht mehr so genau wird. Stattdessen erbringt eine in „Auf-Finnen“-Regionen gemessene Gate-CD eine genauere Darstellung der Gate-Länge zur Charakterisierung der Transistorleistung.
  • Nach dem Bilden der jeweiligen Struktur, wie in den 6A und 6B gezeigt, werden als Nächstes die Dummy-Gate-Stapel 30 durch Ersatz-Gate-Stapel ersetzt, die eine Metall-Gate-Schicht und eine Ersatz-Gate-Dielektrikumschicht aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ersetzen das Ätzen von Dummy-Gate-Stapeln 30, die die Hartmaskenschicht 36, die Dummy-Gate-Elektrodenschicht 34 und die Dummy-Gate-Dielektrikumschicht 32 aufweisen, in einem oder mehreren Ätzschritten, wodurch Öffnungen (auch als Gate-Gräben bezeichnet) zwischen gegenüberliegenden Abschnitten der Gate-Abstandshalter 38 entstehen. Der jeweilige Schritt ist als Schritt 210 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt.
  • In einigen Ausführungsformen umfasst das Entfernen von Dummy-Gate-Stapeln 30 zwei oder mehr Ätzschritte, die jeweils auf spezielle Materialzusammensetzungen in Dummy-Gate-Stapeln 30 abzielen. Zum Beispiel kann ein erster Ätzschritt eine hohe Ätzselektivität aufweisen, die auf die Dummy-Gate-Elektrodenschicht 34 abgestimmt ist, wobei im Wesentlichen keine (oder minimale) Ätzverluste an den Gate-Abstandshaltern 38 und der Dummy-Gate-Dielektrikumschicht 32 auftreten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann der erste Ätzschritt ein anisotroper Ätzprozess sein, bei dem Prozessgase verwendet werden, die beispielsweise aus Cl2, BCl3, Ar, CH4, CF4 und Kombinationen davon ausgewählt sind. Das Ätzen kann mit einem Druck im Bereich zwischen etwa 3 mTorr und etwa 10 mTorr durchgeführt werden. Beim Hauptätzen wird eine HF-Leistung angelegt, und die HF-Leistung kann im Bereich zwischen etwa 500 Watt und etwa 900 Watt liegen. Es kann auch eine Vorspannung von weniger als etwa 150 Watt angelegt werden. Während des Entfernens der Gate-Elektrodenschicht 34 kann auf den freiliegenden Flächen der Gate-Abstandshalter 38 eine native Oxidschicht 35 gebildet werden. Die native Oxidschicht 35 kann eine Dicke im Bereich von etwa 1 nm bis etwa 3 nm haben. Die resultierende Struktur nach dem ersten Ätzschritt ist in 8 gezeigt.
  • Ein zweiter Ätzschritt kann eine hohe Ätzselektivität aufweisen, die auf die Dummy-Gate-Dielektrikumschicht 32 (zum Beispiel eine Oxidschicht) und die native Oxidschicht 35 abgestimmt ist, wobei im Wesentlichen kein (oder nur minimaler) Ätzverlust an den Gate-Abstandshaltern 38 und den vorstehenden Finnen 24' auftritt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann der zweite Ätzschritt ein Trockenätzprozess, ein Nassätzprozess oder ein anderer geeigneter Ätzprozess sein. In einigen Ausführungsformen wird in dem zweiten Ätzschritt eine chemische Lösung verwendet, die verdünntes HF enthalten kann. Das Ätzen kann bei einer Temperatur im Bereich zwischen etwa 20°C und etwa 30°C durchgeführt werden, und die Ätzdauer kann im Bereich zwischen etwa 30 Sekunden und etwa 60 Sekunden liegen. Das Gewichtsverhältnis von Wasser zu HF in der verdünnten HF ist größer als etwa 1500:1 und kann im Bereich zwischen etwa 1500:1 und etwa 2500:1 liegen. Durch Justieren der Rezeptur eines Ätzprozesses, wie zum Beispiel Parameter in dem zweiten Ätzschritt, einschließlich der Ätzmittelkonzentration, der Ätzmittelströmungsrate, der Ätztemperatur, der Ätzdauer oder verschiedener Ätzmittel, kann die Ätzstärke justiert werden. Da die Dummy-Gate-Dielektrikumschicht 32 in den Ecken der Footing-Regionen 30' für ein Ätzmittel relativ schwer zu erreichen ist, können durch Auswählen weniger starker Ätzrezepturen Reste der Dummy-Gate-Dielektrikumschicht 32 in den Ecken der Footing-Regionen 30' verbleiben. Der Rückstand der Dummy-Gate-Dielektrikumschicht 32 führt zu unterschiedlichen Gate-Grabenöffnungen in „Auf-Finnen“-Regionen. 9A, 10A und 11A veranschaulichen drei beispielhafte resultierende Strukturen nach relativ starken, milden bzw. relativ schwachen Ätzrezepturen. 9B, 10B und 11B veranschaulichen drei beispielhafte resultierende Strukturen, nachdem Metall-Gate-Stapel 60 mit hohem k-Wert (auch als Ersatz-Gate-Stapel 60 bezeichnet) in jeweiligen Gate-Gräben 52 in den 9A, 10A und 11A abgeschieden wurden. Der jeweilige Schritt ist als Schritt 212 in dem Prozessfluss 200 veranschaulicht, wie in 13 gezeigt. Anschließend kann der Prozessfluss 200 zu Schritt 214 übergehen, um verschiedene im Stand der Technik bekannte Merkmale und Regionen zu bilden. Zum Beispiel kann eine anschließende Verarbeitung Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte, Durchkontaktierungen oder Leitungen und mehrschichtige Interconnect-Merkmale (zum Beispiel Metallschichten und Zwischenschichtdielektrika) bilden, die dafür konfiguriert sind, die verschiedenen Merkmale zu verbinden und so einen funktionalen Schaltkreis zu bilden.
  • Wir bleiben bei den 9B, 10B und 11B. Die Metall-Gate-Stapel 60 mit hohem k-Wert weisen eine dielektrische Schicht 54 mit hohem k-Wert und eine leitende Schicht 56 auf. Die Metall-Gate-Stapel 60 mit hohem k-Wert können außerdem eine Grenzflächenschicht (nicht gezeigt) zwischen der dielektrischen Schicht 54 mit hohem k-Wert und den vorstehenden Finnen 24' aufweisen. Die Grenzflächenschicht kann durch chemische Oxidation, thermische Oxidation, ALD, CVD und/oder andere geeignete Verfahren gebildet werden. Die dielektrische Schicht 54 mit hohem k-Wert kann ein oder mehrere dielektrische Materialien mit hohem k-Wert (oder eine oder mehrere Schichten aus dielektrischen Materialien mit hohem k-Wert) enthalten, wie zum Beispiel Hafniumsiliziumoxid (HfSiO), Hafniumoxid (HfO2), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), oder eine Kombination davon. Die dielektrische Schicht 54 mit hohem k-Wert kann mittels CVD, ALD und/oder anderer geeigneter Verfahren abgeschieden werden. Die leitfähige Schicht 56 umfasst eine oder mehrere Metallschichten, wie zum Beispiel eine oder mehrere Austrittsarbeitsmetallschichten, eine oder mehrere leitfähige Sperrschichten und eine oder mehrere Metallfüllschichten. Die Austrittsarbeitsmetallschicht kann in Abhängigkeit vom Typ (PFET oder NFET) der Vorrichtung eine Austrittsarbeitsschicht vom p-Typ oder vom n-Typ sein. Die Austrittsarbeitsschicht vom p-Typ umfasst ein Metall mit einer ausreichend großen effektiven Austrittsarbeit, das beispielsweise ausgewählt ist aus der Gruppe Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon. Die Austrittsarbeitsschicht vom n-Typ umfasst ein Metall mit ausreichend niedriger effektiver Austrittsarbeit, das beispielsweise ausgewählt ist aus der Gruppe Titan (Ti), Aluminium (AI), Tantalcarbid (TaC), Tantalcarbidnitrid (TaCN), Tantalsiliziumnitrid (TaSiN), Titansiliziumnitrid (TiSiN) oder Kombinationen davon. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Cobalt (Co) und/oder andere geeignete Materialien enthalten. Die leitfähige Schicht 56 kann durch Verfahren wie zum Beispiel CVD, PVD, Plattieren und/oder andere geeignete Prozesse abgeschieden werden.
  • Wie in Vergleichen dreier beispielhafter Strukturen in den 9A-11B veranschaulicht, bietet die Messung von Gate-CDs in „Auf-Finnen“-Regionen eine Gelegenheit zur Feinabstimmung von Gate-CDs durch Steuern des Ätzens der Dummy-Gate-Dielektrikumschicht 32 in den Footing-Regionen 30'. In den 9A und 9B sind die Ersatz-Gate-CDs in verschiedenen Regionen (zum Beispiel der „Inner-Finnen“-Region oder der „Außer-Finnen“-Region) durch das vollständige Entfernen der Dummy-Gate-Dielektrikumschicht 32 im Wesentlichen gleich den Dummy-Gate-CDs in jeweiligen Regionen. In einigen Ausführungsformen können Ersatz-Gate-CDs sogar größer als Dummy-Gate-CDs sein (zum Beispiel etwa 1 nm bis etwa 2 nm größer), was auf Ätzverluste an den Gate-Abstandshaltern 38 während eines Überätzens zurückzuführen ist. In den 10A und 10B sind mit einer milden Ätzrezeptur einige Rückstände der Dummy-Gate-Dielektrikumschicht 32 schwer aus dem Eckraum zu entfernen und verbleiben in den Footing-Regionen 30', was zu reduzierten Ersatz-Gate-CDs in „Auf-Finnen“-Regionen führt. Messungen von Gate-CDs in anderen Regionen, wie zum Beispiel „Inner-Finnen“- und „Außer-Finnen“-Regionen, würden jedoch keine Reduzierung von Ersatz-Gate-CDs erfassen, weil das Entfernen der nativen Oxidschicht 35 aus offenem Raum nicht von der Ätzstärke abhängig ist. In den 11A und 11B verbleibt mit einer relativ schwachen Ätzrezeptur der Großteil der Dummy-Gate-Dielektrikumschicht 32 in den Footing-Abschnitten 30', was zu einer weiteren Reduzierung der Ersatz-Gate-CDs in „Auf-Finnen“-Regionen führt. Da die native Oxidschicht 35 außerhalb der Footing-Regionen 30' im Wesentlichen entfernt wird, würden Gate-CD-Messungen in „Inner-Finnen“- und „Außer-Finnen“-Regionen gleichermaßen eine solche Reduzierung der Ersatz-Gate-CDs nicht erfassen.
  • Die Beziehung zwischen Ersatz-Gate-CDs und verschiedenen Ätzrezepturen wird durch die in 12 dargestellten Gate-Profile veranschaulicht. Insbesondere veranschaulicht 12 ein beispielhaftes Diagramm von Gate-Profilen, die in „Auf-Finnen“-Regionen mit drei verschiedenen Ätzrezepturen zum Entfernen eines Dummy-Gate-Stapels gemessen wurden. Die Gate-CD basiert auf dem gewichteten Wert zweier Gate-CDs in einer „Auf-Finnen“-Region (zum Beispiel CD3 und CD4 in den 9B, 10B und 11B). In der veranschaulichten Ausführungsform soll ein gewichteter Wert den größeren Wert zwischen den beiden Gate-CDs auswählen (zum Beispiel max(CD3, CD4)). In einigen Ausführungsformen ist ein gewichteter Wert ein Durchschnitt der beiden Gate-CDs (zum Beispiel (CD3+CD4)/2). In einigen anderen Ausführungsformen ist ein gewichteter Wert einer der beiden Gate-CDs (zum Beispiel entweder CD3 oder CD4). In 12, wenn die Gate-Höhe über der Finnenspitze der vorstehenden Finne 24' liegt (>H2), liegen die durch die Linien 86, 87 und 88 dargestellten Gate-Profile nahe beieinander. Dies ist hauptsächlich darauf zurückzuführen, dass Footing-Regionen gewöhnlich in Schnittpunkten von Dummy-Gate-Stapeln und vorstehenden Finnen vorhanden sind und sich nicht in Abschnitte oberhalb der Finnenspitze der vorstehenden Finne 24' erstrecken. Daher werden sowohl die Dummy-Gate-Dielektrikumschicht 32 als auch die native Oxidschicht 35 durch drei Ätzrezepturen im Wesentlichen entfernt. Zum Vergleich: Wenn die Gate-Höhe unterhalb der Finnenspitze der vorstehenden Finne 24' liegt (<H2), so weist das durch die Linie 86 veranschaulichte Gate-Profil, das wird, die mit einer relativ starken Ätzrezeptur gebildet wurde, größere Gate-CDs auf als Gate-Profile, die durch andere Ätzrezepturen gebildet wurden, da die Dummy-Gate-Dielektrikumschicht 32 von den Footing-Regionen 30' im Wesentlichen entfernt wurde. Das durch die Linie 86 dargestellte Gate-Profil kommt auch dem durch die Linie 84 in 7 veranschaulichten Dummy-Gate-Profil am nächsten. Das durch die Linie 87 dargestellte Gate-Profil, das mit einer milden Ätzrezeptur gebildet wurde, weist im Vergleich zu der Linie 86 reduzierte Gate-CDs auf, da in den Footing-Regionen 30' Reste der Dummy-Gate-Dielektrikumschicht 32 verblieben sind. Das durch die Linie 88 dargestellte Gate-Profil, das mit einer relativ schwachen Ätzrezeptur gebildet wurde, weist im Vergleich zu den Linien 86 und 87 die kleinsten Gate-CDs auf, da ein Großteil der Dummy-Gate-Dielektrikumschicht 32 in den Footing-Regionen 30' verblieben ist.
  • Unter Bezug auf die 7 und 12 zusammen wurde festgestellt, dass es eine Korrelation zwischen einer „Auf-Finnen“-Gate-CD-Messung und einer Reihe von Ersatz-Gate-CDs in Abhängigkeit von den Ätzrezepturen für die Gate-Grabenbildung gibt. Es ist anzumerken, dass in dem in 12 gezeigten Beispiel die Rezepturen hauptsächlich auf der Stufe des Entfernens der Gate-Dummy-Dielektrikumschicht variieren. Jedoch können die Rezepturen sowohl für das Entfernen der Dummy-Gate-Elektrodenschicht als auch für das Entfernen der Dummy-Gate-Dielektrikumschicht ebenfalls zur Korrelation verwendet werden. Darüber hinaus ist die Korrelation in den 7 und 12 in Form von Grafiken gezeigt. Die Korrelation kann auch in anderen Formen wie zum Beispiel Nachschlagetabellen und Gleichungen dargestellt werden. Die Korrelation kann vorab gemessen und mit Hilfe eines Satzes von Mustervorrichtungen abgeleitet werden. Die Korrelation kann mehrere Gate-Profile und mehrere Reihen von Ersatz-Gate-Profilen umfassen, wobei jede Reihe von Ersatz-Gate-Profilen einem bestimmten Dummy-Gate-Profil entspricht. In der Produktion kann auf der Grundlage einer „Auf-Finnen“-Gate-CD-Messung in einer bestimmten Gate-Höhe auf einem Zielwafer ein Gate-Profil (zum Beispiel Linie 84 in 7) mit dieser „Auf-Finnen“-Gate-CD in dieser bestimmten Gate-Höhe identifiziert werden, und die Reihe entsprechender Ersatz-Gate-Profile (zum Beispiel Linien 86, 86, 88 in 12) kann abgerufen werden. Anschließend kann eine Ätzrezeptur ausgewählt werden, um eine gewünschte Gate-CD zu erreichen oder eine anderweitig abweichende Gate-CD zu korrigieren.
  • 14 veranschaulicht ein Gate-Bildungs-Steuerungssystem 300 und dessen Arbeitsablauf, das Subsysteme wie zum Beispiel ein Werkzeug zur Messung der Vorrichtungsabmessungen (zum Beispiel Entwicklungs-Anschlussinspektion (After-Development-Inspection, ADI)) 308, eine Bestimmungseinheit 310 und ein Gate-Bildungswerkzeug 301 umfassen kann, das des Weiteren ein Dummy-Gate-Bildungswerkzeug 302, ein Dummy-Gate-Ätzwerkzeug 304 und ein Ersatz-Gate-Bildungswerkzeug 306 umfassen kann. Das Dummy-Gate-Bildungswerkzeug 302 und das Ersatz-Gate-Bildungswerkzeug 306 können in einigen Ausführungsformen eine Vorrichtung gemeinsam nutzen, wie zum Beispiel eine ALD-Abscheidungsvorrichtung. Wie oben besprochen, können Gate-CDs durch Justieren der Ätzrezeptur bei der Gate-Grabenbildung, während der die Dummy-Gate-Elektrodenschicht und die Dummy-Gate-Dielektrikumschicht entfernt werden, feinabgestimmt werden. Zum Bestimmen einer optimalen Ätzrezeptur können verschiedene Parameter verwendet werden. Ein beispielhafter Arbeitsablauf zum Bestimmen der optimalen Ätzrezeptur sieht folgendermaßen aus: Zunächst wird eine Korrelation zwischen einer „Auf-Finnen“-Gate-CD und einer Reihe entsprechender Ersatz-Gate-CD von Mustervorrichtungen (oder Musterwafern) erfasst; anschließend wird eine „Auf-Finnen“-Gate-CD auf einer Zielvorrichtung (oder einem Zielwafer) gemessen, und eine Ätzrezeptur wird auf der Grundlage der zuvor erfassten Korrelation ausgewählt.
  • Um die Korrelation zu erfassen, führt, nachdem Dummy-Gate-Stapel durch das Dummy-Gate-Bildungswerkzeug 302 strukturiert und gebildet wurden, was Schritt 204 in dem Prozessfluss 200 entspricht, wie in 13 gezeigt, das Vorrichtungsabmessungs-Messwerkzeug 308 eine Entwicklungs-Anschlussinspektion durch, um „Auf-Finnen“ Gate-CDs bei verschiedenen Gate-Höhen zu messen, um Gate-Profile von Dummy-Gate-Stapeln zu erfassen. „Auf-Finnen“-Gate-CDs können mittels Ausrüstung wie zum Beispiel Querschnitts-Rasterelektronenmikroskopie (Cross-Section Scanning Electron Microscopy, SEM), Transmissionselektronenmikroskopie (Transmission Electron Microscopy, TEM) oder Rasterelektronenmikroskopie für kritische Abmessungen (oder Critical Dimension Scanning Electron Microscopy, CD-SEM) gemessen werden. Andere Ausrüstung, wie zum Beispiel Optische Kritische Abmessungen (Optical Critical Dimension, OCD), Atomkraftmetrologie (Atomic Force Metrology, AFM) und Atomkraftmetrologie für kritische Abmessungen (Critical Dimension-Atomic Force Metrology, CD-AFM), kann ebenfalls für die Messung von „Auf-Finnen“-Gate-CDs verwendet werden. Die Entwicklungs-Anschlussinspektion ist braucht direkt nach Schritt 204 in dem Prozessfluss 200 nicht ausgeführt zu werden. In einigen Ausführungsformen kann die Entwicklungs-Anschlussinspektion nach Schritt 206 in dem Prozessfluss 200, der epitaxiale Source-/Drain-Regionen bildet, durchgeführt werden. In einigen Ausführungsformen kann die Entwicklungs-Anschlussinspektion nach Schritt 208 in dem Prozessfluss 200, in dem eine CESL und ein ILD abgeschieden werden, durchgeführt werden. Gate-CD-Messungen werden durch die Bestimmungseinheit 310 gespeichert und verarbeitet. Ein Diagramm ähnlich wie 7 mit einer oder mehreren „Auf-Finnen“-Linien 84 (Linien 80/82, die sich nicht in den „Auf-Finnen“-Regionen befinden, brauchen nicht vorhanden zu sein) kann durch die Bestimmungseinheit 310 erstellt werden. Anschließend ätzt das Dummy-Gate-Ätzwerkzeug 304 die Dummy-Gate-Stapel durch Anwenden einer Reihe von Ätzrezepturen, was Schritt 210 in dem Prozessfluss 200 entspricht, wie in 13 gezeigt. Jede Ätzrezeptur führt zu einer entsprechenden Gate-Grabenöffnung, nachdem der Dummy-Gate-Stapel entfernt wurden. In einigen Ausführungsformen gibt es mindestens einen Parameter, der sich in der Reihe der Ätzrezepturen unterscheidet, wie zum Beispiel Ätzmittelkonzentration, Ätzmittelströmungsrate, Ätztemperatur, Ätzdauer und Arten von Ätzmitteln. In einem konkreten Beispiel ist der Unterschied zwischen den Reihen von Ätzrezepturen die Ätzdauer.
  • Nachdem die Gate-Gräben gebildet wurden, bildet das Ersatz-Gate-Bildungswerkzeug 306 Ersatz-Gate-Stapel in den Gate-Gräben, was Schritt 212 in dem Prozessfluss 200 entspricht, wie in 13 gezeigt. Das Vorrichtungsabmessungs-Messwerkzeug 308 führt eine weitere Entwicklungs-Anschlussinspektion durch, um „Auf-Finnen“-Gate-CDs auf verschiedenen Gate-Höhen zu messen, um Gate-Profile von Ersatz-Gate-Stapeln zu erfassen, die jeweiligen Ätzrezepturen zugeordnet sind. Gate-CD-Messungen werden durch die Bestimmungseinheit 310 gespeichert und verarbeitet. Ein oder mehrere Diagramme ähnlich FIG. können durch die Bestimmungseinheit 310 generiert werden, wobei jedes Diagramm einer „Auf-Finnen“-Linie 84 entspricht, die zuvor durch die Bestimmungseinheit 310 gespeichert wurde. In einigen Ausführungsformen leitet die Bestimmungseinheit 310 auch eine optimale Rezeptur für jeden Gate-CD-Wert ab.
  • Um eine Ätzrezeptur zu bestimmen, die auf einen Zielwafer angewendet werden soll, nachdem Dummy-Gate-Stapel auf dem Zielwafer durch das Dummy-Gate-Bildungswerkzeug 302 strukturiert und gebildet wurden, führt das Vorrichtungsabmessungs-Messwerkzeug 308 eine Entwicklungs-Anschlussinspektion durch, um eine oder mehrere „Auf-Finnen“-Gate-CDs auf einer oder mehreren Gate-Höhen zu messen. Die Bestimmungseinheit 310 empfängt von dem Vorrichtungsabmessungs-Messwerkzeug 308 die „Auf-Finnen“-Gate-CD und schaut nach, welche „Auf-Finnen“-Linie 84 diesen Gate-CD-Wert auf der gegebenen Gate-Höhe hat. Nachdem die Muster-„Auf-Finnen“-Linie 84 bestimmt wurde, wird die entsprechende Korrelation der „Auf-Finnen“-Gate-Profile in Verbindung mit verschiedenen Ätzrezepturen abgerufen. Auf der Grundlage einer Ziel-Gate-CD bestimmt die Bestimmungseinheit 310, ob eine Abweichung von der Standard-Gate-CD aufgetreten ist, und wählt eine Ätzrezeptur aus, um die Abweichung zu korrigieren, und leitet sie an das Dummy-Gate-Ätzwerkzeug 304 weiter. Eine Standard-Gate-CD kann ein zuvor festgelegter Wert sein, der die Notwendigkeit einer größeren Gate-Ansteuerung (das heißt, eine größere Gate-CD) und die Vermeidung eines Kurzschlusses zwischen Gate-Source/Drain-Metall (das heißt, eine kleinere Gate-CD) ausbalanciert. Anschließend ätzt das Dummy-Gate-Ätzwerkzeug 304 den Dummy-Gate-Stapel, um Gate-Gräben zu bilden, mit der gegebenen Ätzrezeptur, und das Ersatz-Gate-Bildungswerkzeug 306 scheidet den Ersatz-Gate-Stapel in den Gate-Gräben ab.
  • Obgleich in der obigen Besprechung die Korrelation zwischen den „Auf-Finnen“-Gate-CDs und den Ätzrezepturen im Voraus gemessen und konstruiert wird, kann die Korrelation auch durch das Gate-Bildungs-Steuerungssystem 300 dynamisch konstruiert werden. Wenn zum Beispiel ein erster Wafer mit einer „Auf-Finnen“-Gate-CD eines Dummy-Gate-Stapels hergestellt wird, so wird eine Standardätzrezeptur verwendet. Nachdem Ersatz-Gate-Stapel gebildet wurden, erhält das Vorrichtungsabmessungs-Messwerkzeug 308 eine „Auf-Finnen“-Gate-CD eines Ersatz-Gate-Stapels. Wenn die Gate-CD von einem vorgegebenen Wert abweicht, wenn der zweite Wafer für die Herstellung geladen wird, so wird die Ätzrezeptur angepasst. Wenn zum Beispiel die gemessene Gate-CD des Ersatz-Gate-Stapels des vorherigen Wafers zu groß ist, so wird die Ätzrezeptur schwächer abgestimmt; wenn die gemessene Gate-CD des Ersatz-Gate-Stapels des vorherigen Wafers zu klein ist, so wird die Ätzrezeptur stärker abgestimmt. Nachdem eine ausreichende Anzahl von Wafern „on-the-fly“ gemessen wurde, kann die Korrelation zwischen den „Auf-Finnen“-Gate-CDs und den Ätzrezepturen bestimmt werden, und die Korrelation kann für die nachfolgende Vorrichtungsbildung verwendet werden. Ein weiterer Vorteil der Ausführungsform der vorliegenden Offenbarung besteht darin, dass Gate-Profil-Fehler, die durch andere Faktoren verursacht werden, ebenfalls durch die Feinabstimmung der Ätzrezeptur korrigiert werden können, selbst wenn die Mechanismen dieser Faktoren den Designern nicht bekannt sind, vorausgesetzt, die Auswirkungen dieser Faktoren sind nicht zufällig und bestehen von Wafer zu Wafer fort.
  • In einigen Ausführungsformen kann das Vorrichtungsabmessungs-Messwerkzeug 308 auch Gate-CDs in „Inner-Finnen“-Regionen messen, und die Bestimmungseinheit 310 berücksichtigt bei ihrer Entscheidungsfindung auch „Inner-Finnen“-Gate-CDs. Das liegt daran, dass Gate-CDs gewöhnlich ihren Minimumwert in „Inner-Finnen“-Regionen haben. Eine kleine Gate-CD erhöht die Schwierigkeiten beim Einfüllen von Austrittsarbeitsmetall in Gate-Gräben während eines Ersatz-Gate-Prozesses. Die Bestimmungseinheit 310 kann „Auf-Finnen“-Gate-CDs und „Inner-Finnen“-Gate-CDs zusammen berücksichtigen. Wenn die „Inner-Finnen“-Gate-CD nahe bei einer zuvor festgelegten Schwelle liegt oder sogar kleiner als diese, so kann die Bestimmungseinheit 310 dennoch eine starke Ätzrezeptur für ein Überätzen auswählen, um sicherzustellen, dass eine Minimum-Gate-CD mindestens in den „Inner-Finnen“-Regionen beibehalten wird.
  • Wafer-to-Wafer-Prozessvariationen können durch die zuvor besprochenen Ausführungsformen gemildert werden. Andere Variationen, die eine Ungleichmäßigkeit innerhalb eines Wafers verursachen, können ebenfalls gemildert werden. 15 veranschaulicht eine schematische Ansicht eines Wafers 400, wobei „Auf-Finnen“-Gate-CDs innerhalb des Wafers (WIW) eine Ungleichmäßigkeit aufweisen. In einem typischen Fall haben - von der Mitte des Wafers 400 bis zum äußeren Rand - die Chips, die gleiche Distanzen zur Mitte haben, ähnliche Gate-CDs. Daher können Ringe wie zum Beispiel ri, r2 und r3 verwendet werden, um verschiedene Gate-CDs zu symbolisieren. Zum Beispiel haben die Chips in r1 größere Gate-CDs als die Chips in r2, und die Chips in r2 haben größere Gate-CDs als die Chips in r3. Die Ungleichmäßigkeit von Gate-CDs innerhalb des Wafers führt zu einer Ungleichmäßigkeit der Gate-Profile innerhalb des Wafers.
  • 16A und 16B veranschaulichen ein Verfahren zur Verbesserung der Gleichmäßigkeit innerhalb eines Wafers durch Verwendung einer abstimmbaren Ätzmitteleinblasung. Die Strömungsrate des Ätzmittels ist ein Parameter, der die Ätzrate einer Ätzrezeptur beeinflusst. Da die Ätzgase in der Regel symmetrisch in die Reaktionskammer eingeblasen werden, kann die Ätzrate auf einem Wafer auch als eine ringförmige Struktur veranschaulicht werden, wie in 15 gezeigt, wobei jeder Ring eine ähnliche Ätzrate aufweist. Die Ätzgase können im Mitten- oder im Randmodus in die Kammer eingeblasen werden. Im Mittenmodus, wie in 16A veranschaulicht, werden die Gase hauptsächlich von einem mittigen Punkt aus in die Reaktionskammer eingeblasen, vorzugsweise in Richtung Wafermitte. Die Chips, die näher bei der Mitte liegen und/oder dieser zugewandt sind, weisen daher höhere Ätzraten auf, während andere Chips geringere Ätzraten aufweisen. Im Randmodus, wie in 16B veranschaulicht, werden Gase von stärker verteilten Positionen aus, die von der Mitte entfernt liegen, in die Reaktionskammer eingeblasen. Wenn vom Mittenmodus in den Randmodus gewechselt wird, so nimmt die Ätzrate in der Mitte des Chips ab, während die Ätzrate am Rand des Chips zunimmt.
  • Daher kann, wenn die Entwicklungs-Anschlussinspektion ergeben hat, dass innerhalb des Wafers eine Ungleichmäßigkeit von „Auf-Finnen“-Gate-CDs besteht, eine abstimmbare Gaseinblasung verwendet werden. In einer Ausführungsform wird in Abhängigkeit von der Differenz der „Auf-Finnen“-Gate-CDs in der Mitte und am Rand ein zweckmäßiger Gaseinblasmodus verwendet, der entweder der Mittenmodus oder der Randmodus ist. Des Weiteren kann in dieser Ausführungsform eine Kombination aus Mitten- und Randmodus verwendet werden, bei der Ätzgase gleichzeitig von der Mitte und von den verteilten Positionen aus in die Kammer eingeblasen werden. Wenn zum Beispiel die „Auf-Finnen“-Gate-CDs in der Mitte größer sind als am Rand, so hat das Profil in der Mitte einen größeren Footing-Effekt als am Rand. Daher kann eine weniger zentrierte Gaseinblasung (und/oder mehr Randgaseinblasung) verwendet werden, um die Ätzrate in der Mitte zu senken. Dadurch wird der Gate-Footing-Effekt in der Mitte des Wafers stärker gemildert als am Rand, so dass ein Wafer mit einheitlicheren Gate-Profilen entsteht. Umgekehrt kann, wenn die „Auf-Finnen“-Gate-CDs in der Mitte kleiner als am Rand sind, eine stärker zentrierte Gaseinblasung (und/oder weniger Gaseinblasung am Rand) verwendet werden, um die Ätzrate in der Mitte zu erhöhen.
  • Ohne eine Einschränkung zu beabsichtigen, können eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Nutzeffekte für eine Halbleitervorrichtung und deren Bildung realisieren. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung ein einfaches und kostengünstiges System und eine Methodik für die Steuerung der Gate-Bildung ohne wesentliche Einbuße an Produktionsdurchsatz bereit. In der vorliegenden Offenbarung stellt die kritische Gate-Abmessung, die in der Nähe der Ränder, oder an den Rändern, einer Finne gemessen wird, auf der sich ein Gate-Stapel befindet, eine genauere Darstellung der Gate-Länge zur Charakterisierung der Transistorleistung bereit. Darüber hinaus kann der Arbeitsablauf der Gate-Bildung leicht in existierende Halbleiter-Fertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Steuern der Gate-Bildung einer Halbleitervorrichtung. Das Verfahren umfasst: Erfassen einer Korrelation zwischen kritischen Gate-Abmessungen (Critical Dimensions, CD) und Ätzrezepturen zur Bildung von Gate-Gräben; Messen einer Gate-CD auf einem Zielwafer; Bestimmen einer Ätzrezeptur auf der Grundlage der Korrektur und der gemessenen Gate-CD; und Durchführen eines Ätzprozesses auf dem Zielwafer, um einen Gate-Gräben mit der bestimmten Ätzrezeptur zu bilden. In einigen Ausführungsformen umfasst das Messen der Gate-CD auf dem Zielwafer das Messen mindestens einer Gate-Länge an einer Position in der Nähe eines Randes einer Finne. In einigen Ausführungsformen umfasst das Messen der Gate-CD auf dem Zielwafer: Messen einer ersten Gate-Länge an einer ersten Position in der Nähe eines ersten Randes einer Finne; Messen einer zweiten Gate-Länge an einer zweiten Position in der Nähe eines zweiten Randes der Finne; und Berechnen eines gewichteten Wertes der ersten und der zweiten Gate-Länge als die gemessene Gate-CD. In einigen Ausführungsformen ist der gewichtete Wert ein größerer Wert der ersten und der zweiten Gate-Länge. In einigen Ausführungsformen ist der gewichtete Wert ein Durchschnitt der ersten und der zweiten Gate-Länge. In einigen Ausführungsformen wird die Gate-CD an einer Position unterhalb einer Finne gemessen. In einigen Ausführungsformen umfasst das Erfassen der Korrelation: Bilden von Dummy-Gate-Stapeln auf Wafern; Messen der Gate-CDs der Dummy-Gate-Stapel; Ätzen der Dummy-Gate-Stapel mit den Ätzrezepturen, wodurch die Gate-Gräben gebildet werden; Bilden von Ersatz-Gate-Stapeln in den Gate-Gräben; und Messen der Gate-CDs der Ersatz-Gate-Stapel. In einigen Ausführungsformen unterscheiden sich die Ätzrezepturen hinsichtlich der Ätzdauer. In einigen Ausführungsformen ist die Gate-CD eine erste Gate-CD, die an einer ersten Position in der Nähe eines Randes einer ersten Finne gemessen wird, und das Verfahren umfasst des Weiteren: Messen einer zweiten Gate-CD an einer zweiten Position zwischen der ersten Finne und einer zweiten Finne, wobei das Bestimmen der Ätzrezeptur das Vergleichen der zweiten Gate-CD mit einem zuvor festgelegten Minimum-Gate-CD-Wert umfasst.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Steuern der Gate-Bildung einer Halbleitervorrichtung. Das Verfahren umfasst: Messen einer Gate-Länge eines Dummy-Gate-Stapels auf einem Zielwafer; Auswählen einer Ätzrezeptur auf der Grundlage der gemessenen Gate-Länge; Ätzen des Dummy-Gate-Stapels mit dem Ätzrezeptur, wodurch ein Gate-Graben gebildet wird; und Bilden eines Metall-Gate-Stapels in dem Gate-Graben. In einigen Ausführungsformen wird die Gate-Länge an einer Position des Dummy-Gate-Stapels gemessen, die sich in der Nähe einer Seitenwand einer Finne befindet, an die der Dummy-Gate-Stapel grenzt. In einigen Ausführungsformen umfasst das Messen der Gate-Länge: Messen einer ersten und einer zweiten Gate-Länge an zwei Positionen des Dummy-Gate-Stapels, wobei die beiden Positionen eine Finne, an die der Dummy-Gate-Stapel grenzt, zwischen sich aufnehmen; und Auswählen eines gewichteten Wertes der ersten und der zweiten Gate-Länge als die gemessene Gate-Länge. In einigen Ausführungsformen ist der gewichtete Wert ein größerer Wert der ersten und der zweiten Gate-Länge. In einigen Ausführungsformen ist der gewichtete Wert ein Durchschnitt der ersten und der zweiten Gate-Länge. In einigen Ausführungsformen wird die Gate-Länge auf einer Höhe des Dummy-Gate-Stapels gemessen, die niedriger ist als eine Finne, an die der Dummy-Gate-Stapel grenzt. In einigen Ausführungsformen wird die Ätzrezeptur aus einer Reihe von Ätzrezepturen ausgewählt, die sich hinsichtlich der Ätzdauer unterscheiden.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein System zur Herstellung von Halbleitervorrichtungen. Das System umfasst: ein Gate-Bildungswerkzeug, das dafür konfiguriert ist, Gate-Strukturen zu bilden; ein Vorrichtungsabmessungs-Messwerkzeug, das dafür konfiguriert ist, die kritischen Gate-Abmessungen (CD) der Gate-Strukturen zu messen; und eine Bestimmungseinheit, die dafür konfiguriert ist, von dem Vorrichtungsabmessungs-Messwerkzeug die Gate-CDs zu lesen und eine aus einer Reihe von Ätzrezepturen anhand der Gate-CDs an das Gate-Bildungswerkzeug für einen durch das Gate-Bildungswerkzeug durchgeführten Gate-Ätzprozess zu übermitteln. In einigen Ausführungsformen misst das Vorrichtungsabmessungs-Messwerkzeug die Gate-CDs an Positionen, die sich an Rändern von Finnen befinden, an die die Gate-Strukturen grenzen. In einigen Ausführungsformen befinden sich die Positionen unterhalb der Finnen. In einigen Ausführungsformen speichert die Bestimmungseinheit eine Korrelation zwischen den Gate-CDs und der Reihe von Ätzrezepturen.
  • Das oben Dargelegte skizzierte Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Steuern der Gate-Bildung einer Halbleitervorrichtung, das umfasst: Erfassen einer Korrelation zwischen kritischen Gate-Abmessungen (Critical Dimensions, CD) und Ätzrezepturen zur Bildung von Gate-Gräben; Messen einer Gate-CD auf einem Zielwafer; Bestimmen einer Ätzrezeptur auf der Grundlage der Korrektur und der gemessenen Gate-CD; und Durchführen eines Ätzprozesses auf dem Zielwafer, um einen Gate-Graben mit der bestimmten Ätzrezeptur zu bilden.
  2. Verfahren nach Anspruch 1, wobei das Messen der Gate-CD auf dem Zielwafer das Messen mindestens einer Gate-Länge an einer Position in der Nähe eines Randes einer Finne umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Messen der Gate-CD auf dem Zielwafer umfasst: Messen einer ersten Gate-Länge an einer ersten Position in der Nähe eines ersten Randes einer Finne; Messen einer zweiten Gate-Länge an einer zweiten Position in der Nähe eines zweiten Randes der Finne; und Berechnen eines gewichteten Wertes der ersten und der zweiten Gate-Länge als die gemessene Gate-CD.
  4. Verfahren nach Anspruch 3, wobei der gewichtete Wert ein größerer Wert der ersten und der zweiten Gate-Länge ist.
  5. Verfahren nach Anspruch 3, wobei der gewichtete Wert ein Durchschnitt der ersten und der zweiten Gate-Länge ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die Gate-CD an einer Position unterhalb einer Finne gemessen wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei das Erfassen der Korrelation umfasst: Bilden von Dummy-Gate-Stapeln auf Wafern; Messen der Gate-CDs der Dummy-Gate-Stapel; Ätzen der Dummy-Gate-Stapel mit den Ätzrezepturen, wodurch die Gate-Gräben gebildet werden; Bilden von Ersatz-Gate-Stapeln in den Gate-Gräben; und Messen der Gate-CDs der Ersatz-Gate-Stapel.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei sich die Ätzrezepturen hinsichtlich der Ätzdauer unterscheiden.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei die Gate-CD eine erste Gate-CD ist, die an einer ersten Position in der Nähe eines Randes einer ersten Finne gemessen wird, wobei das Verfahren des Weiteren umfasst: Messen einer zweiten Gate-CD an einer zweiten Position zwischen der ersten Finne und einer zweiten Finne, wobei das Bestimmen der Ätzrezeptur das Vergleichen der zweiten Gate-CD mit einem zuvor festgelegten Minimum-Gate-CD-Wert umfasst.
  10. Verfahren zum Steuern der Gate-Bildung einer Halbleitervorrichtung, das umfasst: Messen einer Gate-Länge eines Dummy-Gate-Stapels auf einem Zielwafer; Auswählen einer Ätzrezeptur auf der Grundlage der gemessenen Gate-Länge; Ätzen des Dummy-Gate-Stapels mit dem Ätzrezeptur, wodurch ein Gate-Gräben gebildet wird; und Bilden eines Metall-Gate-Stapels in dem Gate-Graben.
  11. Verfahren nach Anspruch 10, wobei die Gate-Länge an einer Position des Dummy-Gate-Stapels gemessen wird, die sich in der Nähe einer Seitenwand einer Finne befindet, an die der Dummy-Gate-Stapel grenzt.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Messen der Gate-Länge umfasst: Messen einer ersten und einer zweiten Gate-Länge an zwei Positionen des Dummy-Gate-Stapels, wobei die beiden Positionen eine Finne, an die der Dummy-Gate-Stapel grenzt, zwischen sich aufnehmen; und Auswählen eines gewichteten Wertes der ersten und der zweiten Gate-Länge als die gemessene Gate-Länge.
  13. Verfahren nach Anspruch 12, wobei der gewichtete Wert ein größerer Wert der ersten und der zweiten Gate-Länge ist.
  14. Verfahren nach Anspruch 13, wobei der gewichtete Wert ein Durchschnitt der ersten und der zweiten Gate-Länge ist.
  15. Verfahren nach einem der vorangehenden Ansprüche 10 bis 14, wobei die Gate-Länge auf einer Höhe des Dummy-Gate-Stapels gemessen wird, die niedriger ist als eine Finne, an die der Dummy-Gate-Stapel grenzt.
  16. Verfahren nach einem der vorangehenden Ansprüche 10 bis 15, wobei die Ätzrezeptur aus einer Reihe von Ätzrezepturen ausgewählt wird, die sich hinsichtlich der Ätzdauer unterscheiden.
  17. System zur Herstellung von Halbleitervorrichtungen, das umfasst: ein Gate-Bildungswerkzeug, das dafür konfiguriert ist, Gate-Strukturen zu bilden; ein Vorrichtungsabmessungs-Messwerkzeug, das dafür konfiguriert ist, die kritischen Gate-Abmessungen (CD) der Gate-Strukturen zu messen; und eine Bestimmungseinheit, die dafür konfiguriert ist, von dem Vorrichtungsabmessungs-Messwerkzeug die Gate-CDs zu lesen und eine aus einer Reihe von Ätzrezepturen anhand der Gate-CDs an das Gate-Bildungswerkzeug für einen durch das Gate-Bildungswerkzeug durchgeführten Gate-Ätzprozess zu übermitteln.
  18. System nach Anspruch 17, wobei das Vorrichtungsabmessungs-Messwerkzeug die Gate-CDs an Positionen misst, die sich an Rändern von Finnen befinden, an die die Gate-Strukturen grenzen.
  19. System nach Anspruch 18, wobei die Positionen unterhalb der Finnen liegen.
  20. System nach einem der vorangehenden Ansprüche 17 bis 19, wobei die Bestimmungseinheit eine Korrelation zwischen den Gate-CDs und der Reihe von Ätzrezepturen speichert.
DE102020128407.1A 2019-12-15 2020-10-29 Gate-bildung von halbleitervorrichtungen Pending DE102020128407A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962948269P 2019-12-15 2019-12-15
US62/948,269 2019-12-15
US17/075,313 2020-10-20
US17/075,313 US11574846B2 (en) 2019-12-15 2020-10-20 Gate formation of semiconductor devices

Publications (1)

Publication Number Publication Date
DE102020128407A1 true DE102020128407A1 (de) 2021-06-17

Family

ID=76085311

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020128407.1A Pending DE102020128407A1 (de) 2019-12-15 2020-10-29 Gate-bildung von halbleitervorrichtungen

Country Status (3)

Country Link
US (2) US12198988B2 (de)
DE (1) DE102020128407A1 (de)
TW (1) TWI804788B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817343B (zh) * 2022-01-28 2023-10-01 新唐科技股份有限公司 溝槽閘極式半導體裝置及其形成方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625497B2 (en) * 2000-11-20 2003-09-23 Applied Materials Inc. Semiconductor processing module with integrated feedback/feed forward metrology
US7225047B2 (en) 2002-03-19 2007-05-29 Applied Materials, Inc. Method, system and medium for controlling semiconductor wafer processes using critical dimension measurements
US20050130432A1 (en) 2003-12-11 2005-06-16 Machala Charles F.Iii Method for improving transistor leakage current uniformity
US7209798B2 (en) 2004-09-20 2007-04-24 Tokyo Electron Limited Iso/nested cascading trim control with model feedback updates
US7801635B2 (en) 2007-01-30 2010-09-21 Tokyo Electron Limited Real-time parameter tuning for etch processes
US8532796B2 (en) 2011-03-31 2013-09-10 Tokyo Electron Limited Contact processing using multi-input/multi-output (MIMO) models
US8736084B2 (en) 2011-12-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for E-beam in-chip overlay mark
US8906760B2 (en) * 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
US8837810B2 (en) 2012-03-27 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for alignment in semiconductor device fabrication
KR101644732B1 (ko) * 2012-04-11 2016-08-01 도쿄엘렉트론가부시키가이샤 Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막
US8691655B2 (en) * 2012-05-15 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9404743B2 (en) 2012-11-01 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for validating measurement data
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9304403B2 (en) 2013-01-02 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for lithography alignment
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
KR102083627B1 (ko) 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9134633B2 (en) 2013-12-23 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for dark field inspection
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
US9823585B2 (en) 2015-03-31 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. EUV focus monitoring systems and methods
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9841687B2 (en) 2015-07-14 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Synchronized integrated metrology for overlay-shift reduction
CN109952653B (zh) * 2016-11-14 2022-05-31 东京毅力科创株式会社 形成用于纳米线fet器件的栅极间隔件的方法
US20190043963A1 (en) 2017-08-03 2019-02-07 Globalfoundries Inc. Transistor element with gate electrode of reduced height and raised drain and source regions and method of fabricating the same
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US11158726B2 (en) 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US11574846B2 (en) * 2019-12-15 2023-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate formation of semiconductor devices

Also Published As

Publication number Publication date
TW202137301A (zh) 2021-10-01
US20250149388A1 (en) 2025-05-08
US12198988B2 (en) 2025-01-14
TWI804788B (zh) 2023-06-11
US20230187288A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102016100142B4 (de) Halbleiterherstellungsverfahren mit Höhensteuerung durch ein Profil einer aktiven Region und System zur Halbleiterherstellung
DE102019116582A1 (de) Herstellung einer aussparungsgate-struktur
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102016114869A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017123047B4 (de) Herstellungsverfahren für FINFETs mit unterschiedlichen Finnenkanalhöhen
DE102018126132B4 (de) Ausführen eines Ausheilungsprozesses zum Verbessern der Finnenqualität eines FinFET-Halbleiters
DE102019116998B4 (de) Leitfähiger kontakt mit treppenartigen barriereschichten
DE102020119156B4 (de) Verfahren zur herstellung einer halbleitervorrichtung mit nadelkissenförmigem gate
DE102016100268A1 (de) Finfet gate-struktur und verfahren zu deren herstellung
DE102020111488B4 (de) Pick-up-zellen mit niedrigem widerstand für einen sram
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
KR102495801B1 (ko) 반도체 디바이스의 게이트 형성
DE102021106285A1 (de) Gate-struktur und verfahren
DE102022104650A1 (de) Herstellen von nähten mit erwünschten abmessungen in isolationsbereichen
DE102022129051A1 (de) Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung
DE102020133511A1 (de) Sammelschienenkontakt
DE102018124725A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102021106093B4 (de) Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung
DE102017126027B4 (de) Metallgatestruktur und Verfahren
DE102020128407A1 (de) Gate-bildung von halbleitervorrichtungen
DE102020121063B4 (de) Dummy-finne mit reduzierter höhe und verfahren zu ihrer herstellung
DE102018106268B4 (de) Gate-abstandshalterstrukturen für halbleiter-bauelemente und verfahren dafür
DE102023111761A1 (de) Dielektrische gate-oberseiten-struktur für selbstjustierenden kontakt

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021283000

Ipc: H10D0064010000

R016 Response to examination communication