TWI793375B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：連接結構，具有彼此相對的第一表面與第二表面，且包括重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有連接至所述重佈線層的連接墊；包封體，配置於所述連接結構的所述第一表面上，包封所述半導體晶片，且包含不透明或半透明樹脂；標記，指示辨識資訊且雕刻於所述包封體中；以及鈍化層，配置於所述包封體上且包含透明樹脂。

Description

半導體封裝

本揭露是有關於一種半導體封裝。

半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實施在包括多個引腳的同時具有小型尺寸的半導體封裝。被建議來滿足上述技術需求的一種類型的封裝技術可為扇出型封裝。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實施多個引腳。

本揭露的態樣可提供一種具有可見性可得到確保的標記的半導體封裝。

根據本揭露的態樣，一種半導體封裝可包括：連接結構，具有彼此相對的第一表面與第二表面，且包括重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有連接至所述重佈線層的連接墊；包封體，配置於所述連接結構的所述第一表面上，包封所述半導體晶片，且包含不透明或半透明樹脂；標記，指示辨識資訊且雕刻於所述包封體中；以及鈍化層，配置於所述包封體上且包含透明樹脂。

根據本揭露的另一態樣，一種半導體封裝可包括：連接結構，具有彼此相對的第一表面與第二表面，且包括第一重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有連接至所述第一重佈線層的連接墊；框架，配置於所述連接結構的所述第一表面上，且具有在其中容納所述半導體晶片的空腔；配線結構，連接至所述第一重佈線層並貫穿所述框架；包封體，配置於所述連接結構的所述第一表面上，包封所述半導體晶片，且包含不透明或半透明樹脂；第二重佈線層，配置於所述包封體的上表面的第一區域上且連接至所述配線結構；標記，指示辨識資訊且雕刻於所述包封體的所述上表面的第二區域中；以及鈍化層，配置於所述包封體的所述上表面上以覆蓋所述第二重佈線層，且包含透明樹脂。

在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。

在本文中，為方便起見，使用下側、下部部分、下表面等來指代相對於圖式的剖面而言朝下的方向，同時使用上側、上部部分、上表面等來指代與所述朝下的方向相反的方向。然而，定義該些方向是為了方便闡釋，且申請專利範圍並不受如上所述所定義的方向特別限制，且上部部分的概念與下部部分的概念可彼此交換。

在說明中，組件與另一組件的「連接」的含義在概念上包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置

圖1為示出電子裝置系統的實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的立體示意圖。

參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝1121可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝

一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，而是封裝於電子裝置等中並以封裝狀態在電子裝置等中使用。

需要半導體封裝的原因在於：半導體晶片與電子裝置的主板之間會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。

視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

在下文中將參照所附圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。

參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。

因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電質（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的連接墊（例如輸入/輸出（input/output，I/O）端子）中的所有者均配置於半導體晶片內部的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以實施快速的訊號傳輸並同時具有小型尺寸。

然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要配置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為示出扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定低熔點金屬或合金球2270等，且半導體晶片2220的外側可以包封體2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌入於中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成低熔點金屬或合金球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接結構2140可包括絕緣層2141；重佈線層2142，形成於絕緣層2141上；以及通孔2143，將連接墊2122與重佈線層2142電性連接至彼此。

在本製造製程中，可在半導體晶片2120之外形成包封體2130之後形成連接結構2140。在此種情形中，連接結構2140可在半導體晶片2120被包封之後形成，且連接至重佈線層的通孔2143因此可具有隨其變得靠近半導體晶片而變小的寬度。

如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖8，扇出型半導體封裝2100可經由低熔點金屬或合金球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。

同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入於其中。

圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖，且圖10為沿圖9所示半導體封裝的線I-I’截取的平面圖。

參照圖9及10，根據本例示性實施例的半導體封裝100A可包括：連接結構140，具有彼此相對的第一表面140A與第二表面140B；半導體晶片120，配置於連接結構140的第一表面140A上；包封體130，配置於連接結構140的第一表面140A上且包封半導體晶片120；以及鈍化層190，配置於包封體130上。

圖9中所示半導體封裝100A可包括形成於包封體130上且指示識別資訊的標記M。本例示性實施例中所使用的包封體130可包括包封區域131及形成於包封區域131的上表面上的絕緣層132。絕緣層132可配置於在製程中損壞的包封區域131的表面上，以提供用於形成第二重佈線層152的適宜表面狀態（參見圖12B及圖12C）。

標記M可包括雕刻於絕緣層132中以指示辨識資訊的雕刻部分CP。此處，辨識資訊可包括具有半導體封裝的可追溯性的各種類型的資訊，即製程編號、製造商、製造日期、產品名稱、產品類型及其組合。另外，標記M可包括二維條碼，所述二維條碼在窄的區域中包括諸多類型的資訊且包括符號、數字及字元。舉例而言，二維條碼可以例如資料矩陣、快速回應（quick response，QR）碼等各種類型實施。

參照圖11，二維（2D）條碼的形式被例示為標記M。圖11中所示的平面可被理解為包封體130的表面，鈍化層190被自包封體130的所述表面上移除，且第二重佈線層152及標記M形成於包封體130的所述表面上。標記M可配置於第二重佈線層152不形成於絕緣層132的上表面上的區域中，且可提供點字型（Braille-type）或馬賽克型（mosaic-type）標記作為多個雕刻部分CP。舉例而言，標記M可與第二重佈線層152間隔開。

在使用作為二維條碼的標記M進行辨識時，可藉由向標記M輻照光並將由於雕刻部分CP的深度差異而導致的反射量差異轉換成數位訊號來獲得所期望的辨識資訊。當標記M被提供為符號等時，可用肉眼確認辨識資訊。

在本例示性實施例中，標記M可形成於絕緣層132上，但是當不引入絕緣層132時，標記M可直接形成於包封體130的包封區域131的表面上。在本例示性實施例中，如圖9中所示，構成標記M的雕刻部分CP可形成為具有較絕緣層132的厚度t小的深度d。

在現有的半導體封裝中，在半導體封裝的最上表面上提供標記M，以使得容易確保標記M的可見性。然而，如在本例示性實施例中一樣，當鈍化層190包括透明樹脂時，包封體130（具體而言，絕緣層132）可由不透明的樹脂（即不透明或半透明樹脂）形成，以確保在包封體130的表面上形成的標記的可見性。如上所述，可在包封體130（具體而言，絕緣層132）的表面上選擇性地形成雕刻部分，且可形成具有辨識資訊的標記M，辨識資訊可利用由於雕刻部分而導致的深度差異來辨識。絕緣層132可由與包封區域131的材料相同或相似的材料形成，但並非僅限於此。構成包封體130的包封區域131及絕緣層132可由例如以下等包含無機填料及絕緣樹脂的材料形成：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸漬於熱固性樹脂及熱塑性樹脂中的加強材料（例如無機填料）的樹脂，例如味之素構成膜（Ajinomoto Build-up Film，ABF）、弗朗克功能調節劑4（Frankel’s function regulator-4，FR-4）、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。在一些例示性實施例中，絕緣層132可由黑色味之素構成膜形成。

連接結構140可包括兩個第一重佈線層142，且配置於連接結構140的第一表面140A上的半導體晶片120的連接墊122可連接至第一重佈線層142。

框架110可配置於連接結構140的第一表面140A上，且半導體晶片120可容納於框架110的空腔110H中。框架110可具有配線結構，所述配線結構包括三個配線層112a、112b及112c以及將所述三個配線層112a、112b及112c連接至彼此的配線通孔113a及113b。框架110的配線結構可連接至連接結構140的第一重佈線層142。

包封體130可包封容納於空腔110H中的半導體晶片120，且可具有延伸達到框架110的上表面的延伸區域以及絕緣層132。包封體130的延伸區域可具有開口130h，開口130h敞露最上配線層112c的至少部分。第二重佈線層152（稱為「背側重佈線層」）可形成於包封體130（具體而言，絕緣層132）上。第二重佈線層152可藉由形成於開口130h中的第二重佈線通孔153連接至最上配線層112c。

鈍化層190可具有開口190h，開口190h敞露第二重佈線層152的至少部分，且可在敞露部分中形成表面處理層132P。表面處理層132P可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等而形成，但並非僅限於此。

在連接結構140的第二表面140B上可形成有附加鈍化層160。附加鈍化層160可具有開口160h，開口160h敞露第一重佈線層142的至少部分。在開口160h中可分別配置有凸塊下金屬層170，且凸塊下金屬層170可分別連接至電性連接金屬180。

在根據本例示性實施例的結構中，連接結構140的第一重佈線層142可連接至半導體晶片120的連接墊122，且亦可藉由配線結構連接至位於半導體封裝100A的上部部分（或背側）處的第二重佈線層152。如上所述，在半導體封裝100A的一個表面上可附加地形成背側電路（例如，第二重佈線層152），以因此改善近來的高端智慧型電話的電性特性並有效地利用空間。

將在下文中更詳細地闡述根據本例示性實施例的半導體封裝100A中所包括的各個組件。

框架110可視絕緣層111a及111b的特定材料而改善半導體封裝100A的剛性，且用於確保包封體130的厚度均勻性。框架110可具有貫穿絕緣層111a及111b的空腔110H。在一些例示性實施例中，半導體晶片120可配置於空腔110H中，且被動組件可與半導體晶片120一起配置於空腔110H中。空腔110H可具有其壁環繞半導體晶片120的形式，但未必僅限於此。除絕緣層111a及111b以外，框架110亦可包括配線層112a、112b及112c以及配線通孔113a及113b。在此種情形中，配線層112a、112b及112c以及配線通孔113a及113b可充當封裝結構中的垂直連接構件。在一些例示性實施例中，半導體封裝可具有垂直連接構件（例如金屬柱）作為替代框架110的另一形式（參見圖14）。

框架110可包括：第一絕緣層111a，接觸連接結構140；第一配線層112a，接觸連接結構140且嵌入於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與第一絕緣層111a的其中嵌入有第一配線層112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的與第一絕緣層111a的其中嵌入有第一配線層112a的一個表面相對的另一表面上且覆蓋第二配線層112b的至少部分；以及第三配線層112c，配置於第二絕緣層111b的與第二絕緣層111b的其中嵌入有第二配線層112b的一個表面相對的另一表面上。分別而言，第一配線層112a與第二配線層112b可經由貫穿第一絕緣層111a的第一配線通孔113a而電性連接至彼此，而第二配線層112b與第三配線層112c可經由貫穿第二絕緣層111b的第二配線通孔113b而電性連接至彼此。第一配線層112a、第二配線層112b及第三配線層112c可藉由連接結構140的第一重佈線層142電性連接至連接墊122。例示了本例示性實施例中所使用的框架的配線結構包括三個配線層112a、112b及112c以及將所述三個配線層112a、112b及112c連接至彼此的配線通孔113a及113b的形式，但是配線結構中的層的數目可與上述數目不同，且可實施各種其他配線結構（參見圖13）。

絕緣層111a及絕緣層111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中的每一者的材料。在此種情形中，可使用以下材料作為所述絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜（ABF）等。作為另一選擇，亦可使用將上述樹脂與無機填料一起浸漬於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料（例如預浸體等）作為所述絕緣材料。在一些例示性實施例中，亦可使用感光成像介電質（PID）樹脂作為絕緣材料。

如上所述，包括配線層112a、112b及112c以及配線通孔113a及113b的配線結構可提供半導體封裝100A的垂直連接通路且用於對半導體晶片120的連接墊122進行重佈線。配線層112a、112b及112c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、112b及112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、112b及112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等以外的各種訊號，例如資料訊號等。另外，配線層112a、112b及112c可包括通孔接墊、配線接墊、電性連接結構接墊等。配線層112a、112b及112c中的每一者可藉由任何已知鍍覆製程形成，且可包括晶種層及導體層。配線層112a、112b及112c中的每一者的厚度可大於第一重佈線層142的厚度。

如圖9中所示，第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。

配線通孔113a及113b可將形成於不同層上的配線層112a、112b及112c電性連接至彼此，進而在框架110中形成電性通路。配線通孔113a及113b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線通孔113a及113b中的每一者可為以導電材料填充的填充型通孔（filled-type via），或者為導電材料可沿通孔孔洞中的每一者的壁形成的共形型通孔（conformal-type via）。另外，配線通孔113a及113b中的每一者可具有錐形形狀。配線通孔113a及113b中的每一者可藉由鍍覆製程形成，且可包括晶種層及導體層。

當第一配線通孔113a的孔洞形成時，第一配線層112a的接墊中的一些接墊可充當終止元件。因此，第一配線通孔113a中的每一者具有上端寬度大於下端寬度的錐形形狀在製程方面可為有利的。在此種情形中，第一配線通孔113a可與第二配線層112b的接墊圖案整合於一起。另外，當第二配線通孔113b的孔洞形成時，第二配線層112b的接墊中的一些接墊可充當終止元件。因此，與第一配線通孔113a相似，第二配線通孔113b中的每一者具有上端寬度大於下端寬度的錐形形狀在製程方面可為有利的。在此種情形中，第二配線通孔113b可與第三配線層112c的接墊圖案整合於一起。同時，儘管在圖式中未示出，然而在一些例示性實施例中，金屬層（未示出）可配置於框架110的空腔110H的壁上，以阻擋電磁波或散發熱量。金屬層（未示出）可環繞半導體晶片120。

半導體晶片120可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。在此種情形中，舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。積體電路可為功率管理積體電路（power management IC，PMIC）；記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體）、非揮發性記憶體（例如唯讀記憶體）、快閃記憶體等；或者邏輯晶片，例如類比至數位轉換器、應用專用積體電路（ASIC）等。

半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。然而，半導體晶片120並非僅限於此，且必要時可為封裝型積體電路。積體電路可以主動晶圓為基礎而形成。在此種情形中，半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在其他需要的位置中進一步配置絕緣層（圖中未示出）等。同時，半導體晶片120的主動面指代半導體晶片120的上面配置有連接墊122的表面，且半導體晶片120的非主動面指代半導體晶片120的與主動面相對的表面。在此種情形中，當鈍化層123形成於半導體晶片120的主動面上時，半導體晶片120的主動面可基於鈍化層123的最下表面來確定位置關係。

包封體130可包封框架110及半導體晶片120，且可填充空腔110H的至少部分。包封體130可由絕緣材料形成，且可僅包括包封半導體晶片120的包封區域131。然而，如上所述，當形成第二重佈線層152時，可將絕緣層132另外引入至包封體130中，以改善包封區域131的損壞表面。包封區域131的絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂及熱塑性樹脂中的加強材料（例如無機填料）的樹脂，例如味之素構成膜、弗朗克功能調節劑4、雙馬來醯亞胺三嗪等。另外，可使用例如環氧模製化合物（epoxy molding compound，EMC）或者感光性材料（即感光成像包封體（photoimagable encapsulant，PIE）等模製材料作為所述絕緣材料。在一些例示性實施例中，亦可使用將例如熱固性樹脂或熱塑性樹脂等絕緣樹脂浸漬於無機填料中及/或例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料作為絕緣材料。

包封體130的絕緣層132可由與包封區域131的材料相同或相似的材料形成，且可包括不透明或半透明樹脂，以確保標記M的可見性。在一些例示性實施例中，當不引入絕緣層132時，可在包封區域131上形成標記M。因此，在此種情形中，包封區域131可由不透明或半透明樹脂形成（參見圖14）。

第二重佈線層152可配置於絕緣層132上。與第一重佈線層142以及配線層112a、112b及112c相似，第二重佈線層152亦可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線層152可視設計而執行各種功能。舉例而言，第二重佈線層152可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等以外的各種訊號，例如資料訊號等。另外，第二重佈線層152可包括通孔接墊、焊線接墊、電性連接結構接墊等。第二重佈線層152可藉由任何已知鍍覆製程形成，且可包括晶種層及導體層。

第二重佈線（RDL）通孔153可經由開口130h將配線結構的第二重佈線層152與第三配線層112c電性連接至彼此。與第二重佈線層152相似，第二重佈線通孔153中的每一者亦可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線通孔153中的每一者可為以導電材料填充的填充型通孔，或者為導電材料可沿通孔孔洞中的每一者的壁形成的共形型通孔。另外，第二重佈線通孔153中的每一者可具有錐形形狀。第二重佈線通孔153中的每一者可藉由鍍覆製程形成，且可包括晶種層及導體層。

連接結構140可被配置成對半導體晶片120的連接墊122進行重佈線。半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接結構140進行重佈線，且可視功能而藉由電性連接金屬180與外部進行物理連接或電性連接。示出了如上所述的連接結構140包括兩個絕緣層141、兩個第一重佈線層142及兩個第一重佈線通孔143的形式，但是在另一例示性實施例中，連接結構140可實施為單層，或者實施為數目較上述層更大的層。

絕緣層141中的每一者的材料可為絕緣材料。此處，絕緣材料可為感光成像介電質。在此種情形中，可藉由光通孔（photo-via）引入精密節距，且因此可非常有效地對半導體晶片120的數十至數百萬個連接墊122進行重佈線。

第一重佈線層142可對半導體晶片120的連接墊122進行重佈線，以將連接墊122電性連接至電性連接金屬180。第一重佈線層142中的每一者的材料亦可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線層142亦可視設計而執行各種功能。舉例而言，第一重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等以外的各種訊號，例如資料訊號等。另外，第一重佈線層142可包括通孔接墊、電性連接結構接墊等。

第一重佈線通孔143可將形成於不同層上的第一重佈線層142電性連接至彼此，且可特別用於將半導體晶片120的連接墊122與第一重佈線層142電性連接至彼此。當半導體晶片120為裸晶粒時，第一重佈線通孔143可與連接墊122物理接觸。第一重佈線通孔143中的每一者的材料亦可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線通孔143中的每一者可用導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。另外，第一重佈線通孔143中的每一者亦可具有錐形形狀。

鈍化層160及190可設置為用於保護半導體封裝免受外部物理性或化學性損傷的層。詳言之，為保護連接結構140，可提供位於較低水平高度上的鈍化層160（在下文中稱為「第一鈍化層」），且為保護第二重佈線層152，可提供位於較高水平高度上的鈍化層190（在下文中稱為「第二鈍化層」）。與第二鈍化層190相似，第一鈍化層160可具有敞露最下第一重佈線層142的至少部分的開口160h。第一鈍化層160可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，第一鈍化層160可由味之素構成膜形成，但並非僅限於此，且可由感光成像介電質形成。另一方面，在本例示性實施例中使用的第二鈍化層190可由例如感光成像介電質等透明樹脂形成。

可使用凸塊下金屬層170以提高電性連接金屬180的連接可靠性。亦即，凸塊下金屬層170可提高根據本例示性實施例的半導體封裝100A的板級可靠性。凸塊下金屬層170的數目可為數十至數萬。相應凸塊下金屬層170可經由貫穿第一鈍化層160的開口160h連接至第一重佈線層142。可藉由任何習知金屬化方法，使用金屬形成凸塊下金屬層170，但並非僅限於此。

電性連接金屬180可被配置以在外部物理連接或電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接金屬180安裝於電子裝置的主板上。電性連接金屬180中的每一者可由低熔點金屬（例如錫（Sn）或包含錫（Sn）的合金）形成。更詳言之，電性連接金屬180中的每一者可由焊料等形成。然而，此僅為實例，且電性連接金屬180中的每一者的材料並不特別受限於此。電性連接金屬180中的每一者可為接腳（land）、球、引腳等。電性連接金屬180可形成為多層式結構或單層結構。當電性連接金屬180被形成為多層式結構時，電性連接金屬180可包含銅（Cu）柱及焊料。當電性連接金屬180被形成為單層結構時，電性連接金屬180可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接金屬180並非僅限於此。電性連接金屬180的數目、間隔、配置形式等不受特別限制，而是可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，電性連接金屬180可根據連接墊122的數目而設置為數十至數千的數量，或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。

電性連接金屬180中的至少一者可配置於扇出區域中。所述扇出區域指代不與配置有半導體晶片120的區域重疊的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於三維（three dimensional，3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，扇出型封裝可被製造為具有小的厚度，並可具有價格競爭力。

圖12A至圖12F為用於闡述根據本揭露中的例示性實施例的製造半導體封裝的方法的主要製程的剖面圖。

參照圖12A，可將半導體晶片120及具有在其中容納半導體晶片120的空腔110H的框架110配置於黏合膜210上，且可形成包封半導體晶片120的包封區域131。

本例示性實施例中所使用的框架110可包括如上所述的配線結構以及第一絕緣層111a及第二絕緣層111b，且配線結構可包括所述三個配線層112a、112b及112c以及將所述三個配線層112a、112b及112c連接至彼此的配線通孔113a及113b。可將第一黏合膜210貼附至第一絕緣層111a的下側。舉例而言，第一黏合膜210可為包含環氧樹脂的膠帶等。可將半導體晶片120安裝於框架110的空腔110H中，且可使用適宜的包封材料形成包封半導體晶片120的包封區域131。包封區域131可延伸達到框架110的上表面以覆蓋第三配線層112c。

接著，參照圖12B，可將第二黏合膜220貼附至包封區域131的上表面，可移除第一黏合膜210，且接著可在被移除第一黏合膜210的表面上形成連接結構140。

連接結構140可藉由以下方式形成：藉由層壓或施加方法形成絕緣層141，在絕緣層141中形成通孔孔洞，且藉由電鍍或無電鍍覆形成第一重佈線層142及第一重佈線通孔143。當使用感光成像介電質作為絕緣層141的材料時，可藉由光刻方法以精密節距形成通孔孔洞。

接著，如圖12C中所示，可移除第二黏合膜220，且可在包封區域131的被移除第二黏合膜220的表面上形成絕緣層132。

在本例示性實施例中，絕緣層132可與包封區域131一起提供作為包封體130。如上所述，在包封半導體晶片120之後，在形成連接結構140的製程及移除第二黏合膜220的製程中，包封區域131可具有難以實施例如第二重佈線層152的精密電路的表面狀態。為解決此種問題，可將絕緣層132附加地形成於包封區域131的表面上，且可將第二重佈線層152（參見圖12F）平滑地形成於絕緣層132的上表面上。

另外，絕緣層132可由不透明或半透明樹脂形成，以便在後續製程中形成標記。在一些例示性實施例中，絕緣層132可由彩色絕緣樹脂形成，以便確保足夠的可見性。舉例而言，絕緣層132可由例如彩色（例如，黑色）味之素構成膜等熱固性樹脂形成。包封區域131亦可由與絕緣層132的材料相似的材料形成。

接著，參照圖12D，可形成開口130h，開口130h敞露框架110的第三配線層112c的至少部分。

可視包封體130的材料（即，包封區域131及絕緣層132）來選擇鑽製開口130h的方法，且舉例而言，當包封體130是非感光性絕緣層（例如味之素構成膜）時，可藉由雷射鑽孔、使用第三配線層112c作為終止元件層來形成開口130h。在形成開口130h之後，可對包封體130的材料執行清除。舉例而言，當包封體130是例如味之素構成膜等非感光性絕緣層時，可藉由除污製程（desmear process）清除包封體130的材料。

接著，參照圖12E，標記M可形成於包封體130的表面上，即，形成於絕緣層132上。

在本製程中形成的標記M可具有雕刻部分CP，以便指示所辨識的資訊。如圖11中所示，標記M可為二維條碼。標記M可配置於第二重佈線層152不形成於絕緣層132的上表面上的區域中，且可提供點字型或馬賽克型標記作為多個雕刻部分CP，以便指示所期望的辨識資訊。如上所述，形成於由不透明樹脂形成的絕緣層132上的標記M可包含基於由於雕刻部分CP引起的反射量差異的所期望辨識資訊。

可藉由雷射加工形成構成標記M的雕刻部分CP。本製程與在前一製程中形成開口130h的雷射鑽孔連續地實施，進而使得可在不使用附加設備的情況下（即使需要調整光束尺寸）執行形成標記M的製程。在本例示性實施例中，標記M可形成於絕緣層132上，但是當不引入絕緣層132時，標記M可直接形成於包封區域131的表面上。

接著，參照圖12F，可在包封體130上形成第二重佈線層152，且可形成鈍化層190。

可藉由鍍覆製程在絕緣層132上形成第二重佈線層152。在此製程中，可在開口130h中形成第二重佈線通孔153以將第二重佈線層152與第三配線層112c連接至彼此。另外，可在包封體130上形成第二鈍化層190，以便覆蓋第二重佈線層152。即使標記M亦被第二鈍化層190覆蓋，第二鈍化層190亦可包含具有半透明性的樹脂（例如，感光成像介電質樹脂），且因此可確保標記M的可見性。

接著，必要時，可藉由任何已知的方法在連接結構140上形成第一鈍化層160、凸塊下金屬層170、電性連接金屬180等。同時，可在面板級別上執行此一系列製程。在此種情形中，當執行切割（dicing）製程時，可藉由將所述製程執行一次來製造多個扇出型半導體封裝100A。

圖13為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。

參照圖13，可理解，除與標記M及框架110的配線結構相關聯的部分以外，根據本例示性實施例的半導體封裝100B具有與圖9至11中所示結構相似的結構。除非另有明確闡述，否則根據本例示性實施例的組件可參照對圖9至圖11中所示半導體封裝100A的相同或相似組件的說明來理解。

與前一例示性實施例不同，本例示性實施例中所使用的標記M可具有在較絕緣層132的厚度大的深度d處形成的雕刻部分CP。詳言之，雕刻部分CP可形成於絕緣層132之外的包封區域131的表面上。另外，為確保標記M的充分可見性，可形成鈍化層190的附加開口（第二開口h2），以暴露出形成標記M的區域。因此，本例示性實施例中所使用的鈍化層190可包括暴露出標記M的第二開口h2以及用於疊層封裝（POP）的第一開口h1。

本例示性實施例中所使用的框架110可具有與上述框架110的結構不同的結構，且因此可修改框架110的配線結構。詳言之，框架110可包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的一個表面上；第二配線層112b，配置於第一絕緣層111a的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的一個表面上，且覆蓋第一配線層112a的至少部分；第三配線層112c，配置於第二絕緣層111b的與第二絕緣層111b的其中嵌入有第一配線層112a的一個表面相對的另一表面上；第三絕緣層111c，配置於第一絕緣層111a的外表面上，且覆蓋第二配線層112b的至少部分；第四配線層112d，配置於第三絕緣層111c的與第三絕緣層111c的其中嵌入有第二配線層112b的一個表面相對的另一表面上；第一配線通孔113a，貫穿第一絕緣層111a，且將第一配線層112a與第二配線層112b電性連接至彼此；第二配線通孔113b，貫穿第二絕緣層111b，且將第一配線層112a與第三配線層112c電性連接至彼此；以及第三配線通孔113c，貫穿第三絕緣層111c，且將第二配線層112b與第四配線層112d電性連接至彼此。由於本例示性實施例中所使用的框架110具有較大數目的配線層112a、112b、112c及112d，因此連接結構140的第一配線層142可被進一步簡化。

第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a包含的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料（例如玻璃纖維）、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光成像介電質。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一配線通孔113a的直徑可大於各自貫穿第二絕緣層111b及第三絕緣層111c的第二配線通孔113b及第三配線通孔113c的直徑。另外，第一配線通孔113a可具有沙漏形狀或圓柱形形狀，而第二配線通孔113b與第三配線通孔113c可具有方向彼此相反的錐形形狀。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d的厚度可大於第一重佈線層142的厚度。

圖14為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。

參照圖14，可理解，除其不包括框架且因此配線結構113的形式及標記M的位置不同於圖9至11中所示結構以外，根據本例示性實施例的半導體封裝100C亦具有與圖9至11中所示結構相似的結構。除非另有明確闡述，否則根據本例示性實施例的組件可參照對圖9至圖11中所示半導體封裝100A的相同或相似組件的說明來理解。

根據本例示性實施例的半導體封裝100C不使用包括配線結構的框架。亦即，本例示性實施例中所使用的配線結構113可在不使用框架的條件下連接至連接結構140的第一重佈線層142，且可具有在包封體130的厚度方向上延伸的形式。舉例而言，配線結構113可為金屬柱。另外，包封體130不包括絕緣層，且可僅包括包封半導體晶片120的包封區域。第二重佈線層152可形成於包封體130的表面上且連接至配線結構113。本例示性實施例中所使用的標記M可包括直接形成於包封體130的表面上的雕刻部分CP，而非單獨的絕緣層。因此，如上所述，包封體130可由不透明樹脂（即不透明或半透明樹脂）形成，且鈍化層190可由透明樹脂形成。

本發明的精神範圍可應用於另一種封裝結構。舉例而言，本揭露的精神範圍可應用於具有各種結構的半導體封裝（例如其中省略配線結構及第二重佈線層的半導體封裝），其中鈍化層（最外層）可由透明樹脂形成，且鈍化層中的包封體的表面可被處理以提供標記，以便確保標記的可見性。

如上所述，根據本揭露中的例示性實施例，當使用透明鈍化層時，可在其中雕刻位於鈍化層下方的包封體（或包封體表面上的絕緣層）的狀態下形成辨識標記，以便確保辨識標記的可見性。此種雕刻製程可容易地與形成背側重佈線層（即，第二重佈線層）的製程（例如，使用雷射鑽製通孔的製程）一起形成。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100A:半導體封裝/扇出型半導體封裝 100B、100C、1121:半導體封裝 110:框架 110H:空腔 111a:絕緣層/第一絕緣層 111b:絕緣層/第二絕緣層 111c:第三絕緣層 112a:配線層/第一配線層 112b:配線層/第二配線層 112c:配線層/第三配線層 112d:配線層/第四配線層 113:配線結構 113a:配線通孔/第一配線通孔 113b:配線通孔/第二配線通孔 113c:第三配線通孔 120、2120、2220:半導體晶片 121、1101、2121、2221:本體 122、2122、2222:連接墊 123、2150、2223、2250:鈍化層 130、2130、2290:包封體 130h、160h、190h、2251:開口 131:包封區域 132、141、2141、2241:絕緣層 132P:表面處理層 140、2140、2240:連接結構 140A:第一表面 140B:第二表面 142:第一重佈線層 143:第一重佈線通孔 152:第二重佈線層 153:第二重佈線通孔 160:鈍化層/第一鈍化層/附加鈍化層 170、2160、2260:凸塊下金屬層 180:電性連接金屬 190:鈍化層/第二鈍化層 210:黏合膜/第一黏合膜 220:第二黏合膜 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1110:母板 1120:電子組件 1130:照相機模組 2100:扇出型半導體封裝 2142:重佈線層 2143:通孔 2170、2270:低熔點金屬或合金球 2200:扇入型半導體封裝 2242:配線圖案 2243:通孔 2243h:通孔孔洞 2280:底部填充樹脂 2301、2302:中介基板 CP:雕刻部分 d:深度 h1:第一開口 h2:第二開口 I-I’:線 t:厚度 M:標記

藉由結合所附圖式閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及優點，在所附圖式中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。 圖10為沿圖9所示半導體封裝的線I-I’所截取的平面圖。 圖11為指示圖9所示半導體封裝的第二重佈線層及辨識標記的平面圖。 圖12A至圖12F為用於闡述根據本揭露中的例示性實施例的製造半導體封裝的方法的主要製程的剖面圖。 圖13及圖14為示出根據本揭露中各種例示性實施例的半導體封裝的剖面示意圖。

100A:半導體封裝/扇出型半導體封裝

110:框架

110H:空腔

111a:絕緣層/第一絕緣層

111b:絕緣層/第二絕緣層

112a:配線層/第一配線層

112b:配線層/第二配線層

112c:配線層/第三配線層

113a:配線通孔/第一配線通孔

113b:配線通孔/第二配線通孔

120:半導體晶片

121:本體

122:連接墊

123:鈍化層

130:包封體

130h、160h、190h:開口

131:包封區域

132、141:絕緣層

132P:表面處理層

140:連接結構

140A:第一表面

140B:第二表面

142:第一重佈線層

143:第一重佈線通孔

152:第二重佈線層

153:第二重佈線通孔

160:鈍化層/第一鈍化層/附加鈍化層

170:凸塊下金屬層

180:電性連接金屬

190:鈍化層/第二鈍化層

CP:雕刻部分

d:深度

I-I’:線

t:厚度

M:標記

Claims (16)

1. 一種半導體封裝，包括：連接結構，具有彼此相對的第一表面與第二表面，且包括第一重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有連接至所述第一重佈線層的連接墊；包封體，配置於所述連接結構的所述第一表面上，包封所述半導體晶片，且包含不透明或半透明樹脂；標記，指示辨識資訊且雕刻於所述包封體中；以及第一鈍化層，配置於所述包封體上且包含透明樹脂，其中所述包封體具有單一層結構。
2. 如申請專利範圍第1項所述的半導體封裝，更包括配線結構及第二重佈線層，所述配線結構連接至所述第一重佈線層且在所述包封體的厚度方向上延伸，所述第二重佈線層配置於所述包封體上且連接至所述配線結構。
3. 如申請專利範圍第2項所述的半導體封裝，更包括框架，所述框架配置於所述連接結構的所述第一表面上，且具有在其中容納所述半導體晶片的空腔，其中所述配線結構貫穿所述框架。
4. 如申請專利範圍第3項所述的半導體封裝，更包括貫穿所述包封體的延伸區域且將所述第二重佈線層與所述配線結構連接至彼此的重佈線通孔， 其中所述包封體的所述延伸區域覆蓋所述框架的上表面。
5. 如申請專利範圍第2項所述的半導體封裝，其中所述第一鈍化層包括暴露出所述第二重佈線層的部分的第一開口。
6. 如申請專利範圍第5項所述的半導體封裝，其中所述第一鈍化層包括暴露出所述標記的第二開口。
7. 如申請專利範圍第2項所述的半導體封裝，其中所述配線結構包括貫穿所述包封體的上表面及下表面的金屬柱。
8. 如申請專利範圍第2項所述的半導體封裝，其中所述標記與所述第二重佈線層彼此間隔開。
9. 如申請專利範圍第1項所述的半導體封裝，其中所述第一鈍化層包含感光成像介電質(PID)。
10. 如申請專利範圍第1項所述的半導體封裝，其中所述連接結構更包括絕緣層，所述第一重佈線層形成於所述絕緣層上，且所述第一鈍化層及所述絕緣層包含感光成像介電質。
11. 如申請專利範圍第1項所述的半導體封裝，其中所述標記包括二維(2D)條碼。
12. 如申請專利範圍第1項所述的半導體封裝，更包括：第二鈍化層，配置於所述連接結構的所述第二表面上，且具有暴露出所述第一重佈線層的區域的開口；凸塊下金屬層，配置於所述第二鈍化層的所述開口中且連接至所述第一重佈線層的被暴露出的所述區域；以及 電性連接金屬，配置於所述凸塊下金屬層上且電性連接至所述第一重佈線層。
13. 一種半導體封裝，包括：連接結構，具有彼此相對的第一表面與第二表面，且包括第一重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有連接至所述第一重佈線層的連接墊；框架，配置於所述連接結構的所述第一表面上，且具有在其中容納所述半導體晶片的空腔；配線結構，連接至所述第一重佈線層並貫穿所述框架；包封體，配置於所述連接結構的所述第一表面上，包封所述半導體晶片，且包含不透明或半透明樹脂；第二重佈線層，配置於所述包封體的上表面的第一區域上且連接至所述配線結構；標記，指示辨識資訊且雕刻於所述包封體的所述上表面的第二區域中；以及鈍化層，配置於所述包封體的所述上表面上以覆蓋所述第二重佈線層，且包含透明樹脂，其中所述包封體具有單一層結構。
14. 如申請專利範圍第13項所述的半導體封裝，其中所述鈍化層包含感光成像介電質，且所述包封體包含熱固性樹脂。
15. 如申請專利範圍第13項所述的半導體封裝，其中所述 鈍化層包括暴露出所述第二重佈線層的部分的第一開口。
16. 如申請專利範圍第15項所述的半導體封裝，其中所述鈍化層包括暴露出所述標記的第二開口。

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