TWI911475B

TWI911475B - 半導體元件及其製作方法

Info

Publication number: TWI911475B
Application number: TW111130020A
Authority: TW
Inventors: 蔡世鴻; 劉鴻輝; 林俊賢
Original assignee: 聯華電子股份有限公司
Priority date: 2021-08-27
Filing date: 2022-08-10
Publication date: 2026-01-11

Abstract

本發明揭露一種製作半導體元件的方法，其主要先形成一金氧半導體電晶體於基底上，然後形成一層間介電層於金氧半導體電晶體上，形成一鐵電場效電晶體於該層間介電層上，再形成一鐵電隨機存取記憶體於該層間介電層上。其中形成鐵電場效電晶體又包含形成一半導體層於該層間介電層上，形成一閘極結構於該半導體層上，再形成一源極/汲極區域於該閘極結構旁。

Description

半導體元件及其製作方法

本發明是關於一種製作半導體元件的方法，尤指一種整合鐵電場效電晶體以及鐵電隨機存取記憶體的方法。

為了改進記憶體陣列，具有鐵電閘極的場效電晶體(FeFET)(以下均簡稱鐵電場效電晶體)最近已成為研究的焦點。一般來說，鐵電材料具有介電晶體，其顯示自發電極化，與顯示自發磁化的鐵磁材料類似。當向鐵電材料施加合適的外部電場時，可重新取向極化方向。基本的思想是使用鐵電記憶體中的自發極化方向來儲存數位位元(digital bits)。在FeFET中，所利用的效果是基於施加於鐵電材料的合適的電場調整鐵電材料的極化狀態的可能性，在FeFET中該鐵電材料通常為閘極氧化物。由於鐵電材料的極化狀態被保持(除非其就極化狀態而言暴露於高的反向電場或高溫)，因此有可能”編程”由鐵電材料形成的電容器，以使所誘發的極化狀態反映資訊單元。因此，即使自功率供應移除相應的”被編程”裝置以後，所誘發的極化狀態仍被保持。以此方式，FeFET實現了一種非揮發性電性可切換資料的儲存裝置。

以鐵電材料為基礎，現行有可能提供非揮發性記憶體裝置，尤其架構類似DRAM裝置的隨機存取記憶體裝置，但不同之處在於使用鐵電層而不是介電層，從而實現非揮發性。例如，鐵電隨機存取記憶體(FeRAM)中的1T-1C儲存單元設計在架構上與廣泛使用的DRAM的儲存單元類似之處在於：兩種單元類型都包括一個電容器及一個存取電晶體，其中在DRAM單元電容器中使用線性介電質，而在FeRAM單元電容器中，該介電結構包括鐵電材料。其他類型FeRAM被實現為1T儲存單元，其由採用鐵電介電質而不是普通MOSFET的閘極介電質的單個FeFET組成。一般來說，FeFET的源極與汲極之間的電流-電壓特性依賴於該鐵電電介質的電極化，也就是，依據該鐵電電介質的電極化狀態的取向來決定該FeFET處於開或關狀態。另外FeFET的寫入主要透過施加相對於源極的寫入電壓至閘極來實現，而1T-FeRAM的讀取則透過測量向源極及汲極施加電壓後的電流來實現。要注意的是，1T-FeRAM的讀取是非破壞性的。

優化鐵電場效電晶體與鐵電隨機存取記憶體的方法之一即是將其尺寸越做越小，然而隨著尺寸降低製程複雜度與兩者的整合也隨之提高並造成成本增加，因此如何在維持產品良率並降低成本的情況下改良現有製程即為業界一大挑戰。

本發明一實施例揭露一種製作半導體元件的方法，其主要先形成一金氧半導體電晶體於基底上，然後形成一層間介電層於金氧半導體電晶體上，形成一鐵電場效電晶體於該層間介電層上，再形成一鐵電隨機存取記憶體於該層間介電層上。其中形成鐵電場效電晶體又包含形成一半導體層於該層間介電層上，形成一閘極結構於該半導體層上，再形成一源極/汲極區域於該閘極結構旁。

本發明另一實施例揭露一種半導體元件，其主要包含一金氧半導體電晶體設於基底上，一層間介電層設於金氧半導體電晶體上，一鐵電場效電晶體設於層間介電層上，一金屬間介電層設於鐵電場效電晶體與層間介電層上以及一鐵電隨機存取記憶體設於金屬間介電層上。

本發明又一實施例揭露一種半導體元件，其主要包含一金氧半導體電晶體設於基底上，一層間介電層設於金氧半導體電晶體上，一鐵電場效電晶體設於層間介電層上，一鐵電隨機存取記憶體設於層間介電層上以及一金屬間介電層設於鐵電場效電晶體以及鐵電隨機存取記憶體上。

請參照第1圖至第3圖，第1圖至第3圖為本發明一實施例製作半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一由半導體材料所構成的基底12，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組。基底12上可包含例如金氧半導體(metal-oxide semiconductor, MOS)電晶體等主動元件、被動元件、導電層以及例如層間介電層(interlayer dielectric, ILD)等介電層覆蓋於其上。更具體而言，基底12上可包含平面型或非平面型(如鰭狀結構電晶體)等MOS電晶體元件14，其中MOS電晶體14可包含閘極介電層16、閘極電極(例如金屬閘極)18以及源極/汲極區域20、側壁子、磊晶層、接觸洞蝕刻停止層等電晶體元件，層間介電層22可設於基底12上並覆蓋MOS電晶體14，且層間介電層22可具有複數個接觸插塞24電連接MOS電晶體14的閘極電極18以及/或源極/汲極區域20。由於平面型或非平面型電晶體與層間介電層等相關製程均為本領域所熟知技藝，在此不另加贅述。

然後於層間介電層22上形成至少一金屬內連線結構電連接前述之接觸插塞24，其中金屬內連線結構可包含金屬間介電層26設於層間介電層22上，至少一金屬內連線28鑲嵌於金屬間介電層26中，金屬間介電層30設於金屬間介電層26上，至少一金屬內連線32如接觸洞導體鑲嵌於金屬間介電層30中，金屬間介電層34設於金屬間介電層30上，以及至少一金屬內連線36鑲嵌於金屬間介電層34中。其中由溝渠導體所構成的金屬內連線28又可稱之為第一層金屬內連線而同樣由溝渠導體所構成的金屬內連線36可稱之為第二層金屬內連線。

在本實施例中，各金屬內連線28、32、36可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層26、30、34中並彼此電連接。例如各金屬內連線28、32、36可更細部包含一阻障層以及一金屬層，其中阻障層可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層可選自由銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組且較佳不包含鎢(W)，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。此外在本實例金屬內連線28、32、36中的金屬層較佳包含銅，金屬間介電層26、30、34可包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。

接著形成一鐵電場效電晶體42於該層間介電層22或金屬間介電層34上。在本實施例中，形成鐵電場效電晶體42的方法又細部包含先形成一半導體層44於金屬間介電層34表面，對半導體層44進行一退火製程例如奈秒雷射退火製程(nanosecond laser anneal, NS-LSA)製程，再進行一微影曁蝕刻製程去除部分半導體層44以形成圖案化之半導體層44於金屬間介電層34表面。然後依序形成一介質層46、一下電極48、一鐵電層50以及一上電極52於半導體層44上，再利用一微影曁蝕刻製程去除部分上電極52、部分鐵電層50、部分下電極48以及部分介質層46以形成一由圖案化之介質層46、圖案化之下電極48、圖案化之鐵電層50以及圖案化之上電極52所構成的閘極結構54於半導體層44上。

在本實施例中，半導體層44可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組，介質層46較佳包含氧化矽而下電極48與上電極52較佳包含導電材料例如但不侷限於氮化鈦。鐵電層50較佳包含二氧化鋯鉿(HfZrO₂)，但依據本發明其他實施例又可包含一選自於由下列成分組成之群組中的材料：鋯鈦酸鉛(lead zirconate titanate, PbZrTiO₃, PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate, PbLa(TiZr)O₃, PLZT)、鉭酸鉍鍶(strontium bismuth tantalite, SrBiTa₂O₉, SBT)、鈦酸鑭鉍 (bismuth lanthanum titanate, (BiLa)₄Ti₃O₁₂, BLT)及鈦酸鍶鋇(barium strontium titanate, BaSrTiO₃, BST)。另外在本實施例中，介質層46厚度較佳約7埃，下電極48厚度約100埃，鐵電層50厚度約介於20-50埃，而上電極52厚度約100埃。

然後在閘極結構54側壁形成至少一側壁子(圖未示)，於側壁子兩側的半導體層44中形成一源極/汲極區域56及/或磊晶層(圖未示)，並選擇性於源極/汲極區域56及/或磊晶層的表面形成一金屬矽化物(圖未示)。在本實施例中，側壁子可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域56可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。

隨後進行一退火製程58例如一超快速雷射退火(ultra-fast laser anneal, UF-LSA)製程對鐵電場效電晶體中42的鐵電層進行相位轉換(phase change)。在本實施例中，退火製程58的溫度較佳大於攝氏500度而退火製程58的時間較佳小於15皮秒(picosecond)。

如第2圖所示，然後形成一金屬間介電層62於鐵電場效電晶體42上，至少一金屬內連線64如接觸洞導體鑲嵌於金屬間介電層62電連接鐵電場效電晶體42及金屬內連線36，金屬間介電層66設於金屬間介電層62上，至少一金屬內連線68鑲嵌於金屬間介電層66中，金屬間介電層70設於金屬間介電層66上，以及至少一金屬內連線72鑲嵌於金屬間介電層70中。其中由接觸洞導體所構成的金屬內連線64可稱之為第三層金屬內連線或第三層接觸洞導體，而由溝渠導體所構成的金屬內連線68可稱之為第四層金屬內連線。如同前述實施例，各金屬內連線64、68、72可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層62、66、70中並彼此電連接。此外在本實例的金屬內連線64、68較佳包含銅，金屬內連線72較佳包含鎢，金屬間介電層62、66、70較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。

接著形成一鐵電隨機存取記憶體74於金屬間介電層70上。在本實施例中，形成鐵電隨機存取記憶體74的方法又細部包含先依序形成一下電極76、一鐵電層78以及一上電極80於金屬間介電層70與金屬內連線72上，再利用一微影曁蝕刻製程去除部分上電極80、部分鐵電層78以及部分下電極76以形成一由圖案化之下電極76、圖案化之鐵電層78以及圖案化之上電極80所構成的堆疊結構82於金屬內連線72上。

如同前述實施例，下電極76與上電極80較佳包含導電材料例如但不侷限於氮化鈦。鐵電層78較佳包含二氧化鋯鉿(HfZrO₂)，但依據本發明其他實施例又可包含一選自於由下列成分組成之群組中的材料：鋯鈦酸鉛(lead zirconate titanate, PbZrTiO₃, PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate, PbLa(TiZr)O₃, PLZT)、鉭酸鉍鍶(strontium bismuth tantalite, SrBiTa₂O₉, SBT)、鈦酸鑭鉍 (bismuth lanthanum titanate, (BiLa)₄Ti₃O₁₂, BLT)及鈦酸鍶鋇(barium strontium titanate, BaSrTiO₃, BST)。

另外在本實施例中，下電極76厚度約100埃，鐵電層78厚度約介於100-120埃或最佳約110埃，而上電極80厚度約100埃。需注意的是，本階段所形成鐵電隨機存取記憶體74的下電極76與上電極80厚度較佳分別等於前述鐵電場效電晶體42的下電極48與上電極52厚度，亦即四者厚度分別約100埃。但前述鐵電場效電晶體42中的鐵電層50厚度則較佳小於本階段所形成鐵電隨機存取記憶體74中鐵電層78厚度。依據本發明之較佳實施例，本階段所形成的鐵電層78厚度約前述鐵電層50厚度的兩倍或以上例如鐵電層78厚度可包含前述鐵電層50厚度的兩倍、三倍或四倍以上。

緊接著可進行一退火製程84例如一快速升溫退火(rapid thermal anneal, RTA)製程對鐵電隨機存取記憶體74中的鐵電層78進行相位轉換(phase change)。在本實施例中，退火製程84的溫度較佳等於或小於攝氏400度而退火製程的時間則較佳介於25秒至35秒或最佳約30秒。

然後如第3圖所示，形成一金屬間介電層86於鐵電場效電晶體74上，至少一金屬內連線88如接觸洞導體鑲嵌於金屬間介電層86電連接鐵電隨機存取記憶74體中的上電極80，金屬間介電層90設於金屬間介電層86上，以及金屬內連線92鑲嵌於金屬間介電層90中。其中由接觸洞導體所構成的金屬內連線88可稱之為第五層金屬內連線或第五層接觸洞導體，而由溝渠導體所構成的金屬內連線92可稱之為第六層金屬內連線。如同前述實施例，各金屬內連線88、92可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層86、90中並彼此電連接。此外在本實例金屬內連線88、92較佳包含銅，金屬間介電層86、90較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。至此即完成本發明一實施例之半導體元件的製作。

請參照第4圖至第6圖，第4圖至第6圖為本發明一實施例製作半導體元件之方法示意圖。如第4圖所示，首先提供一基底102，例如一由半導體材料所構成的基底102，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組。基底102上較佳包含一第一區域104與一第二區域106，其中第一區域104較佳於後續製程中用來製備金氧半導體(metal-oxide semiconductor, MOS)電晶體與鐵電場效電晶體而第二區域106則用來製備鐵電隨機存取記憶體。

如同前述實施例，基底102上可包含例如金氧半導體(metal-oxide semiconductor, MOS)電晶體等主動元件、被動元件、導電層以及例如層間介電層(interlayer dielectric, ILD)116等介電層覆蓋於其上。更具體而言，基底102上的第一區域104上可包含平面型或非平面型(如鰭狀結構電晶體)等MOS電晶體元件，其中MOS電晶體108可包含閘極介電層110、閘極電極112(例如金屬閘極)以及源極/汲極區域114、側壁子、磊晶層、接觸洞蝕刻停止層等電晶體元件，層間介電層116可設於基底102上並覆蓋MOS電晶體108，且層間介電層116可具有複數個接觸插塞118電連接MOS電晶體108之閘極電極112以及/或源極/汲極區域114。由於平面型或非平面型電晶體與層間介電層等相關製程均為本領域所熟知技藝，在此不另加贅述。

然後於層間介電層116上形成至少一金屬內連線結構電連接前述之接觸插塞118，其中金屬內連線結構可包含金屬間介電層120設於層間介電層116上，至少一金屬內連線122鑲嵌於第一區域104與第二區域106的金屬間介電層120中，金屬間介電層124設於金屬間介電層120上，至少一金屬內連線126如接觸洞導體鑲嵌於金屬間介電層124中，金屬間介電層128設於金屬間介電層124上，以及至少一金屬內連線130鑲嵌於金屬間介電層128中。其中由溝渠導體所構成的金屬內連線122又可稱之為第一層金屬內連線而同樣由溝渠導體所構成的金屬內連線130可稱之為第二層金屬內連線。

如同前述實施例，各金屬內連線122、126、130可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層120、124、128中並彼此電連接。例如各金屬內連線122、126、130可更細部包含一阻障層以及一金屬層，其中阻障層可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層可選自由銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組且較佳不包含鎢(W)，但不侷限於此。由於單鑲嵌或雙鑲嵌製程乃本領域所熟知技藝，在此不另加贅述。此外在本實例金屬內連線122、126、130中的金屬層較佳包含銅，金屬間介電層120、124、128可包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。

接著形成一鐵電場效電晶體132於第一區域104的金屬間介電層128上。在本實施例中，形成鐵電場效電晶體132的方法又細部包含先形成一半導體層於金屬間介電層128表面，然後對半導體層進行一退火製程例如奈秒雷射退火製程(nanosecond laser anneal, NS-LSA)製程，再進行一微影曁蝕刻製程去除部分半導體層以於第一區域104與第二區域106的金屬間介電層128表面分別形成圖案化之半導體層134、136，其中第一區域104中的圖案化之半導體層134較佳作為鐵電場效電晶體132的基底而第二區域106中的圖案化之半導體層136則作為後續用來設置後續鐵電隨機存取記憶體的基底。如同前述實施例，半導體層134、136可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組。

隨後進行另一微影曁蝕刻製程，例如利用蝕刻去除第二區域106的部分半導體層136形成凹槽(圖未示)，再填入導電材料於凹槽內形成金屬內連線138或接觸洞導體，其中此金屬內連線138較佳於後續製程中用來連接或接觸鐵電隨機存取記憶體的下電極。如同前述實施例，金屬內連線138可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於半導體層136中且設於鐵電隨機存取記憶體正下方的金屬內連線138較佳包含鎢。

隨後依序形成一介質層140、一下電極142、一鐵電層144以及一上電極146於半導體層134、136上，再利用一微影曁蝕刻製程去除部分上電極146、部分鐵電層144、部分下電極142以及部分介質層140以形成一由圖案化之介質層140、圖案化之下電極142、圖案化之鐵電層144以及圖案化之上電極146所構成的閘極結構148於第一區域104的半導體層134上。

如同前述本實施例，介質層140較佳包含氧化矽而下電極142與上電極146較佳包含導電材料例如但不侷限於氮化鈦。鐵電層144較佳包含二氧化鋯鉿(HfZrO₂)，但依據本發明其他實施例又可包含一選自於由下列成分組成之群組中的材料：鋯鈦酸鉛(lead zirconate titanate, PbZrTiO₃, PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate, PbLa(TiZr)O₃, PLZT)、鉭酸鉍鍶(strontium bismuth tantalite, SrBiTa₂O₉, SBT)、鈦酸鑭鉍 (bismuth lanthanum titanate, (BiLa)₄Ti₃O₁₂, BLT)及鈦酸鍶鋇(barium strontium titanate, BaSrTiO₃, BST)。同樣地，本實施例中的介質層140厚度較佳約7埃，下電極142厚度約100埃，鐵電層144厚度約介於20-50埃，而上電極146厚度約100埃。

然後在閘極結構148側壁形成至少一側壁子(圖未示)，於側壁子兩側的半導體層134中形成一源極/汲極區域150及/或磊晶層(圖未示)，並選擇性於源極/汲極區域150及/或磊晶層的表面形成一金屬矽化物(圖未示)。在本實施例中，側壁子可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域150可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。

隨後進行一退火製程152例如一超快速雷射退火(ultra-fast laser anneal, UF-LSA)製程對鐵電場效電晶體132中的鐵電層144進行相位轉換(phase change)。如同前述實施例，退火製程152的溫度較佳大於攝氏500度而退火製程152的時間較佳小於15皮秒(picosecond)。

如第5圖所示，然後形成一金屬間介電層154於第一區域104的鐵電場效電晶體132上以及第二區域106的半導體層136上，形成至少一金屬內連線156如接觸洞導體鑲嵌於第一區域104的金屬間介電層154中並電連接下方的金屬內連線130，再進行一微影曁蝕刻製程去除第二區域106的層間介電層154並至少暴露出第二區域106的半導體層136甚至金屬間介電層128。如同前述實施例，各金屬內連線156可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層154中並彼此電連接。此外本實施例的金屬內連線156較佳包含鎢，金屬間介電層154較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。

接著形成一鐵電隨機存取記憶體160於半導體層136與金屬內連線138上。在本實施例中，形成鐵電隨機存取記憶體160的方法又細部包含先依序形成一下電極162、一鐵電層164以及一上電極166於半導體層136與金屬內連線138上，再利用一微影曁蝕刻製程去除部分上電極166、部分鐵電層164以及部分下電極162以形成一由圖案化之下電極162、圖案化之鐵電層164以及圖案化之上電極166所構成的堆疊結構168於金屬內連線138上。

如同前述實施例，下電極162與上電極166較佳包含導電材料例如但不侷限於氮化鈦。鐵電層164較佳包含二氧化鋯鉿(HfZrO₂)，但依據本發明其他實施例又可包含一選自於由下列成分組成之群組中的材料：鋯鈦酸鉛(lead zirconate titanate, PbZrTiO₃, PZT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate, PbLa(TiZr)O₃, PLZT)、鉭酸鉍鍶(strontium bismuth tantalite, SrBiTa₂O₉, SBT)、鈦酸鑭鉍 (bismuth lanthanum titanate, (BiLa)₄Ti₃O₁₂, BLT)及鈦酸鍶鋇(barium strontium titanate, BaSrTiO₃, BST)。

另外在本實施例中，下電極162厚度約100埃，鐵電層164厚度約介於100-120埃或最佳約110埃，而上電極166厚度約100埃。如同前述實施例，本階段所形成鐵電隨機存取記憶體160的下電極162與上電極166厚度較佳分別等於前述鐵電場效電晶體132的下電極142與上電極146厚度，亦即四者厚度分別約100埃。但前述鐵電場效電晶體132中的鐵電層144厚度則較佳小於本階段所形成鐵電隨機存取記憶體160中鐵電層164厚度。依據本發明之較佳實施例，本階段所形成的鐵電層164厚度約前述鐵電層144厚度的兩倍或以上例如鐵電層164厚度可包含前述鐵電層144厚度的兩倍、三倍或四倍以上。

緊接著可進行一退火製程170例如一快速升溫退火(rapid thermal anneal, RTA)製程對鐵電隨機存取記憶體160中的鐵電層164進行相位轉換(phase change)。

如同前述實施例，退火製程170的溫度較佳約攝氏400度而退火製程170的時間則較佳介於25秒至35秒或最佳約30秒。

值得注意的是，相較於前述實施例中鐵電場效電晶體與鐵電隨機存取記憶體分別設於不同層，本實施例中的鐵電場效電晶體132與鐵電隨機存取記憶體160較佳設於同一層，其中第一區域104中作為鐵電場效電晶體132基底的半導體層134底部較佳切齊第二區域106中作為鐵電隨機存取記憶體160基底的半導體層136，同時鐵電場效電晶體132的閘極結構或介質層140底部也較佳切齊鐵電隨機存取記憶體160的堆疊結構168或下電極162底部。

然後如第6圖所示，形成一金屬間介電層172於第一區域104的鐵電場效電晶體132及第二區域106的鐵電隨機存取記憶體160上，複數個金屬內連線174如接觸洞導體鑲嵌於金屬間介電層172並電連接鐵電場效電晶體132中的上電極146、金屬內連線156以及鐵電隨機存取記憶體160的上電極166，金屬間介電層176設於金屬間介電層上，以及金屬內連線178鑲嵌於金屬間介電層176中。其中由接觸洞導體所構成的金屬內連線174可稱之為第三層金屬內連線或第三層接觸洞導體，而由溝渠導體所構成的金屬內連線178可稱之為第四層金屬內連線。如同前述實施例，各金屬內連線174、178可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於金屬間介電層172、176中並彼此電連接。此外在本實例金屬內連線174、178較佳包含銅，金屬間介電層172、176較佳包含氧化矽例如四乙氧基矽烷(tetraethyl orthosilicate, TEOS)或超低介電常數介電層，例如可包含多孔性介電材料例如但不侷限於氧碳化矽(SiOC)或氧碳化矽氫(SiOCH)。至此即完成本發明一實施例之半導體元件的製作。

綜上所述，本發明主要揭露一種整合MOS電晶體、鐵電場效電晶體以及鐵電隨機存取記憶體的方法，其中整合三種元件的方法可先形成至少一MOS電晶體於基底上以及層間介電層覆蓋MOS電晶體，然後於後段製程(back-end-of-line, BEOL)或金屬內連線製程時依序形成鐵電場效電晶體以及鐵電隨機存取記憶體於層間介電層上。依據前述實施例，鐵電場效電晶體與鐵電隨機存取記憶體可依據製程或產品需求設置於不同層或同一層，其中兩者設於不同層時鐵電場效電晶體較佳設於一半導體層上而鐵電隨機存取記憶體則設於不同層的金屬間介電層上，如第3圖所示。若兩者設於同一層時則鐵電場效電晶體與鐵電隨機存取記憶體均設於同一層的半導體層上，如第6圖所示。

此外為了因應鐵電場效電晶體與鐵電隨機存取記憶體中鐵電層於相為轉換時所需不同熱預算(thermal budget)，鐵電場效電晶體與鐵電隨機存取記憶體中的鐵電層較佳具有不同厚度。依據前述實施例，鐵電隨機存取記憶體中鐵電層厚度約鐵電場效電晶體中鐵電層厚度的兩倍或以上，且由於兩種元件中的鐵電層需具有不同厚度，因此無論鐵電場效電晶體與鐵電隨機存取記憶體是設於同一層或不同層兩者的製程均分開製作。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12:基底 14:MOS電晶體 16:閘極介電層 18:閘極電極 20:源極/汲極區域 22:層間介電層 24:接觸插塞 26:金屬間介電層 28:金屬內連線 30:金屬間介電層 32:金屬內連線 34:金屬間介電層 36:金屬內連線 42:鐵電場效電晶體 44:半導體層 46:介質層 48:下電極 50:鐵電層 52:上電極 54:閘極結構 56:源極/汲極區域 58:退火製程 62:金屬間介電層 64:金屬內連線 66:金屬間介電層 68:金屬內連線 70:金屬間介電層 72:金屬內連線 74:鐵電隨機存取記憶體 76:下電極 78:鐵電層 80:上電極 82:堆疊結構 84:退火製程 86:金屬間介電層 88:金屬內連線 90:金屬間介電層 92:金屬內連線 102:基底 104:第一區域 106:第二區域 108:MOS電晶體 110:閘極介電層 112:閘極電極 114:源極/汲極區域 116:層間介電層 118:接觸插塞 120:金屬間介電層 122:金屬內連線 124:金屬間介電層 126:金屬內連線 128:金屬間介電層 130:金屬內連線 132:鐵電場效電晶體 134:半導體層 136:半導體層 138:金屬內連線 140:介質層 142:下電極 144:鐵電層 146:上電極 148:閘極結構 150:源極/汲極區域 152:退火製程 154:金屬間介電層 156:金屬內連線 160:鐵電隨機存取記憶體 162:下電極 164:鐵電層 166:上電極 168:堆疊結構 170:退火製程 172:金屬間介電層 174:金屬內連線 176:金屬間介電層 178:金屬內連線

第1圖至第3圖為本發明一實施例製作半導體元件之方法示意圖。第4圖至第6圖為本發明一實施例製作半導體元件之方法示意圖。

12:基底

14:MOS電晶體

16:閘極介電層

18:閘極電極

20:源極/汲極區域

22:層間介電層

24:接觸插塞

26:金屬間介電層

28:金屬內連線

30:金屬間介電層

32:金屬內連線

34:金屬間介電層

36:金屬內連線

42:鐵電場效電晶體

44:半導體層

46:介質層

48:下電極

50:鐵電層

52:上電極

54:閘極結構

56:源極/汲極區域

62:金屬間介電層

64:金屬內連線

66:金屬間介電層

68:金屬內連線

70:金屬間介電層

72:金屬內連線

74:鐵電隨機存取記憶體

76:下電極

78:鐵電層

80:上電極

82:堆疊結構

86:金屬間介電層

88:金屬內連線

90:金屬間介電層

92:金屬內連線

Claims

一種製作半導體元件的方法，其特徵在於，包含：形成一金氧半導體電晶體於一基底上；形成一層間介電層於該金氧半導體電晶體上；形成一半導體層於該層間介電層上；形成一鐵電場效電晶體於該半導體層上；以及形成一鐵電隨機存取記憶體於該層間介電層上。
如申請專利範圍第1項所述之方法，其中形成該鐵電場效電晶體包含：形成一閘極結構於該半導體層上，其中該閘極結構包含：一第一下電極設於該半導體層上；一第一鐵電層設於該第一下電極上；以及一第一上電極設於該第一鐵電層上；以及形成一源極/汲極區域於該閘極結構旁。
如申請專利範圍第2項所述之方法，另包含：對該鐵電場效電晶體進行一第一退火製程；以及形成一第一金屬間介電層於該層間介電層上。
如申請專利範圍第3項所述之方法，其中形成該鐵電隨機存取記憶體包含：形成一第二下電極於該第一金屬間介電層上；形成一第二鐵電層於該第二下電極上；以及形成一第二上電極於該第二鐵電層上。
如申請專利範圍第4項所述之方法，另包含：對該鐵電隨機存取記憶體進行一第二退火製程；以及形成一第二金屬間介電層於該第一金屬間介電層上。
如申請專利範圍第5項所述之方法，其中該第一退火製程之時間小於該第二退火製程之時間。
如申請專利範圍第3項所述之方法，其中形成該鐵電隨機存取記憶體包含：形成一第二下電極於該半導體層上；形成一第二鐵電層於該第二下電極上；以及形成一第二上電極於該第二鐵電層上。
如申請專利範圍第7項所述之方法，另包含：對該鐵電隨機存取記憶體進行一第二退火製程；以及形成一第二金屬間介電層於該層間介電層上。
如申請專利範圍第8項所述之方法，其中該第一金屬間介電層頂表面切齊該第二金屬間介電層頂表面。
一種半導體元件，其特徵在於，包含：一金氧半導體電晶體設於一基底上；一層間介電層設於該金氧半導體電晶體上；一半導體層設於該層間介電層上；一鐵電場效電晶體設於該半導體層上；一金屬間介電層設於該鐵電場效電晶體以及該層間介電層上；以及一鐵電隨機存取記憶體設於該金屬間介電層上。
如申請專利範圍第10項所述之半導體元件，其中該鐵電場效電晶體包含：一閘極結構設於該半導體層上，其中該閘極結構包含：一第一下電極設於該半導體層上；一第一鐵電層設於該第一下電極上；以及一第一上電極設於該第一鐵電層上；以及一源極/汲極區域設於該閘極結構旁的該半導體層中。
如申請專利範圍第11項所述之半導體元件，其中該鐵電隨機存取記憶體包含：一第二下電極設於該金屬間介電層上；一第二鐵電層設於該第二下電極上；以及一第二上電極設於該第二鐵電層上。
如申請專利範圍第12項所述之半導體元件，其中該第一下電極厚度等於該第二下電極厚度。
如申請專利範圍第12項所述之半導體元件，其中該第一鐵電層厚度小於該第二鐵電層厚度。
如申請專利範圍第12項所述之半導體元件，其中該第一上電極厚度等於該第二上電極厚度。
一種半導體元件，其特徵在於，包含：一金氧半導體電晶體設於一基底上；一層間介電層設於該金氧半導體電晶體上；一半導體層設於該層間介電層上；一鐵電場效電晶體及一鐵電隨機存取記憶體分別設於該半導體層上；以及一金屬間介電層設於該鐵電場效電晶體以及該鐵電隨機存取記憶體上。
如申請專利範圍第16項所述之半導體元件，其中該鐵電場效電晶體包含：一閘極結構設於該半導體層上，其中該閘極結構包含：一第一下電極設於該半導體層上；一第一鐵電層設於該第一下電極上；以及一第一上電極設於該第一鐵電層上；以及一源極/汲極區域設於該閘極結構旁的該半導體層中。
如申請專利範圍第17項所述之半導體元件，其中該鐵電隨機存取記憶體包含：一第二下電極設於該半導體層上；一第二鐵電層設於該第二下電極上；以及一第二上電極設於該第二鐵電層上。
如申請專利範圍第18項所述之半導體元件，其中該第一下電極厚度等於該第二下電極厚度。
如申請專利範圍第18項所述之半導體元件，其中該第一鐵電層厚度小於該第二鐵電層厚度。