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TWI792197B - 半導體記憶裝置 - Google Patents

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TWI792197B
TWI792197B TW110106752A TW110106752A TWI792197B TW I792197 B TWI792197 B TW I792197B TW 110106752 A TW110106752 A TW 110106752A TW 110106752 A TW110106752 A TW 110106752A TW I792197 B TWI792197 B TW I792197B
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gate electrode
electrode layer
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semiconductor
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TW110106752A
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Inventor
関春海
齋藤真澄
Original Assignee
日商鎧俠股份有限公司
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Abstract

實施方式提供一種動作穩定之半導體記憶裝置。 實施方式之半導體記憶裝置具備：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於第1方向上延伸，於與第1方向交叉之第2方向上與第1閘極電極層分隔；半導體層，其設置於第1閘極電極層與第2閘極電極層之間，於與第1方向及第2方向交叉之第3方向上延伸；及介電層，其包圍半導體層，含有鉿及鋯之至少任一者及氧，且包含：於第1閘極電極層與半導體層之間設置且以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、於第2閘極電極層與半導體層之間設置且以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及於第1區域與第2區域之間設置且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
鐵電體記憶體作為非揮發性記憶體受到關注。例如，有一種FeFET(Ferroelectric FET(Field Effect Transistor，場效電晶體)，鐵電場效電晶體)型3端子型記憶體，其應用鐵電層作為FET型電晶體之閘極絕緣層，對電晶體之閾值電壓進行調變。藉由改變鐵電層之極化狀態而對電晶體之閾值電壓進行調變。
三維配置記憶胞之三維NAND(Not AND，反及)快閃記憶體實現了高積體度與低成本。三維NAND快閃記憶體中，例如於交替積層有複數個絕緣層與複數個閘極電極層之積層體形成有貫通積層體之記憶體孔。藉由應用FeFET型3端子型記憶體作為三維NAND快閃記憶體之記憶胞，可實現閘極絕緣層之薄膜化。因此，可縮小記憶體孔之孔徑，從而可實現記憶胞之微細化。於是，藉由應用FeFET型3端子型記憶體，可使記憶體之積體度更高。
若不斷使記憶胞微細化，則例如鐵電層之極化狀態之控制會變得困難，有記憶胞之動作變得不穩定之虞。因此，期望實現一種於使記憶胞微細化之情形時動作亦穩定之三維NAND快閃記憶體。
本發明所欲解決之問題在於提供一種動作穩定之半導體記憶裝置。
實施方式之半導體記憶裝置包含：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於上述第1方向上延伸，於與上述第1方向交叉之第2方向上與上述第1閘極電極層分隔；半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；以及介電層，其包圍上述半導體層，含有鉿及鋯之至少任一者及氧，且包含：於上述第1閘極電極層與上述半導體層之間設置且以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、於上述第2閘極電極層與上述半導體層之間設置且以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及於上述第1區域與上述第2區域之間設置且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域。
以下，參照圖式對實施方式進行說明。再者，以下說明中，對同一或類似構件等標註同一符號，對於已經說明過一次之構件等適當省略其說明。
又，本說明書中，出於方便，有時使用用語「上」或「下」。「上」或「下」僅為表示圖式內相對位置關係之用語，並非規定相對於重力之位置關係之用語。
本說明書中，構成半導體記憶裝置之構件之化學組成之定性分析及定量分析例如可藉由二次離子質量分析法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X射線光譜法(Energy Dispersive X-ray Spectroscopy：EDX)或電子能量損耗光譜法(Electron Energy Loss Spectroscopy：EELS)等進行。又，測定構成半導體記憶裝置之構件之厚度、構件間之距離等時，例如可使用透過型電子顯微鏡(Transmission Electron Microscope：TEM)。又，鑑定構成半導體記憶裝置之構件之構成物質之晶系、比較晶系之存在比率之大小時，例如可使用透過型電子顯微鏡、X射線繞射分析(X-ray Diffraction：XRD)、電子繞射分析(Electron Beam Diffraction：EBD)、X射線光電光譜分析(X-ray Photoelectron Spectroscopy：XPS)、輻射光X射線散射解析(Synchrotron Radiation X-ray Absorption Fine Structure：XAFS)。
本說明書中，「鐵電體」意為未自外部施加電場時亦存在自發之極化(自發極化)，當自外部施加電場時極化反轉的物質。又，本說明書中「順電體」意為施加電場時產生極化，去除電場時極化消失的物質。
本說明書中，「金屬」係表現出金屬性質之物質之總稱，例如，表現出金屬性質之金屬氮化物及金屬碳化物亦包含於「金屬」之範圍內。
(第1實施方式) 第1實施方式之半導體記憶裝置具備：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於第1方向上延伸，於與第1方向交叉之第2方向上與第1閘極電極層分隔；半導體層，其設置於第1閘極電極層與第2閘極電極層之間，於與第1方向及第2方向交叉之第3方向上延伸；介電層，其包圍半導體層，含有包含氧化鉿及氧化鋯之至少任一者之氧化物，且包含第1閘極電極層與半導體層之間以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、第2閘極電極層與半導體層之間以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及第1區域與第2區域之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域。
第1實施方式之半導體記憶裝置為三維鐵電體記憶體100。第1實施方式之三維鐵電體記憶體100係應用FeFET型3端子型記憶體作為記憶胞MC之鐵電體記憶體。
圖1係第1實施方式之半導體記憶裝置之方塊圖。圖1表示第1實施方式之三維鐵電體記憶體100之電路構成。如圖1所示，三維鐵電體記憶體100具備記憶胞陣列101、字元線驅動電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105及控制電路106。
圖2係第1實施方式之半導體記憶裝置之記憶胞陣列之等效電路圖。圖2模式性地表示記憶胞陣列101內之配線構造。第1實施方式之記憶胞陣列101具備立體配置複數個記憶胞MC之三維構造。
以下，圖2所示之x方向為第1方向之一例。y方向為第2方向之一例。z方向為第3方向之一例。y方向與x方向交叉。z方向與x方向及y方向交叉。例如，x方向與y方向正交。例如，z方向與x方向及y方向正交。
記憶胞陣列101具備圖2所示之複數個記憶胞MC、源極選擇電晶體SST、汲極選擇電晶體SDT、複數條字元線WLa、WLb、複數條位元線BL1～BL4、共通源極線CSL、源極選擇閘極線SGS、複數條汲極選擇閘極線SGD。
複數個記憶胞MC於z方向上串聯連接。複數個記憶胞MC連接於源極選擇電晶體SST與汲極選擇電晶體SDT之間。
記憶胞MC係閘極絕緣層為鐵電體之FeFET。記憶胞MC之電晶體之閾值電壓根據閘極絕緣層之極化狀態而變化。藉由使電晶體之閾值電壓變化而使電晶體之導通電流變化。例如，將閾值電壓高而導通電流低之狀態定義為資料“0”，將閾值電壓低而導通電流高之狀態定義為資料“1”，則記憶胞MC可記憶“0”與“1”之1位元資料。
字元線WLa、WLb於x方向上延伸。字元線WLa、WLb連接於記憶胞MC之閘極電極。字元線WLa、WLb控制記憶胞MC之閘極電壓。
字元線WLa與字元線WLb電性分離。字元線WLa與字元線WLa電性連接。字元線WLb與字元線WLb電性連接。
源極選擇電晶體SST電性連接於共通源極線CSL。藉由對源極選擇閘極線SGS施加之電壓控制源極選擇電晶體SST。
汲極選擇電晶體SDT連接於BL1～BL4。藉由對汲極選擇閘極線SGD施加之電壓控制汲極選擇電晶體SDT。
複數條字元線WLa、WLb電性連接於字元線驅動電路102。複數條位元線BL1～4連接於感測放大器電路104。
列解碼器電路103具備根據輸入之列位址信號選擇字元線WLa、WLb之功能。字元線驅動電路102具備對藉由列解碼器電路103所選擇之字元線WLa、WLb施加特定電壓之功能。
行解碼器電路105具備根據輸入之列位址信號選擇位元線BL之功能。感測放大器電路104具備對藉由行解碼器電路105所選擇之位元線BL施加特定電壓之功能。又，具備檢測並放大於所選擇之位元線BL中流通之電流或電壓的功能。
控制電路106具備控制字元線驅動電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105、及未圖示之其他電路之功能。
字元線驅動電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105等電路例如包含未圖示之使用半導體層之電晶體及配線層。
例如，圖2中，於讀出被虛線包圍之記憶胞MC中記憶之資料之情形時，對連接於記憶胞MC之閘極電極之字元線WLa施加讀出電壓。記憶胞MC之電晶體成為導通狀態，藉此使電流於共通源極線CSL與位元線BL1之間流通。基於從共通源極線CSL流向位元線BL1之間之電流，判定記憶胞MC中記憶之資料。
例如，藉由感測放大器電路104放大於位元線BL1中流通之電流，藉由控制電路106判定記憶胞MC中記憶之資料。或者，藉由感測放大器電路104放大位元線BL1之電壓變化，藉由控制電路106判定記憶胞MC中記憶之資料。
圖2中，例示於串聯連之記憶胞MC為4個時，位元線為4條之情形，但串聯連接之記憶胞MC之數量及位元線之數量並不限定於4個或者4條。
圖3、圖4係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖3係記憶胞陣列101之xy截面。圖3係包含圖4之BB'面之截面。圖4係記憶胞陣列101之yz截面。圖4係圖3之AA'截面。
圖3及圖4中，被虛線包圍之區域為一個記憶胞MC。圖3及圖4中，例示於y方向上相鄰之記憶胞MC1與記憶胞MC2。
記憶胞陣列101具有第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、半導體層12、介電層14、溝槽絕緣層16、層間絕緣層18、芯絕緣層20。
溝槽絕緣層16係第1絕緣層之一例。層間絕緣層18係第2絕緣層之一例。芯絕緣層20係第3絕緣層之一例。
第1閘極電極層10a於x方向上延伸。第1閘極電極層10a例如與圖2所示之字元線WLa對應。第1閘極電極層10a作為記憶胞MC1之電晶體之閘極電極發揮功能。
第1閘極電極層10a包含障壁金屬層10ax及金屬層10ay。
障壁金屬層10ax例如為金屬氮化物或金屬碳化物。障壁金屬層10ax例如包含氮化鈦。障壁金屬層10ax例如為氮化鈦層。
金屬層10ay例如為金屬。金屬層10ay例如包含鎢(W)。金屬層10ay例如為鎢層。
第2閘極電極層10b於x方向上延伸。第2閘極電極層10b與第1閘極電極層10a於y方向上分隔。第2閘極電極層10b與第1閘極電極層10a於y方向上相鄰。第2閘極電極層10b例如與圖2所示之字元線WLb對應。第2閘極電極層10b作為記憶胞MC2之電晶體之閘極電極發揮功能。
第2閘極電極層10b包含障壁金屬層10bx及金屬層10by。
障壁金屬層10bx例如為金屬氮化物或金屬碳化物。障壁金屬層10bx例如包含氮化鈦。障壁金屬層10bx例如包含氮化鈦層。
金屬層10by例如為金屬。金屬層10by例如包含鎢(W)。金屬層10by例如為鎢層。
第3閘極電極層10c於x方向上延伸。第3閘極電極層10c與第1閘極電極層10a於z方向上分隔。第3閘極電極層10c與第1閘極電極層10a於z方向上相鄰。第3閘極電極層10c例如與圖2所示之字元線WLa對應。第3閘極電極層10c作為記憶胞MC之電晶體之閘極電極發揮功能。
第3閘極電極層10c包含障壁金屬層10cx及金屬層10cy。
障壁金屬層10cx例如為金屬氮化物或金屬碳化物。障壁金屬層10cx例如包含氮化鈦。障壁金屬層10cx例如包含氮化鈦層。
金屬層10cy例如為金屬。金屬層10cy例如包含鎢(W)。金屬層10cy例如為鎢層。
第4閘極電極層10d於x方向上延伸。第4閘極電極層10d與第3閘極電極層10c於y方向上分隔。第4閘極電極層10d與第3閘極電極層10c於y方向上相鄰。又，第4閘極電極層10d與第2閘極電極層10b於z方向上相鄰。第4閘極電極層10d例如與圖2所示之字元線WLb對應。第4閘極電極層10d作為記憶胞MC之電晶體之閘極電極發揮功能。
第4閘極電極層10d包含障壁金屬層10dx及金屬層10dy。
障壁金屬層10dx例如為金屬氮化物或金屬碳化物。障壁金屬層10dx例如包含氮化鈦。障壁金屬層10dx例如包含氮化鈦層。
金屬層10dy例如為金屬。金屬層10dy例如包含鎢(W)。金屬層10dy例如為鎢層。
半導體層12設置於第1閘極電極層10a與第2閘極電極層10b之間。半導體層12設置於第3閘極電極層10c與第4閘極電極層10d之間。半導體層12於z方向上延伸。半導體層12例如為圓筒形狀。
半導體層12作為記憶胞MC之電晶體之通道發揮功能。
半導體層12例如為多晶之半導體。半導體層12例如包含多晶矽。半導體層12例如為多晶矽層。半導體層12於xy平面上之厚度例如為5 nm以上30 nm以下。
介電層14包圍半導體層12。介電層14設置於第1閘極電極層10a與半導體層12之間、第2閘極電極層10b與半導體層12之間、第3閘極電極層10c與半導體層12之間、及第4閘極電極層10d與半導體層12之間。
介電層14設置於溝槽絕緣層16與半導體層12之間、及層間絕緣層18與半導體層12之間。介電層14於z方向上延伸。介電層14例如為圓筒形狀。
介電層14之一部分為鐵電體。介電層14之一部分作為記憶胞MC之電晶體之閘極絕緣層發揮功能。
介電層14含有包含氧化鉿及氧化鋯之至少任一者之氧化物。介電層14例如為氧化鉿層。介電層14例如為氧化鋯層。介電層14於xy平面上之厚度例如為5 nm以上40 nm以下。
再者，介電層14與半導體層12之間例如可隔有與介電層14具有不同化學組成之絕緣層。與介電層14具有不同化學組成之絕緣層例如為氧化矽層。
溝槽絕緣層16設置於第1閘極電極層10a與第2閘極電極層10b之間。溝槽絕緣層16設置於第3閘極電極層10c與第4閘極電極層10d之間。溝槽絕緣層16與半導體層12於x方向上相鄰。溝槽絕緣層16與介電層14於x方向上相鄰。
溝槽絕緣層16例如為氧化物、氮氧化物或氮化物。溝槽絕緣層16例如包含氧化矽或氧化鋁。溝槽絕緣層16例如包含氧化矽層或氧化鋁層。
層間絕緣層18設置於第1閘極電極層10a與第3閘極電極層10c之間、及第2閘極電極層10b與第4閘極電極層10d之間。
層間絕緣層18例如為氧化物、氮氧化物或氮化物。層間絕緣層18例如包含氧化矽。層間絕緣層18例如為氧化矽層。層間絕緣層18於z方向上之厚度例如為5 nm以上30 nm以下。
芯絕緣層20被半導體層12包圍。芯絕緣層20於z方向上延伸。芯絕緣層20例如為圓柱形狀。
芯絕緣層20例如為氧化物、氮氧化物或氮化物。芯絕緣層20例如包含氧化矽。芯絕緣層20例如包含氧化矽或氧化鋁。芯絕緣層20例如包含氧化矽層或氧化鋁層。芯絕緣層20之材料例如與溝槽絕緣層16之材料不同。芯絕緣層20之化學組成例如與溝槽絕緣層16之化學組成不同。
圖5係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。圖5係記憶胞陣列101之xy截面。
介電層14含有包含氧化鉿及氧化鋯之至少任一者之氧化物。介電層14之一部分為鐵電體，介電層14之另一部分為順電體。
介電層14例如以氧化鉿作為主成分。所謂以氧化鉿作為主成分，意為介電層14所含物質中，氧化鉿之莫耳比率最高。氧化鉿之莫耳比率例如為90%以上。
介電層14例如以氧化鋯作為主成分。所謂以氧化鋯作為主成分，意為介電層14所含之物質中，氧化鋯之莫耳比率最高。
介電層14所含之氧化鋯之莫耳比率例如為40%以上60%以下。介電層14所含之氧化物例如為氧化鉿與氧化鋯之混晶。
氧化鉿於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鉿例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。斜方晶系或三方晶系以外係指立方晶系、六方晶系、正方晶系、單斜晶系、三斜晶系。
氧化鋯於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鋯例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。
介電層14例如包含選自由矽(Si)、鋯(Zr)、鋁(Al)、釔(Y)、鍶(Sr)、鑭(La)、釤(Sm)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、鐿(Yb)、鎦(Lu)、及鋇(Ba)所組成之群中之至少一種添加元素。介電層14所含之氧化物包含上述添加元素。於氧化物為氧化鉿之情形時，藉由包含上述添加元素，可使氧化鉿容易表現出鐵電性。
介電層14包含鐵電體區域14a、鐵電體區域14b、順電體區域14c、順電體區域14d。鐵電體區域14a為第1區域之一例。鐵電體區域14b為第2區域之一例。順電體區域14c為第3區域之一例。順電體區域14d為第4區域之一例。
鐵電體區域14a設置於第1閘極電極層10a與半導體層12之間。鐵電體區域14b設置於第2閘極電極層10b與半導體層12之間。
順電體區域14c設置於溝槽絕緣層16與半導體層12之間。溝槽絕緣層16與順電體區域14c相接。順電體區域14c設置於鐵電體區域14a與鐵電體區域14b之間。
順電體區域14d設置於溝槽絕緣層16與半導體層12之間。溝槽絕緣層16與順電體區域14d相接。順電體區域14d設置於鐵電體區域14a與鐵電體區域14b之間。
鐵電體區域14a及鐵電體區域14b以斜方晶系或三方晶系之結晶作為主要構成物質。所謂以斜方晶系或三方晶系之結晶作為主要構成物質，意為構成鐵電體區域14a及鐵電體區域14b之物質中，斜方晶系或三方晶系之結晶表現出最高之存在比率。
鐵電體區域14a及鐵電體區域14b中，斜方晶系或三方晶系之結晶之存在比率大於斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率。存在比率例如為莫耳比或體積比。鐵電體區域14a及鐵電體區域14b為結晶質。
鐵電體區域14a及鐵電體區域14b為鐵電體。鐵電體區域14a及鐵電體區域14b所含之氧化物為鐵電體。
具有鐵電性之鐵電體區域14a及鐵電體區域14b作為記憶胞MC之FeFET之閘極絕緣層發揮功能。
順電體區域14c及順電體區域14d以斜方晶系及三方晶系之結晶以外作為主要構成物質。所謂以斜方晶系及三方晶系之結晶以外作為主要構成物質，意為構成順電體區域14c及順電體區域14d之物質中，斜方晶系及三方晶系之結晶以外之物質表現出最高之存在比率。
順電體區域14c及順電體區域14d中，斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率大於斜方晶系或三方晶系之結晶之存在比率。順電體區域14c及順電體區域14d為結晶質或非晶質。
順電體區域14c及順電體區域14d為順電體。順電體區域14c及順電體區域14d所含之氧化物為順電體。
第1距離(圖5中之d1)大於第2距離(圖5中之d2)，該第1距離係第1閘極電極層10a與第2閘極電極層10b之間設置有半導體層12之區域中、第1閘極電極層10a與第2閘極電極層10b之間之距離，該第2距離係第1閘極電極層10a與第2閘極電極層10b之間設置有溝槽絕緣層16之區域中、第1閘極電極層10a與第2閘極電極層10b之間之距離。
其次，對第1實施方式之半導體記憶裝置之製造方法之一例進行說明。
圖6至圖15係表示第1實施方式之半導體記憶裝置之製造方法之模式剖視圖。圖6至圖15係表示三維鐵電體記憶體100之記憶胞陣列101之製造方法之一例的圖。
圖6至圖15之上圖係記憶胞陣列101之xy截面。圖6至圖15之上圖係與圖3之一部分對應之圖。圖6至圖15之下圖係記憶胞陣列101之yz截面。圖6至圖15之下圖係與圖4對應之圖。
首先，於未圖示之半導體基板之上，交替積層複數個氧化矽層51與複數個氮化矽層52(圖6)。
氧化矽層51、氮化矽層52例如藉由CVD法(Chemical Vapor Deposition法，化學氣相沈積法)形成。
氧化矽層51之一部分最終成為層間絕緣層18。
其次，於複數個氧化矽層51及複數個氮化矽層52形成記憶體溝槽55(圖7)。記憶體溝槽55貫通複數個氧化矽層51及複數個氮化矽層52。
記憶體溝槽55例如係藉由微影法及RIE法(Reactive Ion Etching法，離子蝕刻法)形成。
其次，以SOG(Spin On Glass，旋塗式玻璃)層56將記憶體溝槽55之中嵌埋(圖8)。SOG層56係藉由塗佈法形成。
其次，於SOG層56、複數個氧化矽層51及複數個氮化矽層52之一部分形成記憶體孔57(圖9)。記憶體孔57例如藉由微影法及RIE法形成。
其次，於記憶體孔57之中形成氧化鉿層58、多晶矽層59及氧化矽層60(圖10)。氧化鉿層58例如係藉由ALD法(Atomic Layer Deposition法，原子層沈積法)形成。多晶矽層59及氧化矽層60例如係藉由CVD法形成。
氧化鉿層58最終成為介電層14。多晶矽層59最終成為半導體層12。氧化矽層60最終成為芯絕緣層20。
其次，將複數個氮化矽層52去除(圖11)。複數個氮化矽層52例如係使用未圖示之開口部，藉由濕式蝕刻法去除。
其次，形成氮化鈦層61及鎢層62(圖12)。氮化鈦層61及鎢層62例如係藉由CVD法形成。
氮化鈦層61最終成為障壁金屬層10ax、10bx、10cx及10dx。鎢層62最終成為金屬層10ay、金屬層10by、金屬層10cy及金屬層10dy。
其次，去除SOG層56(圖13)。SOG層56例如係藉由濕式蝕刻法去除。藉由去除SOG層56，形成空隙部63。去除SOG層56時，亦可於氧化矽層60之上設置用以防止氧化矽層60之蝕刻之遮罩材。
其次，進行熱處理，使氧化鉿層58結晶化(圖14)。熱處理例如係於氮氣氛圍中，於600℃以上1050℃以下之溫度下進行。熱處理係所謂結晶化退火。
藉由熱處理，使氧化鉿層58之中，夾於多晶矽層59與氮化鈦層61之區域58a、及夾於多晶矽層59與氧化矽層51之區域58b因被施加之應力成為斜方晶系或三方晶系之結晶。另一方面，夾於多晶矽層59與空隙部63之區域58c因被施加之應力較小，故成為斜方晶系或三方晶系之結晶以外之結晶或非晶質相。
換言之，夾於多晶矽層59與氮化鈦層61之區域58a及夾於多晶矽層59與氧化矽層51之區域58b成為鐵電體。又，夾於多晶矽層59與空隙部63之區域58c成為順電體。
夾於多晶矽層59與氮化鈦層61之區域58a最終成為鐵電體區域14a及鐵電體區域14b。又，夾於多晶矽層59與空隙部63之區域58c最終成為順電體區域14c及順電體區域14d。
其次，以氧化矽層64將空隙部63嵌埋(圖15)。氧化矽層64最終成為溝槽絕緣層16。
藉由以上之製造方法，製造第1實施方式之三維鐵電體記憶體100之記憶胞陣列101。
其次，對第1實施方式之半導體記憶裝置之作用及效果進行說明。
三維配置記憶胞之三維NAND快閃記憶體實現高積體度與低成本。三維NAND快閃記憶體中，例如於交替積層有複數個絕緣層與複數個閘極電極層之積層體形成有貫通積層體之記憶體孔。藉由應用FeFET型3端子型記憶體作為三維NAND快閃記憶體之記憶胞，可實現閘極絕緣層之薄膜化。因此，可縮小記憶體孔之孔徑，從而可實現記憶胞之微細化。因此，藉由應用FeFET型3端子型記憶體，可進一步提高記憶體之積體度。
若不斷使記憶胞微細化，則例如作為閘極絕緣層之鐵電層之極化狀態會變得難以控制，有記憶胞之動作變得不穩定之虞。因此，期望實現一種記憶體，該記憶體具備於使記憶胞微細化時亦動作穩定之記憶胞。
圖16係比較例之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。圖16係與第1實施方式之圖5對應之圖。
比較例之半導體記憶裝置之記憶胞陣列與第1實施方式之記憶胞陣列101之不同之處在於：介電層14之整個區域為鐵電體。
於比較例之記憶胞陣列之情形時，介電層14之整個區域為鐵電體。因此，例如於對記憶胞MC1進行寫入動作時，有介電層14之極化反轉意外發展至第2閘極電極層10b之側之虞。於該情形時，例如有發生對記憶胞MC2之誤寫入之虞。即，有記憶胞MC1與記憶胞MC2之間產生干涉之虞。
如此，比較例之記憶胞陣列因介電層14之整個區域為鐵電體，故鐵電層之極化狀態之控制會變得困難，有記憶胞MC之動作變得不穩定之虞。
圖17係第1實施方式之半導體記憶裝置之作用及效果之說明圖。圖17係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。圖17係記憶胞陣列101之xy截面。
第1實施方式之三維鐵電體記憶體100之記憶胞陣列101中，介電層14被分割為鐵電體區域14a及鐵電體區域14b、以及順電體區域14c及順電體區域14d。記憶胞MC1之鐵電體區域14a與記憶胞MC2之鐵電體區域14b被順電體區域14c及順電體區域14d分斷。
因此，例如對記憶胞MC1進行寫入動作時，可抑制介電層14之極化反轉意外進展至第2閘極電極層10b之側。因此，例如對記憶胞MC2之誤寫入得到抑制。於是，記憶胞MC1與記憶胞MC2之間之干涉得到抑制。第1實施方式之三維鐵電體記憶體100中，鐵電層之極化狀態之控制性提昇，實現穩定動作。
圖18係第1實施方式之半導體記憶裝置之變化例之記憶胞陣列之一部分之放大模式剖視圖。圖18係與第1實施方式之圖5對應之圖。
變化例之記憶胞陣列與第1實施方式之記憶胞陣列101之不同之處在於：介電層14之鐵電體區域14a於y方向之第1厚度(圖18中之t1)大於順電體區域14c於x方向之第2厚度(圖18中之t2)。
變化例之記憶胞陣列例如可藉由如下方法製造：於第1實施方式之記憶胞陣列101之製造方法中，去除SOG層56後，進而對氧化鉿層58之一部分進行蝕刻。
變化例之記憶胞陣列中，藉由使順電體區域14c於x方向之厚度t2較薄，而使記憶胞MC之介電層14之極化狀態之控制性進一步提昇。
以上，根據第1實施方式，可實現鐵電層之極化狀態之控制性提昇，動作穩定之半導體記憶裝置。
(第2實施方式) 第2實施方式之半導體記憶裝置與第1實施方式之半導體記憶裝置之不同之處在於：進而具備金屬氧化物層，該金屬氧化物層設置於第1閘極電極層與介電層之間、及第1閘極電極層與第1絕緣層之間，含有包含與鉿(Hf)及鋯(Zr)不同之金屬元素之金屬氧化物。以下，對於與第1實施方式重複之內容，有時省略一部分記述。
圖19、20係第2實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖19係記憶胞陣列201之xy截面。圖19係包含圖20之DD'面之截面。圖20係記憶胞陣列201之yz截面。圖20係圖19之CC'截面。
圖19及圖20中，被虛線包圍之區域為一個記憶胞MC。圖19及圖20中，例示於y方向上相鄰之記憶胞MC1與記憶胞MC2。
記憶胞陣列201具有第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、半導體層12、介電層14、溝槽絕緣層16、層間絕緣層18、芯絕緣層20、中間絕緣層22。
溝槽絕緣層16為第1絕緣層之一例。層間絕緣層18為第2絕緣層之一例。芯絕緣層20為第3絕緣層之一例。中間絕緣層22為金屬氧化物層之一例。
中間絕緣層22設置於第1閘極電極層10a與介電層14之間、第2閘極電極層10b與介電層14之間、第3閘極電極層10c與介電層14之間、第4閘極電極層10d與介電層14之間。中間絕緣層22例如與第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c及第4閘極電極層10d相接。又，中間絕緣層22例如與介電層14相接。
中間絕緣層22設置於第1閘極電極層10a與溝槽絕緣層16之間、第2閘極電極層10b與溝槽絕緣層16之間、第3閘極電極層10c與溝槽絕緣層16之間、第4閘極電極層10d與溝槽絕緣層16之間。中間絕緣層22例如與溝槽絕緣層16相接。
中間絕緣層22包含金屬氧化物。中間絕緣層22所含之金屬氧化物包含與鉿(Hf)及鋯(Zr)不同之金屬元素。中間絕緣層22例如包含鈦(Ti)。中間絕緣層22例如包含氧化鈦。中間絕緣層22例如為氧化鈦層。
中間絕緣層22於y方向之厚度例如為0.5 nm以上3 nm以下。
第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c及第4閘極電極層10d例如包含與中間絕緣層22所含之金屬元素相同之金屬元素。第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c及第4閘極電極層10d例如包含鈦(Ti)。
第1閘極電極層10a之障壁金屬層10ax、第2閘極電極層10b之障壁金屬層10bx、第3閘極電極層10c之障壁金屬層10cx及第4閘極電極層10d之障壁金屬層10dx例如包含鈦(Ti)。第1閘極電極層10a之障壁金屬層10ax、第2閘極電極層10b之障壁金屬層10bx、第3閘極電極層10c之障壁金屬層10cx及第4閘極電極層10d之障壁金屬層10dx例如為氮化鈦層。
介電層14於z方向上被分割為鐵電體區域與順電體區域。中間絕緣層22與半導體層12之間之介電層14為鐵電體區域，另一方面，層間絕緣層18與半導體層12之間之介電層14為順電體區域。
其次，對第2實施方式之半導體記憶裝置之製造方法之一例進行說明。第2實施方式之半導體記憶裝置之製造方法與第1實施方式之半導體記憶裝置之製造方法之不同之處在於形成氧化鈦層，以及不形成空隙部。
圖21至圖26係表示第2實施方式之半導體記憶裝置之製造方法之模式剖視圖。圖21至圖26係表示三維鐵電體記憶體200之記憶胞陣列201之製造方法之一例之圖。
圖21至圖26之上圖係記憶胞陣列201之xy截面。圖21至圖26之上圖係與圖19之一部分對應之圖。圖21至圖26之下圖係記憶胞陣列201之yz截面。圖21至圖26之下圖係與圖20對應之圖。
直至於複數個氧化矽層51及複數個氮化矽層52形成記憶體溝槽55為止，與第1實施方式之半導體記憶裝置之製造方法相同。
其次，以氧化矽層64嵌埋記憶體溝槽55之中(圖21)。氧化矽層64最終成為溝槽絕緣層16。
其次，於氧化矽層64、複數個氧化矽層51及複數個氮化矽層52之一部分形成記憶體孔57(圖22)。記憶體孔57例如藉由微影法及RIE法形成。
其次，於記憶體孔57之中形成氧化鉿層58、多晶矽層59及氧化矽層65(圖23)。氧化鉿層58例如係藉由ALD法形成。多晶矽層59及氧化矽層65例如係藉由CVD法形成。
氧化鉿層58最終成為介電層14。多晶矽層59最終成為半導體層12。氧化矽層65最終成為芯絕緣層20。
其次，將複數個氮化矽層52去除(圖24)。複數個氮化矽層52例如係使用未圖示之開口部，藉由濕式蝕刻法去除。
其次，形成氧化鈦層66、氮化鈦層61及鎢層62(圖25)。氧化鈦層66、氮化鈦層61及鎢層62例如係藉由CVD法形成。
氧化鈦層66最終成為中間絕緣層22。氮化鈦層61最終成為障壁金屬層10ax、10bx、10cx及10dx。鎢層62最終成為金屬層10ay、金屬層10by、金屬層10cy及金屬層10dy。
其次，進行熱處理，使氧化鉿層58結晶化(圖26)。熱處理例如係於氮氣氛圍中，於600℃以上1050℃以下之溫度下進行。熱處理係所謂結晶化退火。
藉由熱處理，氧化鉿層58之中，夾於多晶矽層59與氧化鈦層66之區域58a被氧化鈦層66促進結晶化，成為斜方晶系或三方晶系之結晶。另一方面，夾於多晶矽層59與氧化矽層51之區域58b、及夾於多晶矽層59與氧化矽層64之區域58c成為斜方晶系或三方晶系之結晶以外之結晶或非晶質相。
換言之，夾於多晶矽層59與氧化鈦層66之區域58a成為鐵電體。另一方面，夾於多晶矽層59與氧化矽層51之區域58b、及夾於多晶矽層59與氧化矽層64之區域58c成為順電體。
夾於多晶矽層59與氧化鈦層66之區域58a最終成為鐵電體區域14a及鐵電體區域14b。又，夾於多晶矽層59與氧化矽層64之區域58c最終成為順電體區域14c及順電體區域14d。
較佳為氧化矽層64包含氧化鋁。藉由使氧化矽層64包含氧化鋁，抑制夾於多晶矽層59與氧化矽層64之區域58c之斜方晶系及三方晶系之結晶生長。
藉由以上之製造方法，製造第2實施方式之三維鐵電體記憶體200之記憶胞陣列201。
以上，根據第2實施方式，與第1實施方式同樣地，可實現鐵電層之極化狀態之控制性提昇，動作穩定之半導體記憶裝置。
(第3實施方式) 與第1實施方式之半導體記憶裝置之不同之處在於：介電層進而具備第3絕緣層與半導體層之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第4區域。以下，對於與第1實施方式重複之內容，有時省略一部分記述。
圖27係第3實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖27係記憶胞陣列301之yz截面。圖27係與圖4對應之截面。
圖27中，被虛線包圍之區域為一個記憶胞MC。圖27中，例示於y方向上相鄰之記憶胞MC1與記憶胞MC2。又，例示與記憶胞MC1於z方向上相鄰之記憶胞MC3。
記憶胞陣列301具有第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、半導體層12、介電層14、溝槽絕緣層16、層間絕緣層18、芯絕緣層20。
溝槽絕緣層16係第1絕緣層之一例。層間絕緣層18係第2絕緣層之一例。芯絕緣層20係第3絕緣層之一例。
層間絕緣層18設置於第1閘極電極層10a與第3閘極電極層10c之間、及第2閘極電極層10b與第4閘極電極層10d之間。
層間絕緣層18例如包含氧化鋁。層間絕緣層18例如為氧化鋁層。
介電層14包圍半導體層12。介電層14設置於第1閘極電極層10a與半導體層12之間、第2閘極電極層10b與半導體層12之間、第3閘極電極層10c與半導體層12之間、及第4閘極電極層10d與半導體層12之間。
介電層14設置於溝槽絕緣層16與半導體層12之間、及層間絕緣層18與半導體層12之間。介電層14於z方向上延伸。介電層14例如為圓筒形狀。
介電層14之一部分為鐵電體。介電層14之一部分作為記憶胞MC之電晶體之閘極絕緣層發揮功能。
介電層14含有包含氧化鉿及氧化鋯之至少任一者之氧化物。介電層14例如為氧化鉿層。介電層14例如為氧化鋯層。介電層14於xy平面上之厚度例如為5 nm以上40 nm以下。
介電層14包含鐵電體區域14a、鐵電體區域14b、順電體區域14c、順電體區域14d、順電體區域14e、鐵電體區域14f。順電體區域14e為第4區域之一例。
鐵電體區域14a設置於第1閘極電極層10a與半導體層12之間。鐵電體區域14b設置於第2閘極電極層10b與半導體層12之間。
順電體區域14c設置於溝槽絕緣層16與半導體層12之間。溝槽絕緣層16與順電體區域14c相接。順電體區域14c設置於鐵電體區域14a與鐵電體區域14b之間。
順電體區域14d設置於溝槽絕緣層16與半導體層12之間。溝槽絕緣層16與順電體區域14d相接。順電體區域14d設置於鐵電體區域14a與鐵電體區域14b之間。
順電體區域14e設置於層間絕緣層18與半導體層12之間，層間絕緣層18係第1閘極電極層10a與第2閘極電極層10b之間之層間絕緣層。層間絕緣層18與順電體區域14e相接。順電體區域14e與鐵電體區域14a於z方向上相鄰。
鐵電體區域14f設置於第3閘極電極層10c與半導體層12之間。順電體區域14e夾於鐵電體區域14a與鐵電體區域14f之間。
順電體區域14e係以斜方晶系及三方晶系之結晶以外作為主要構成物質。順電體區域14e中，斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率大於斜方晶系或三方晶系之結晶之存在比率。順電體區域14e為結晶質或非晶質。
順電體區域14e為順電體。順電體區域14e所含之氧化物為順電體。
鐵電體區域14f以斜方晶系或三方晶系之結晶作為主要構成物質。鐵電體區域14f中，斜方晶系或三方晶系之結晶之存在比率大於斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率。鐵電體區域14f為結晶質。
鐵電體區域14f為鐵電體。鐵電體區域14f所含之氧化物為鐵電體。
第3實施方式之記憶胞陣列301例如可藉由如下方法形成：於第1實施方式之半導體記憶裝置之製造方法之圖6所示之步驟中，於半導體基板之上，代替氧化矽層51，交替積層複數個氧化鋁層與複數個氮化矽層52。例如，於進行使氧化鉿層結晶化之結晶化退火時，若氧化鉿層與氧化鋁層相接，則氧化鉿層中斜方晶系及三方晶系之結晶之結晶生長得到抑制。
第3實施方式之三維鐵電體記憶體300之記憶胞陣列301中，介電層14被分割為鐵電體區域14a、順電體區域14e及鐵電體區域14f。記憶胞MC1之鐵電體區域14a與位於記憶胞MC1之z方向的記憶胞MC3之鐵電體區域14f之間被順電體區域14e分斷。
因此，例如對記憶胞MC1進行寫入動作時，抑制介電層14之極化反轉意外進展至第3閘極電極層10c之側。因此，例如對記憶胞MC3之誤寫入得到抑制。因此，與第1實施方式之半導體記憶裝置相比，記憶胞MC之間之干涉進一步得到抑制。
以上，根據第3實施方式，與第1實施方式相比，可實現鐵電層之極化狀態之控制性進一步提昇，動作更加穩定之半導體記憶裝置。
(第4實施方式) 第4實施方式之半導體記憶裝置具備：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於第1方向上延伸，於與第1方向交叉之第2方向上與第1閘極電極層分隔；半導體層，其設置於第1閘極電極層與第2閘極電極層之間，於與第1方向及第2方向交叉之第3方向上延伸；第1介電層，設置於第1閘極電極層與半導體層之間，含有包含氧化鉿及氧化鋯之至少任一者之氧化物；第2介電層，設置於第2閘極電極層與半導體層之間，含有包含氧化鉿及氧化鋯之至少任一者之氧化物；及第1絕緣層，設置於第1閘極電極層與第2閘極電極層之間，於第1方向上與半導體層相鄰；第1介電層包含以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、以及第1區域與第1絕緣層之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第2區域，第2介電層包含第2閘極電極層與半導體層之間以斜方晶系或三方晶系之結晶作為主要構成物質之第3區域、以及第3區域與第1絕緣層之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第4區域。
第4實施方式之半導體記憶裝置為三維鐵電體記憶體400。第4實施方式之三維鐵電體記憶體400係應用FeFET型3端子型記憶體作為記憶胞MC之鐵電體記憶體。
第4實施方式之三維鐵電體記憶體400具備與第1實施方式之圖1所示之電路構成同樣之電路構成。又，三維鐵電體記憶體400之記憶胞陣列401具備與第1實施方式之圖2所示之等效電路同樣之等效電路。
圖28、圖29係第4實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖28係記憶胞陣列401之xy截面。圖28係包含圖29之FF'面之截面。圖29係記憶胞陣列401之yz截面。圖29係圖28之EE'截面。
圖28及圖29中，被虛線包圍之區域為一個記憶胞MC。圖28及圖29中例示於y方向上相鄰之記憶胞MC1與記憶胞MC2。又，圖29中例示與記憶胞MC1於z方向上相鄰之記憶胞MC3。
記憶胞陣列401具備第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、半導體層12、溝槽絕緣層16、層間絕緣層18、芯絕緣層20、第1介電層31、第2介電層32、第3介電層33、第4介電層34。
溝槽絕緣層16係第1絕緣層之一例。層間絕緣層18係第2絕緣層之一例。
第1閘極電極層10a於x方向上延伸。第1閘極電極層10a例如與圖2所示之字元線WLa對應。第1閘極電極層10a作為記憶胞MC1之電晶體之閘極電極發揮功能。
第1閘極電極層10a包含障壁金屬層10ax及金屬層10ay。
障壁金屬層10ax例如為金屬氮化物或金屬碳化物。障壁金屬層10ax例如包含氮化鈦。障壁金屬層10ax例如包含氮化鈦層。
金屬層10ay例如為金屬。金屬層10ay例如包含鎢(W)。金屬層10ay例如為鎢層。
第2閘極電極層10b於x方向上延伸。第2閘極電極層10b與第1閘極電極層10a於y方向上分隔，第2閘極電極層10b與第1閘極電極層10a於y方向上相鄰。第2閘極電極層10b例如與圖2所示之字元線WLb對應。第2閘極電極層10b作為記憶胞MC2之電晶體之閘極電極發揮功能。
第2閘極電極層10b包含障壁金屬層10bx及金屬層10by。
障壁金屬層10bx例如為金屬氮化物或金屬碳化物。障壁金屬層10bx例如包含氮化鈦。障壁金屬層10bx例如包含氮化鈦層。
金屬層10by例如為金屬。金屬層10by例如包含鎢(W)。金屬層10by例如為鎢層。
第3閘極電極層10c於x方向上延伸。第3閘極電極層10c與第1閘極電極層10a於z方向上分隔。第3閘極電極層10c與第1閘極電極層10a於z方向上相鄰。第3閘極電極層10c例如與圖2所示之字元線WLa對應。第3閘極電極層10c作為記憶胞MC3之電晶體之閘極電極發揮功能。
第3閘極電極層10c包含障壁金屬層10cx及金屬層10cy。
障壁金屬層10cx例如為金屬氮化物或金屬碳化物。障壁金屬層10cx例如包含氮化鈦。障壁金屬層10cx例如包含氮化鈦層。
金屬層10cy例如為金屬。金屬層10cy例如包含鎢(W)。金屬層10cy例如為鎢層。
第4閘極電極層10d於x方向上延伸。第4閘極電極層10d與第3閘極電極層10c於y方向上分隔。第4閘極電極層10d與第3閘極電極層10c於y方向上相鄰。又，第4閘極電極層10d與第2閘極電極層10b於z方向上相鄰。第4閘極電極層10d例如與圖2所示之字元線WLb對應。第4閘極電極層10d作為記憶胞MC之電晶體之閘極電極發揮功能。
第4閘極電極層10d包含障壁金屬層10dx及金屬層10dy。
障壁金屬層10dx例如為金屬氮化物或金屬碳化物。障壁金屬層10dx例如包含氮化鈦。障壁金屬層10dx例如包含氮化鈦層。
金屬層10dy例如為金屬。金屬層10dy例如包含鎢(W)。金屬層10dy例如為鎢層。
半導體層12設置於第1閘極電極層10a與第2閘極電極層10b之間。半導體層12設置於第3閘極電極層10c與第4閘極電極層10d之間。半導體層12於z方向上延伸。半導體層12例如為圓筒形狀。
半導體層12作為記憶胞MC之電晶體之通道發揮功能。
半導體層12例如為多晶之半導體。半導體層12例如包含多晶矽。半導體層12例如為多晶矽層。半導體層12於xy平面上之厚度例如為5 nm以上30 nm以下。
第1介電層31設置於第1閘極電極層10a與半導體層12之間。第1介電層31設置於在z方向上相鄰之2個層間絕緣層18之間。
第1介電層31之一部分為鐵電體。第1介電層31之一部分作為記憶胞MC1之電晶體之閘極絕緣層發揮功能。
第2介電層32設置於第2閘極電極層10b與半導體層12之間。第2介電層32設置於在z方向上相鄰之2個層間絕緣層18之間。
第2介電層32之一部分為鐵電體。第2介電層32之一部分作為記憶胞MC2之電晶體之閘極絕緣層發揮功能。
第3介電層33設置於第3閘極電極層10c與半導體層12之間。第3介電層33設置於在z方向上相鄰之2個層間絕緣層18之間。
第3介電層33之一部分為鐵電體。第3介電層33之一部分作為記憶胞MC3之電晶體之閘極絕緣層發揮功能。
第4介電層34設置於第4閘極電極層10d與半導體層12之間。第4介電層34設置於在z方向上相鄰之2個層間絕緣層18之間。
第4介電層34之一部分為鐵電體。第4介電層34之一部分作為記憶胞MC之電晶體之閘極絕緣層發揮功能。
第1介電層31與第2介電層32分隔。第1介電層31與第3介電層33分隔。
第1介電層31、第2介電層32、第3介電層33及第4介電層34含有包含氧化鉿及氧化鋯之至少任一者之氧化物。第1介電層31、第2介電層32、第3介電層33及第4介電層34例如為氧化鉿層。第1介電層31、第2介電層32、第3介電層33及第4介電層34例如為氧化鋯層。第1介電層31、第2介電層32、第3介電層33及第4介電層34於y方向之厚度例如為5 nm以上40 nm以下。
溝槽絕緣層16設置於第1閘極電極層10a與第2閘極電極層10b之間。溝槽絕緣層16設置於第3閘極電極層10c與第4閘極電極層10d之間。溝槽絕緣層16與半導體層12於x方向上相鄰。
溝槽絕緣層16例如為氧化物、氮氧化物或氮化物。溝槽絕緣層16例如包含氧化矽或氧化鋁。溝槽絕緣層16例如包含氧化矽層或氧化鋁層。
層間絕緣層18設置於第1閘極電極層10a與第3閘極電極層10c之間、及第2閘極電極層10b與第4閘極電極層10d之間。
層間絕緣層18例如為氧化物、氮氧化物或氮化物。層間絕緣層18例如包含氧化矽。層間絕緣層18例如為氧化矽層。層間絕緣層18於z方向上之厚度例如為5 nm以上30 nm以下。
芯絕緣層20被半導體層12包圍。芯絕緣層20於z方向上延伸。芯絕緣層20例如為圓柱形狀。
芯絕緣層20例如為氧化物、氮氧化物或氮化物。芯絕緣層20例如包含氧化矽。芯絕緣層20例如包含氧化矽或氧化鋁。芯絕緣層20例如包含氧化矽層或氧化鋁層。芯絕緣層20之材料例如與溝槽絕緣層16之材料不同。芯絕緣層20之化學組成例如與溝槽絕緣層16之化學組成不同。
圖30係第4實施方式之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。圖30係記憶胞陣列401之xy截面。
第1介電層31、第2介電層32、第3介電層33及第4介電層34含有包含氧化鉿及氧化鋯之至少任一者之氧化物。第1介電層31、第2介電層32、第3介電層33及第4介電層34之一部分為鐵電體，另一部分為順電體。
第1介電層31、第2介電層32、第3介電層33及第4介電層34例如以氧化鉿作為主成分。所謂以氧化鉿作為主成分，意為第1介電層31、第2介電層32、第3介電層33及第4介電層34所含之物質中，氧化鉿之莫耳比率最高。氧化鉿之莫耳比率例如為90%以上。
第1介電層31、第2介電層32、第3介電層33及第4介電層34例如以氧化鋯作為主成分。以氧化鋯作為主成分，意為第1介電層31、第2介電層32、第3介電層33及第4介電層34所含之物質中，氧化鋯之莫耳比率最高。
第1介電層31、第2介電層32、第3介電層33及第4介電層34所含之氧化鋯之莫耳比率例如為40%以上60%以下。第1介電層31、第2介電層32、第3介電層33及第4介電層34所含之氧化物例如為氧化鉿與氧化鋯之混晶。
氧化鉿於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鉿例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。斜方晶系或三方晶系以外係指立方晶系、六方晶系、正方晶系、單斜晶系、三斜晶系。
氧化鋯於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鋯例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。
第1介電層31、第2介電層32、第3介電層33及第4介電層34例如包含選自由矽(Si)、鋯(Zr)、鋁(Al)、釔(Y)、鍶(Sr)、鑭(La)、釤(Sm)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、鐿(Yb)、鎦(Lu)、及鋇(Ba)所組成之群中之至少一種添加元素。第1介電層31、第2介電層32、第3介電層33及第4介電層34所含之氧化物包含上述添加元素。於氧化物為氧化鉿之情形時，藉由包含上述添加元素，可使氧化鉿容易表現出鐵電性。
第1介電層31包含鐵電體區域31x及順電體區域31y。鐵電體區域31x為第1區域之一例。順電體區域31y為第2區域之一例。
鐵電體區域31x設置於第1閘極電極層10a與半導體層12之間。鐵電體區域31x設置於順電體區域31y之間。
順電體區域31y設置於鐵電體區域31x與溝槽絕緣層16之間。順電體區域31y與溝槽絕緣層16相接。
第2介電層32包含鐵電體區域32x及順電體區域32y。鐵電體區域32x為第3區域之一例。順電體區域32y為第4區域之一例。
鐵電體區域32x設置於第2閘極電極層10b與半導體層12之間。鐵電體區域32x設置於順電體區域32y之間。
順電體區域32y設置於鐵電體區域32x與溝槽絕緣層16之間。順電體區域32y與溝槽絕緣層16相接。
鐵電體區域31x及鐵電體區域32x以斜方晶系或三方晶系之結晶作為主要構成物質。所謂以斜方晶系或三方晶系之結晶作為主要構成物質，意為構成鐵電體區域31x及鐵電體區域32x之物質中，斜方晶系或三方晶系之結晶表現出最高之存在比率。
鐵電體區域31x及鐵電體區域32x中，斜方晶系或三方晶系之結晶之存在比率大於斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率。鐵電體區域31x及鐵電體區域32x為結晶質。
鐵電體區域31x及鐵電體區域32x為鐵電體。鐵電體區域31x及鐵電體區域32x所含之氧化物為鐵電體。
具有鐵電性之鐵電體區域31x及鐵電體區域32x作為記憶胞MC之FeFET之閘極絕緣層發揮功能。
順電體區域31y及順電體區域32y以斜方晶系及三方晶系之結晶以外作為主要構成物質。所謂以斜方晶系及三方晶系之結晶以外作為主要構成物質，意為構成順電體區域31y及順電體區域32y之物質中，斜方晶系及三方晶系之結晶以外之物質表現出最高之存在比率。
順電體區域31y及順電體區域32y中，斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率大於斜方晶系或三方晶系之結晶之存在比率。順電體區域31y及順電體區域32y為結晶質或非晶質。
順電體區域31y及順電體區域32y為順電體。順電體區域31y及順電體區域32y所含之氧化物為順電體。
其次，對第4實施方式之半導體記憶裝置之製造方法之一例進行說明。
圖31至圖43係表示第4實施方式之半導體記憶裝置之製造方法之模式剖視圖。圖31至圖43係表示三維鐵電體記憶體400之記憶胞陣列401之製造方法之一例之圖。
圖31至圖43之上圖係記憶胞陣列401之xy截面。圖31至圖43之上圖係與圖28之一部分對應之圖。圖31至圖43之下圖係記憶胞陣列401之yz截面。圖31至圖43之下圖係與圖29對應之圖。
首先，於未圖示之半導體基板之上，交替積層複數個氧化矽層51與複數個氮化矽層52(圖31)。
氧化矽層51、氮化矽層52例如係藉由CVD法形成。
氧化矽層51之一部分最終成為層間絕緣層18。
其次，於複數個氧化矽層51及複數個氮化矽層52形成記憶體溝槽55(圖32)。記憶體溝槽55貫通複數個氧化矽層51及複數個氮化矽層52。
記憶體溝槽55例如藉由微影法及RIE法形成。
其次，以SOG層56將記憶體溝槽55之中嵌埋(圖33)。SOG層56係藉由塗佈法形成。
其次，於SOG層56、複數個氧化矽層51及複數個氮化矽層52之一部分形成記憶體孔57(圖34)。記憶體孔57例如藉由微影法及RIE法形成。
其次，自記憶體孔57之內側起對氮化矽層52進行蝕刻，形成凹槽區域(圖35)。氮化矽層52之蝕刻例如係藉由濕式蝕刻進行。
其次，於記憶體孔57之中形成氧化鉿層58(圖36)。氧化鉿層58例如係藉由ALD法形成。
氧化鉿層58之一部分最終成為第1介電層31、第2介電層32、第3介電層33及第4介電層34。
其次，對於記憶體孔57之中之氧化鉿層58進行蝕刻使其僅保留於凹槽區域(圖37)。氧化鉿層58之蝕刻例如係藉由RIE法進行。
其次，於記憶體孔57之中形成多晶矽層59及氧化矽層60(圖38)。多晶矽層59及氧化矽層60例如係藉由CVD法形成。
多晶矽層59最終成為半導體層12。氧化矽層60最終成為芯絕緣層20。
其次，將複數個氮化矽層52去除(圖39)。複數個氮化矽層52例如係使用未圖示之開口部，藉由濕式蝕刻法去除。
其次，形成氮化鈦層61及鎢層62(圖40)。氮化鈦層61及鎢層62例如係藉由CVD法形成。
氮化鈦層61最終成為障壁金屬層10ax、10bx、10cx及10dx。鎢層62最終成為金屬層10ay、金屬層10by、金屬層10cy及金屬層10dy。
其次，去除SOG層56(圖41)。SOG層56例如係藉由濕式蝕刻法去除。藉由去除SOG層56，形成空隙部63。去除SOG層56時，亦可於氧化矽層60之上設置用以防止氧化矽層60之蝕刻之遮罩材。
其次，進行熱處理，使氧化鉿層58結晶化(圖42)。熱處理例如係於氮氣氛圍中，於600℃以上1050℃以下之溫度下進行。熱處理係所謂結晶化退火。
藉由熱處理，氧化鉿層58之中，夾於多晶矽層59與氮化鈦層61之區域58a因被施加之應力成為斜方晶系或三方晶系之結晶。另一方面，夾於區域58a與空隙部63之區域58b因被施加之應力較小，故成為斜方晶系或三方晶系之結晶以外之結晶或非晶質相。
換言之，夾於多晶矽層59與氮化鈦層61之區域58a成為鐵電體。又，夾於區域58a與空隙部63之區域58b成為順電體。
夾於多晶矽層59與氮化鈦層61之區域58a最終成為鐵電體區域31x及鐵電體區域32x。又，夾於區域58a與空隙部63之區域58b最終成為順電體區域31y及順電體區域32y。
其次，以氧化矽層64將空隙部63嵌埋(圖43)。氧化矽層64最終成為溝槽絕緣層16。
藉由以上之製造方法，製造第4實施方式之三維鐵電體記憶體400之記憶胞陣列401。
其次，對第4實施方式之半導體記憶裝置之作用及效果進行說明。
三維配置記憶胞之三維NAND快閃記憶體實現高積體度與低成本。三維NAND快閃記憶體中，例如於交替積層有複數個絕緣層與複數個閘極電極層之積層體形成有貫通積層體之記憶體孔。藉由應用FeFET型3端子型記憶體作為三維NAND快閃記憶體之記憶胞，可實現閘極絕緣層之薄膜化。因此，可縮小記憶體孔之孔徑，從而可實現記憶胞之微細化。因此，藉由應用FeFET型3端子型記憶體，可進一步提高記憶體之積體度。
若不斷使記憶胞微細化，則例如作為閘極絕緣層之鐵電層之極化狀態會變得難以控制，有記憶胞之動作變得不穩定之虞。因此，期望實現一種記憶體，該記憶體具備於使記憶胞微細化時亦動作穩定之記憶胞。
第4實施方式之三維鐵電體記憶體400之記憶胞陣列401中，第1介電層31包含鐵電體區域31x及順電體區域31y。順電體區域31y設置於鐵電體區域31x與溝槽絕緣層16之間。
鐵電體區域31x與溝槽絕緣層16之間之部分鄰接於第1閘極電極層10a之角部。於第1閘極電極層10a之角部附近，因對第1閘極電極層10a施加之閘極電壓產生電場集中，電場強度變高。因此，假設若於該部分設置有鐵電體區域，則有高電場強度導致極化特性發生劣化之虞。若極化特性發生劣化，則有鐵電層之極化狀態之控制性變差，記憶胞MC之特性發生劣化之虞。
第4實施方式之記憶胞陣列401例如於第1閘極電極層10a之角部所鄰接之部分設置順電體區域31y。因此，可抑制極化特性劣化。因此，鐵電層之極化狀態之控制性提昇。於是，可實現動作穩定之半導體記憶裝置。
以上，根據第4實施方式，可實現鐵電層之極化狀態之控制性提昇，動作穩定之半導體記憶裝置。
(第5實施方式) 第5實施方式之半導體記憶裝置具備：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於第1方向上延伸，於與第1方向交叉之第2方向上與第1閘極電極層分隔；第1半導體層，其設置於第1閘極電極層與第2閘極電極層之間，於與第1方向及第2方向交叉之第3方向上延伸；第2半導體層，其設置於第1閘極電極層與第2閘極電極層之間，於第3方向上延伸，於第1方向上與第1半導體層分隔；第3半導體層，其設置於第1半導體層與第2閘極電極層之間，於第3方向上延伸；第1介電層，其設置於第1閘極電極層與第1半導體層之間及第1閘極電極層與第2半導體層之間，含有包含氧化鉿及氧化鋯之至少任一者之氧化物，且包含第1閘極電極層與第1半導體層之間以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、第1閘極電極層與第2半導體層之間以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及第1區域與第2區域之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域；第2介電層，其設置於第2閘極電極層與第3半導體層之間，含有包含氧化鉿及氧化鋯之至少任一者之氧化物；以及第1絕緣層，其設置於第3區域與第2閘極電極層之間，與第3區域相接。
第5實施方式之半導體記憶裝置為三維鐵電體記憶體500。第5實施方式之三維鐵電體記憶體500係應用FeFET型3端子型記憶體作為記憶胞MC之鐵電體記憶體。
第5實施方式之三維鐵電體記憶體500具備與第1實施方式之圖1所示之電路構成同樣之電路構成。又，三維鐵電體記憶體500之記憶胞陣列501具備與第1實施方式之圖2所示之等效電路同樣之等效電路。
圖44、圖45係第5實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖44係記憶胞陣列501之xy截面。圖44係包含圖45之HH'面之截面。圖45係記憶胞陣列501之yz截面。圖45係圖44之GG'截面。
圖44及圖45中，被虛線包圍之區域為一個記憶胞MC。圖44中例示於x方向上相鄰之記憶胞MC1與記憶胞MC2、及與記憶胞MC1於y方向上相鄰之記憶胞MC3。又，圖45中例示記憶胞MC1及記憶胞MC3、以及與記憶胞MC1於z方向上相鄰之記憶胞MC4。
記憶胞陣列501具備第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、第1半導體層12a、第2半導體層12b、第3半導體層12c、溝槽絕緣層16、層間絕緣層18、芯絕緣層20、第1介電層41及第2介電層42。
溝槽絕緣層16係第1絕緣層之一例。層間絕緣層18係第2絕緣層之一例。
第1閘極電極層10a於x方向上延伸。第1閘極電極層10a例如與圖2所示之字元線WLa對應。第1閘極電極層10a作為記憶胞MC1及記憶胞MC2之電晶體之閘極電極發揮功能。
第1閘極電極層10a包含障壁金屬層10ax及金屬層10ay。
障壁金屬層10ax例如為金屬氮化物或金屬碳化物。障壁金屬層10ax例如包含氮化鈦。障壁金屬層10ax例如包含氮化鈦層。
金屬層10ay例如為金屬。金屬層10ay例如包含鎢(W)。金屬層10ay例如為鎢層。
第2閘極電極層10b於x方向上延伸。第2閘極電極層10b與第1閘極電極層10a於y方向上分隔。第2閘極電極層10b與第1閘極電極層10a於y方向上相鄰。第2閘極電極層10b例如與圖2所示之字元線WLb對應。第2閘極電極層10b作為記憶胞MC3之電晶體之閘極電極發揮功能。
第2閘極電極層10b包含障壁金屬層10bx及金屬層10by。
障壁金屬層10bx例如為金屬氮化物或金屬碳化物。障壁金屬層10bx例如包含氮化鈦。障壁金屬層10bx例如包含氮化鈦層。
金屬層10by例如為金屬。金屬層10by例如包含鎢(W)。金屬層10by例如為鎢層。
第3閘極電極層10c於x方向上延伸。第3閘極電極層10c與第1閘極電極層10a於z方向上分隔。第3閘極電極層10c與第1閘極電極層10a於z方向上相鄰。第3閘極電極層10c例如與圖2所示之字元線WLa對應。第3閘極電極層10c作為記憶胞MC4之電晶體之閘極電極發揮功能。
第3閘極電極層10c包含障壁金屬層10cx及金屬層10cy。
障壁金屬層10cx例如為金屬氮化物或金屬碳化物。障壁金屬層10cx例如包含氮化鈦。障壁金屬層10cx例如包含氮化鈦層。
金屬層10cy例如為金屬。金屬層10cy例如包含鎢(W)。金屬層10cy例如為鎢層。
第4閘極電極層10d於x方向上延伸。第4閘極電極層10d與第3閘極電極層10c於y方向上分隔。第4閘極電極層10d與第3閘極電極層10c於y方向上相鄰。又，第4閘極電極層10d與第2閘極電極層10b於z方向上相鄰。第4閘極電極層10d例如與圖2所示之字元線WLb對應。第4閘極電極層10d作為記憶胞MC之電晶體之閘極電極發揮功能。
第4閘極電極層10d包含障壁金屬層10dx及金屬層10dy。
障壁金屬層10dx例如為金屬氮化物或金屬碳化物。障壁金屬層10dx例如包含氮化鈦。障壁金屬層10dx例如包含氮化鈦層。
金屬層10dy例如為金屬。金屬層10dy例如包含鎢(W)。金屬層10dy例如為鎢層。
第1半導體層12a設置於第1閘極電極層10a與第2閘極電極層10b之間。第1半導體層12a設置於第3閘極電極層10c與第4閘極電極層10d之間。第1半導體層12a於z方向上延伸。第1半導體層12a例如為板狀。
第1半導體層12a作為記憶胞MC1及記憶胞MC4之電晶體之通道發揮功能。
第1半導體層12a例如為多晶之半導體。第1半導體層12a例如包含多晶矽。第1半導體層12a例如為多晶矽層。第1半導體層12a於y方向之厚度例如為5 nm以上30 nm以下。
第2半導體層12b設置於第1閘極電極層10a與第2閘極電極層10b之間。第2半導體層12b設置於第3閘極電極層10c與第4閘極電極層10d之間。第2半導體層12b於z方向上延伸。第2半導體層12b於x方向上與第1半導體層12a相鄰。第2半導體層12b例如為板狀。
第2半導體層12b作為記憶胞MC2之電晶體之通道發揮功能。
第2半導體層12b例如為多晶之半導體。第2半導體層12b例如包含多晶矽。第2半導體層12b例如為多晶矽層。第2半導體層12b於y方向之厚度例如為5 nm以上30 nm以下。
第3半導體層12c設置於第1閘極電極層10a與第2閘極電極層10b之間。第3半導體層12c設置於第3閘極電極層10c與第4閘極電極層10d之間。第3半導體層12c設置於第1半導體層12a與第2閘極電極層10b之間。第3半導體層12c於z方向上延伸。第3半導體層12c於y方向上與第1半導體層12a相鄰。第3半導體層12c例如為板狀。
第3半導體層12c作為記憶胞MC3之電晶體之通道發揮功能。
第3半導體層12c例如為多晶之半導體。第3半導體層12c例如包含多晶矽。第3半導體層12c例如為多晶矽層。第3半導體層12c於y方向之厚度例如為5 nm以上30 nm以下。
第1介電層41設置於第1閘極電極層10a與第1半導體層12a之間。第1介電層41設置於第1閘極電極層10a與第2半導體層12b之間。第1介電層41設置於第1閘極電極層10a與溝槽絕緣層16之間。
第1介電層41之一部分為鐵電體。第1介電層41之一部分作為記憶胞MC1及記憶胞MC2之電晶體之閘極絕緣層發揮功能。
第2介電層42設置於第2閘極電極層10b與第3半導體層12c之間。第2介電層42設置於第2閘極電極層10b與溝槽絕緣層16之間。
第2介電層42之一部分為鐵電體。第2介電層42之一部分作為記憶胞MC3之電晶體之閘極絕緣層發揮功能。
第1介電層41與第2介電層42於y方向上分隔。
第1介電層41及第2介電層42含有包含氧化鉿及氧化鋯之至少任一者之氧化物。第1介電層41及第2介電層42例如為氧化鉿層。第1介電層41及第2介電層42例如為氧化鋯層。第1介電層41及第2介電層42於y方向之厚度例如為5 nm以上40 nm以下。
溝槽絕緣層16設置於第1閘極電極層10a與第2閘極電極層10b之間。溝槽絕緣層16設置於第3閘極電極層10c與第4閘極電極層10d之間。溝槽絕緣層16設置於第1介電層41與第2介電層42之間。
溝槽絕緣層16例如為氧化物、氮氧化物或氮化物。溝槽絕緣層16例如包含氧化矽或氧化鋁。溝槽絕緣層16例如包含氧化矽層或氧化鋁層。
層間絕緣層18設置於第1閘極電極層10a與第3閘極電極層10c之間、及第2閘極電極層10b與第4閘極電極層10d之間。
層間絕緣層18例如為氧化物、氮氧化物或氮化物。層間絕緣層18例如包含氧化矽。層間絕緣層18例如為氧化矽層。層間絕緣層18於z方向上之厚度例如為5 nm以上30 nm以下。
芯絕緣層20設置於第1半導體層12a與第3半導體層12c之間。
芯絕緣層20例如為氧化物、氮氧化物或氮化物。芯絕緣層20例如包含氧化矽。芯絕緣層20例如包含氧化矽或氧化鋁。芯絕緣層20例如包含氧化矽層或氧化鋁層。芯絕緣層20之材料例如與溝槽絕緣層16之材料不同。芯絕緣層20之化學組成例如與溝槽絕緣層16之化學組成不同。
第1介電層41及第2介電層42含有包含氧化鉿及氧化鋯之至少任一者之氧化物。第1介電層41及第2介電層42之一部分為鐵電體，另一部分為順電體。
第1介電層41及第2介電層42例如以氧化鉿作為主成分。所謂以氧化鉿作為主成分，意為第1介電層41及第2介電層42所含之物質中，氧化鉿之莫耳比率最高。氧化鉿之莫耳比率例如為90%以上。
第1介電層41及第2介電層42例如以氧化鋯作為主成分。所謂以氧化鋯作為主成分，意為第1介電層41及第2介電層42所含之物質中，氧化鋯之莫耳比率最高。
第1介電層41及第2介電層42所含之氧化鋯之莫耳比率例如為40%以上60%以下。第1介電層41及第2介電層42所含之氧化物例如為氧化鉿與氧化鋯之混晶。
氧化鉿於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鉿例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鉿於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。斜方晶系或三方晶系以外係指立方晶系、六方晶系、正方晶系、單斜晶系、三斜晶系。
氧化鋯於為斜方晶系或三方晶系之結晶之情形時，具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶之情形時為鐵電體。
具有鐵電性之氧化鋯例如於為第三斜方晶系(Orthorhombic III，空間群Pbc2 1，空間群編號29號)或三方晶系(Trigonal，空間群R3m或P3或R3，空間群編號160號或143號或146號)之結晶之情形時具有鐵電性。
氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時不具有鐵電性。氧化鋯於為斜方晶系或三方晶系之結晶以外之結晶之情形時或為非晶質之情形時為順電體。
第1介電層41及第2介電層42例如包含選自由矽(Si)、鋯(Zr)、鋁(Al)、釔(Y)、鍶(Sr)、鑭(La)、釤(Sm)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、鐿(Yb)、鎦(Lu)、及鋇(Ba)所組成之群中之至少一種添加元素。第1介電層41及第2介電層42所含之氧化物包含上述添加元素。於氧化物為氧化鉿之情形時，藉由包含上述添加元素，可使氧化鉿容易表現出鐵電性。
第1介電層41包含鐵電體區域41a、鐵電體區域41b、鐵電體區域41c、順電體區域41d。
鐵電體區域41a為第1區域之一例。鐵電體區域41b為第2區域之一例。順電體區域41d為第3區域之一例。
鐵電體區域41a設置於第1閘極電極層10a與第1半導體層12a之間。鐵電體區域41b設置於第1閘極電極層10a與第2半導體層12b之間。鐵電體區域41c設置於第3閘極電極層10c與第1半導體層12a之間。
順電體區域41d設置於鐵電體區域41a與鐵電體區域41b之間。順電體區域41d設置於第1閘極電極層10a與溝槽絕緣層16之間。溝槽絕緣層16設置於順電體區域41d與第2閘極電極層10b之間。溝槽絕緣層16與順電體區域41d相接。
第2介電層42包含鐵電體區域42a。鐵電體區域42a係第4區域之一例。
鐵電體區域42a設置於第2閘極電極層10b與第3半導體層12c之間。
鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a以斜方晶系或三方晶系之結晶作為主要構成物質。所謂以斜方晶系或三方晶系之結晶作為主要構成物質，意為構成鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a之物質中，斜方晶系或三方晶系之結晶表現出最高之存在比率。
鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a中，斜方晶系或三方晶系之結晶之存在比率大於斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率。鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a為結晶質。
鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a為鐵電體。鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a所含之氧化物為鐵電體。
具有鐵電性之鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a作為記憶胞MC之FeFET之閘極絕緣層發揮功能。
順電體區域41d以斜方晶系及三方晶系之結晶以外作為主要構成物質。所謂以斜方晶系及三方晶系之結晶以外作為主要構成物質，意為構成順電體區域41d之物質中，斜方晶系及三方晶系之結晶以外之物質表現出最高之存在比率。
順電體區域41d中，斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率大於斜方晶系或三方晶系之結晶之存在比率。順電體區域41d為結晶質或非晶質。
順電體區域41d為順電體。順電體區域41d所含之氧化物為順電體。
其次，對第5實施方式之半導體記憶裝置之製造方法之一例進行說明。
圖46至圖54係表示第5實施方式之半導體記憶裝置之製造方法之模式剖視圖。圖46至圖54係表示三維鐵電體記憶體500之記憶胞陣列501之製造方法之一例之圖。
圖46至圖54之上圖係記憶胞陣列501之xy截面。圖46至圖54之上圖係與圖44之一部分對應之圖。圖46至圖54之下圖係記憶胞陣列501之yz截面。圖46至圖54之下圖係與圖45對應之圖。
首先，於未圖示之半導體基板之上，交替積層複數個氧化矽層51與複數個氮化矽層52(圖46)。
氧化矽層51、氮化矽層52例如係藉由CVD法形成。
氧化矽層51之一部分最終成為層間絕緣層18。
其次，於複數個氧化矽層51及複數個氮化矽層52形成記憶體溝槽55(圖47)。記憶體溝槽55貫通複數個氧化矽層51及複數個氮化矽層52。
記憶體溝槽55例如藉由微影法及RIE法形成。
其次，於記憶體溝槽55之中，形成氧化鉿層58、多晶矽層59及氧化矽層60(圖48)。氧化鉿層58例如係藉由ALD法形成。多晶矽層59及氧化矽層60例如係藉由CVD法形成。
氧化鉿層58之一部分最終成為第1介電層41及第2介電層42。多晶矽層59之一部分最終成為第1半導體層12a、第2半導體層12b、第3半導體層12c。氧化矽層60之一部分最終成為芯絕緣層20。
其次，將複數個氮化矽層52去除(圖49)。複數個氮化矽層52例如係使用未圖示之開口部，藉由濕式蝕刻法去除。
其次，形成氮化鈦層61及鎢層62(圖50)。氮化鈦層61及鎢層62例如係藉由CVD法形成。
氮化鈦層61最終成為障壁金屬層10ax、10bx、10cx及10dx。鎢層62最終成為金屬層10ay、金屬層10by、金屬層10cy及金屬層10dy。
其次，去除氧化矽層60之一部分，形成開口部69(圖51)。開口部69之形成例如係以未圖示之經圖案化之硬質遮罩層為遮罩，藉由RIE法進行。
其次，去除露出於開口部69之多晶矽層59之一部分(圖52)。多晶矽層59之去除例如係藉由濕式蝕刻進行。
其次，進行熱處理，使氧化鉿層58結晶化(圖53)。熱處理例如係於氮氣氛圍中，於600℃以上1050℃以下之溫度下進行。熱處理係所謂結晶化退火。
藉由熱處理，氧化鉿層58之中，夾於多晶矽層59與氮化鈦層61之區域58a因被施加之應力成為斜方晶系或三方晶系之結晶。另一方面，夾於氮化鈦層61與開口部69之區域58b因被施加之應力較小，故成為斜方晶系或三方晶系之結晶以外之結晶或非晶質相。
換言之，夾於多晶矽層59與氮化鈦層61之區域58a成為鐵電體。又，夾於氮化鈦層61與開口部69之區域58b成為順電體。
夾於多晶矽層59與氮化鈦層61之區域58a最終成為鐵電體區域41a、鐵電體區域41b、鐵電體區域41c及鐵電體區域42a。又，夾於氮化鈦層61與開口部69之區域58b最終成為順電體區域41d。
其次，以氧化矽層64將開口部69嵌埋(圖54)。氧化矽層64最終成為溝槽絕緣層16。
藉由以上之製造方法，製造第5實施方式之三維鐵電體記憶體500之記憶胞陣列501。
再者，亦可於熱處理前在開口部69之中形成氧化鋁層，其後進行熱處理。藉由該方法亦使夾於氮化鈦層61與氧化鋁層之區域成為順電體。
其次，對第5實施方式之半導體記憶裝置之作用及效果進行說明。
三維配置記憶胞之三維NAND快閃記憶體實現高積體度與低成本。三維NAND快閃記憶體中，例如於交替積層有複數個絕緣層與複數個閘極電極層之積層體形成有貫通積層體之記憶體孔。藉由應用FeFET型3端子型記憶體作為三維NAND快閃記憶體之記憶胞，可實現閘極絕緣層之薄膜化。因此，可縮小記憶體孔之孔徑，從而可實現記憶胞之微細化。因此，藉由應用FeFET型3端子型記憶體，可進一步提高記憶體之積體度。
若不斷使記憶胞微細化，則例如作為閘極絕緣層之鐵電層之極化狀態會變得難以控制，有記憶胞之動作變得不穩定之虞。因此，期望實現一種記憶體，該記憶體具備於使記憶胞微細化時亦動作穩定之記憶胞。
第5實施方式之三維鐵電體記憶體500之記憶胞陣列501中，第1介電層41例如被分割成鐵電體區域41a、鐵電體區域41b及順電體區域41d。成為記憶胞MC1之閘極絕緣層之鐵電體區域41a與成為記憶胞MC2之閘極絕緣層之鐵電體區域41b之間被順電體區域41d分斷。
因此，例如對記憶胞MC1進行寫入動作時，抑制第1介電層41之極化反轉意外進展至記憶胞MC2之側。即，第1介電層41之極化狀態之控制性提昇。因此，例如向記憶胞MC2之誤寫入得到抑制。於是，記憶胞MC1與記憶胞MC2之間之干涉得到抑制。
以上，根據第5實施方式，可實現鐵電層之極化狀態之控制性提昇，動作穩定之半導體記憶裝置。
(第6實施方式) 與第5實施方式之半導體記憶裝置之不同之處在於：第1介電層進而具備第5區域，該第5區域與第1區域於第3方向上相鄰，以斜方晶系及三方晶系之結晶以外作為主要構成物質。以下，對於與第5實施方式重複之內容，有時省略一部分記述。
圖55係第6實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。圖55係記憶胞陣列601之yz截面。圖55係與圖45對應之截面。
圖55中，被虛線包圍之區域為一個記憶胞MC。圖55中例示於y方向上相鄰之記憶胞MC1及記憶胞MC3、以及與記憶胞MC1於z方向上相鄰之記憶胞MC4。
記憶胞陣列501具備第1閘極電極層10a、第2閘極電極層10b、第3閘極電極層10c、第4閘極電極層10d、第1半導體層12a、第2半導體層12b、第3半導體層12c、溝槽絕緣層16、層間絕緣層18、芯絕緣層20、第1介電層41及第2介電層42。
溝槽絕緣層16係第1絕緣層之一例。層間絕緣層18係第2絕緣層之一例。
層間絕緣層18設置於第1閘極電極層10a與第3閘極電極層10c之間、及第2閘極電極層10b與第4閘極電極層10d之間。
層間絕緣層18包含氧化鋁。層間絕緣層18例如為氧化鋁層。
第1介電層41包含順電體區域41e。順電體區域41e設置於鐵電體區域41a與鐵電體區域41c之間。順電體區域41e設置於層間絕緣層18與第1半導體層12a之間。
順電體區域41e係第5區域之一例。
順電體區域41e以斜方晶系及三方晶系之結晶以外作為主要構成物質。順電體區域41e中，斜方晶系及三方晶系之結晶以外之結晶或非晶質相之存在比率大於斜方晶系或三方晶系之結晶之存在比率。順電體區域41e為結晶質或非晶質。
順電體區域41d為順電體。順電體區域41d所含之氧化物為順電體。
第6實施方式之記憶胞陣列601例如可藉由如下方法形成：於第5實施方式之半導體記憶裝置之製造方法之圖46所示之步驟中，於半導體基板之上，代替氧化矽層51，交替積層複數個氧化鋁層與複數個氮化矽層52。於進行使氧化鉿層結晶化之結晶化退火時，若氧化鉿層與氧化鋁層相接，則氧化鉿層中斜方晶系及三方晶系之結晶之結晶生長得到抑制。
第6實施方式之三維鐵電體記憶體600之記憶胞陣列601中，第1介電層41於z方向上被分割為鐵電體區域41a、順電體區域41e及鐵電體區域41c。記憶胞MC1之鐵電體區域41a與記憶胞MC1在z方向上相鄰之記憶胞MC4之鐵電體區域41c之間被順電體區域41e分斷。
因此，例如對記憶胞MC1進行寫入動作時，抑制第1介電層41之極化反轉意外進展至記憶胞MC4之側。即，第1介電層41之極化狀態之控制性提昇。因此，例如對記憶胞MC4之誤寫入得到抑制。於是，與第5實施方式之半導體記憶裝置相比，進一步抑制記憶胞MC之間之干涉。
以上，根據第6實施方式，與第5實施方式相比，鐵電層之極化狀態之控制性進一步提昇，可實現動作更加穩定之半導體記憶裝置。
以上，對本發明之若干實施方式進行了說明，該等實施方式係作為例而提出者，並非意圖限定發明之範圍。該等新穎之實施方式可另外以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。例如，亦可將一實施方式之構成物質與另一實施方式之構成物質進行置換或變更。該等實施方式及其變化包含於發明之範圍及主旨內，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請2020-157961號(申請日：2020年9月18日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10a:第1閘極電極層 10ax:障壁金屬層 10ay:金屬層 10b:第2閘極電極層 10bx:障壁金屬層 10by:金屬層 10c:第3閘極電極層 10cx:障壁金屬層 10cy:金屬層 10d:第4閘極電極層 10dx:障壁金屬層 10dy:金屬層 12:半導體層 12a:第1半導體層 12b:第2半導體層 12c:第3半導體層 14:介電層 14a:鐵電體區域(第1區域) 14b:鐵電體區域(第2區域) 14c:順電體區域(第3區域) 14d:順電體區域(第4區域) 14e:順電體區域(第4區域) 14f:鐵電體區域 16:溝槽絕緣層(第1絕緣層) 18:層間絕緣層(第2絕緣層) 20:芯絕緣層(第3絕緣層) 22:中間絕緣層(金屬氧化物層) 31:第1介電層 31x:鐵電體區域(第1區域) 31y:順電體區域(第2區域) 32:第2介電層 32x:鐵電體區域(第3區域) 32y:順電體區域(第4區域) 33:第3介電層 34:第4介電層 41:第1介電層 41a:鐵電體區域(第1區域) 41b:鐵電體區域(第2區域) 41c:鐵電體區域 41d:順電體區域(第3區域) 41e:順電體區域(第5區域) 42:第2介電層 42a:鐵電體區域(第4區域) 51:氧化矽層 52:氮化矽層 55:記憶體溝槽 56:SOG層 57:記憶體孔 58:氧化鉿層 58a:區域 58b:區域 58c:區域 59:多晶矽層 60:氧化矽層 61:氮化鈦層 62:鎢層 63:空隙部 64:氧化矽層 65:氧化矽層 66:氧化鈦層 69:開口部 100:三維鐵電體記憶體(半導體記憶裝置) 101:記憶胞陣列 102:字元線驅動電路 103:列解碼器電路 104:感測放大器電路 105:行解碼器電路 106:控制電路 200:三維鐵電體記憶體(半導體記憶裝置) 201:記憶胞陣列 300:三維鐵電體記憶體(半導體記憶裝置) 301:記憶胞陣列 400:三維鐵電體記憶體(半導體記憶裝置) 401:記憶胞陣列 500:三維鐵電體記憶體(半導體記憶裝置) 501:記憶胞陣列 600:三維鐵電體記憶體(半導體記憶裝置) 601:記憶胞陣列 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 CSL:共通源極線 d1:第1距離 d2:第2距離 MC:記憶胞 MC1:記憶胞 MC2:記憶胞 MC3:記憶胞 MC4:記憶胞 SDT:汲極選擇電晶體 SGD:複數條汲極選擇閘極線 SGS:源極選擇閘極線 SST:源極選擇電晶體 t1:第1厚度 t2:第2厚度 WLa:字元線 WLb:字元線
圖1係第1實施方式之半導體記憶裝置之方塊圖。 圖2係第1實施方式之半導體記憶裝置之記憶胞陣列之等效電路圖。 圖3係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖4係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖5係第1實施方式之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。 圖6～15係表示第1實施方式之半導體記憶裝置之製造方法之模式剖視圖。 圖16係比較例之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。 圖17係第1實施方式之半導體記憶裝置之作用及效果之說明圖。 圖18係第1實施方式之半導體記憶裝置之變化例之記憶胞陣列之一部分之放大模式剖視圖。 圖19係第2實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖20係第2實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖21～26係表示第2實施方式之半導體記憶裝置之製造方法之模式剖視圖。 圖27係第3實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖28係第4實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖29係第4實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖30係第4實施方式之半導體記憶裝置之記憶胞陣列之一部分之放大模式剖視圖。 圖31～43係表示第4實施方式之半導體記憶裝置之製造方法之模式剖視圖。 圖44係第5實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖45係第5實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。 圖46～54係表示第5實施方式之半導體記憶裝置之製造方法之模式剖視圖。 圖55係第6實施方式之半導體記憶裝置之記憶胞陣列之一部分之模式剖視圖。
10a:第1閘極電極層
10ax:障壁金屬層
10ay:金屬層
10b:第2閘極電極層
10bx:障壁金屬層
10by:金屬層
12:半導體層
14:介電層
16:溝槽絕緣層(第1絕緣層)
20:芯絕緣層(第3絕緣層)
101:記憶胞陣列
MC1:記憶胞
MC2:記憶胞

Claims (22)

  1. 一種半導體記憶裝置，其包含：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於上述第1方向上延伸，於與上述第1方向交叉之第2方向上與上述第1閘極電極層分隔地設置；半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；及介電層，其包圍上述半導體層，含有鉿及鋯之至少任一者及氧，且包含：設置於上述第1閘極電極層與上述半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、設置於上述第2閘極電極層與上述半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及設置於上述第1區域與上述第2區域之間且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域。
  2. 如請求項1之半導體記憶裝置，其進而包含：第1絕緣層，其設置於上述第1閘極電極層與上述第2閘極電極層之間且與上述第3區域相接。
  3. 如請求項2之半導體記憶裝置，其中上述第1絕緣層包含氧化鋁。
  4. 如請求項2之半導體記憶裝置，其進而包含： 金屬氧化物層，其設置於上述第1閘極電極層與上述介電層之間、及上述第1閘極電極層與上述第1絕緣層之間，且含有包含與鉿(Hf)及鋯(Zr)不同之金屬元素之金屬氧化物。
  5. 如請求項4之半導體記憶裝置，其中上述第1閘極電極層包含上述金屬元素。
  6. 如請求項4之半導體記憶裝置，其中上述金屬氧化物層包含氧化鈦。
  7. 如請求項1至6中任一項之半導體記憶裝置，其中上述第1閘極電極層包含氮化鈦。
  8. 如請求項1至6中任一項之半導體記憶裝置，其中上述第1區域於上述第2方向上之第1厚度大於上述第3區域於上述第1方向上之第2厚度。
  9. 如請求項1至6中任一項之半導體記憶裝置，其中上述第1區域及上述第2區域為鐵電體，上述第3區域為順電體。
  10. 如請求項1至6中任一項之半導體記憶裝置，其進而包含：第3閘極電極層，其於上述第1方向上延伸，於上述第3方向上與上述第1閘極電極層分隔地設置； 第4閘極電極層，其於上述第1方向上延伸，於上述第2方向上與上述第3閘極電極層分隔地設置，且於與上述第3閘極電極層之間設置有上述半導體層；及第2絕緣層，其設置於上述第1閘極電極層與上述第3閘極電極層之間；上述介電層設置於上述第3閘極電極層與上述半導體層之間、及上述第4閘極電極層與上述半導體層之間。
  11. 如請求項10之半導體記憶裝置，其中上述第2絕緣層包含氧化鋁。
  12. 如請求項10之半導體記憶裝置，其中上述介電層進而包含：上述第2絕緣層與上述半導體層之間以斜方晶系及三方晶系之結晶以外作為主要構成物質之第4區域。
  13. 如請求項1至6中任一項之半導體記憶裝置，其中上述介電層包含氧化鉿，且包含：選自由矽(Si)、鋯(Zr)、鋁(Al)、釔(Y)、鍶(Sr)、鑭(La)、釤(Sm)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、鐿(Yb)、鎦(Lu)、及鋇(Ba)所組成之群中之至少一種元素。
  14. 如請求項2至6中任一項之半導體記憶裝置，其中第1距離大於第2距離，上述第1距離係上述第1閘極電極層與上述第2閘極電極層之間設置有上述半導體層之區域中、上述第1閘極電極層與上述第2閘極電極層之間之 距離；上述第2距離係上述第1閘極電極層與上述第2閘極電極層之間設置有上述第1絕緣層之區域中、上述第1閘極電極層與上述第2閘極電極層之間之距離。
  15. 如請求項1至6中任一項之半導體記憶裝置，其進而包含：第3絕緣層，其於上述第3方向上延伸且被上述半導體層包圍。
  16. 如請求項2至6中任一項之半導體記憶裝置，其進而包含：第3絕緣層，其於上述第3方向上延伸且被上述半導體層包圍；且上述第1絕緣層之材料與上述第3絕緣層之材料不同。
  17. 一種半導體記憶裝置，其包含：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於上述第1方向上延伸，於與上述第1方向交叉之第2方向上與上述第1閘極電極層分隔地設置；半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；第1介電層，其設置於上述第1閘極電極層與上述半導體層之間，且含有鉿及鋯之至少任一者及氧；第2介電層，其設置於上述第2閘極電極層與上述半導體層之間，且含有鉿及鋯之至少任一者及氧；及第1絕緣層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於上述第1方向上與上述半導體層相鄰； 上述第1介電層包含：以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、及設置於上述第1區域與上述第1絕緣層之間且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第2區域，上述第2介電層包含：以斜方晶系或三方晶系之結晶作為主要構成物質之第3區域、及設置於上述第3區域與上述第1絕緣層之間且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第4區域。
  18. 如請求項17之半導體記憶裝置，其進而包含：第3閘極電極層，其於上述第1方向上延伸，於上述第3方向上與上述第1閘極電極層分隔地設置；第4閘極電極層，其於上述第1方向上延伸，於上述第2方向上與上述第3閘極電極層分隔地設置，且於與上述第3閘極電極層之間設置有上述半導體層；第2絕緣層，其設置於上述第1閘極電極層與上述第3閘極電極層之間；及第3介電層，其設置於上述第3閘極電極層與上述半導體層之間，含有鉿及鋯之至少任一者及氧，且與上述第1介電層分隔。
  19. 如請求項17或請求項18之半導體記憶裝置，其中上述第2區域與上述第1絕緣層相接，上述第4區域與上述第1絕緣層相接。
  20. 一種半導體記憶裝置，其包含： 第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於上述第1方向上延伸，於與上述第1方向交叉之第2方向上與上述第1閘極電極層分隔地設置；第1半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；第2半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於上述第3方向上延伸，於上述第1方向上與上述第1半導體層分隔地設置；第3半導體層，其設置於上述第1半導體層與上述第2閘極電極層之間，於上述第3方向上延伸；第1介電層，其設置於上述第1閘極電極層與上述第1半導體層之間、及上述第1閘極電極層與上述第2半導體層之間，含有鉿及鋯之至少任一者及氧，且包含：設置於上述第1閘極電極層與上述第1半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、設置於上述第1閘極電極層與上述第2半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及設置於上述第1區域與上述第2區域之間且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域；第2介電層，其設置於上述第2閘極電極層與上述第3半導體層之間，含有鉿及鋯之至少任一者及氧；及第1絕緣層，其設置於上述第3區域與上述第2閘極電極層之間，與上述第3區域相接。
  21. 如請求項20之半導體記憶裝置，其進而包含： 第3閘極電極層，其於上述第1方向上延伸，於上述第3方向上與上述第1閘極電極層分隔地設置；第4閘極電極層，其於上述第1方向上延伸，於上述第2方向上與上述第3閘極電極層分隔地設置，且於與上述第3閘極電極層之間設置有上述第1半導體層、上述第2半導體層及上述第3半導體層；及第2絕緣層，其設置於上述第1閘極電極層與上述第3閘極電極層之間；上述第1介電層設置於上述第3閘極電極層與上述第1半導體層之間。
  22. 一種半導體記憶裝置，其包含：第1閘極電極層，其於第1方向上延伸；第2閘極電極層，其於上述第1方向上延伸，於與上述第1方向交叉之第2方向上與上述第1閘極電極層分隔地設置；第1半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間且較上述第2閘極電極層更靠近上述第1閘極電極層的位置，於與上述第1方向及上述第2方向交叉之第3方向上延伸；第2半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間，於上述第3方向上延伸，於上述第1方向上與上述第1半導體層分隔地設置；第3半導體層，其設置於上述第1閘極電極層與上述第2閘極電極層之間且較上述第1閘極電極層更靠近上述第2閘極電極層的位置，於上述第3方向上延伸；第1介電層，其設置於上述第1閘極電極層與上述第1半導體層之間、 及上述第1閘極電極層與上述第2半導體層之間，含有鉿及鋯之至少任一者及氧，且包含：設置於上述第1閘極電極層與上述第1半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第1區域、設置於上述第1閘極電極層與上述第2半導體層之間且以斜方晶系或三方晶系之結晶作為主要構成物質之第2區域、及設置於上述第1區域與上述第2區域之間且以斜方晶系及三方晶系之結晶以外作為主要構成物質之第3區域；第2介電層，其設置於上述第2閘極電極層與上述第3半導體層之間，含有鉿及鋯之至少任一者及氧；及第1絕緣層，其設置於上述第3區域與上述第2閘極電極層之間。
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