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TWI789694B - 半導體結構、半導體元件及其形成方法 - Google Patents

半導體結構、半導體元件及其形成方法 Download PDF

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TWI789694B
TWI789694B TW110102578A TW110102578A TWI789694B TW I789694 B TWI789694 B TW I789694B TW 110102578 A TW110102578 A TW 110102578A TW 110102578 A TW110102578 A TW 110102578A TW I789694 B TWI789694 B TW I789694B
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張耀中
蔡俊琳
蘇如意
王煒
楊偉臣
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例的各種實施例是針對一種包括設置在主動層與基底之間的緩衝層的半導體結構。主動層上覆於基底。基底和緩衝層包括在遠離主動層的方向上從主動層的底面垂直延伸的多個柱結構。頂部電極上覆於主動層的上表面。底部電極位於基底之下。底部電極包括導電體和多個導電結構，多個導電結構分別沿著柱結構的側壁從導電體連續地延伸到主動層的下表面。

Description

半導體結構、半導體元件及其形成方法
本發明實施例是有關於半導體結構、半導體元件及其形成方法。
過去三十年的標準一直是基於矽的半導體元件(例如電晶體和光電二極體)。然而，基於替代性材料的半導體元件愈來愈受到關注。舉例來說，基於III-V族半導體材料的半導體元件已被廣泛使用於高功率應用。這是因為III-V族半導體材料的高電子遷移率和低溫度係數使其可以承載大電流且支援高電壓。
本發明實施例提供一種半導體結構，包括基底；上覆於基底的主動層；設置在基底與主動層之間的緩衝層，其中基底和緩衝層包括在遠離主動層的方向上從主動層的底面垂直延伸的多 個柱結構；上覆於主動層的上表面的頂部電極；以及位於基底之下的底部電極，其中底部電極包括導電體和分別沿著柱結構的側壁從導電體連續地延伸到主動層的下表面的多個導電結構。
本發明實施例提供一種半導體元件，包括：包括第一材料的基底；上覆於基底且包括與第一材料不同的第一III-V族材料的主動層；上覆於基底且包括與第一材料和第一III-V族材料不同的第二III-V族材料的緩衝層，其中緩衝層和基底包括從主動層的底面延伸到低於主動層的底面的點的多個柱結構；直接接觸主動層的頂面的頂部電極；以及位於主動層之下的底部電極，其中底部電極側向包圍多個柱結構中的每一柱結構，其中底部電極側向設置在多個柱結構中的相鄰柱結構之間，且其中底部電極直接接觸主動層的下表面。
本發明實施例提供一種用於形成半導體元件的方法，所述方法包括：在基底上方形成緩衝層，其中緩衝層包括第一III-V族材料；在緩衝層上方形成主動層，其中主動層包括與第一III-V族材料不同的第二III-V族材料；沿著主動層的第一表面形成頂部電極；圖案化緩衝層和基底以界定多個開口和多個柱結構，使得柱結構通過多個開口中的相應開口彼此側向偏移，其中圖案化製程暴露主動層的第二表面，其中第二表面與第一表面相對；以及沿著基底、緩衝層以及主動層形成底部電極，其中底部電極直接接觸主動層的第二表面，其中底部電極側向包圍多個柱結構中的每一柱結構。
100:半導體結構
102:基底
104:緩衝層
105:第一摻雜區
106:主動層
106ls:下表面
108:第二摻雜區
108p:突起
110:未摻雜區
112:頂部電極
114:底部電極
114a:導電體
114b:導電結構
115:柱結構
116:開口
118:第一節點
120:第二節點
200a、200b、200c、200d:俯視圖
300a、300b:半導體元件
303:接觸區
304:上部緩衝層
305:異質接面
306:上部電極
307:空乏區
308:汲極節點
309:路徑
310:閘極電極節點
312:源極節點
314:閘極結構
316:閘極介電層
400:積體晶片
402:半導體晶粒
406:III-V族元件
409:內連線結構
410:內連線介電結構
412:隔離結構
414:導通孔
416:導電線
500、600、700、800、900、1100:剖面圖
1000a、1000b、1000c、1000d:俯視圖
1300:方法
1302、1304、1306、1308、1310、1312、1314:動作
A-A'、B-B':線
D:直徑
d1:距離
L:長度
W:寬度
當結合附圖閱讀時從以下詳細描述最好地理解本發明實施例的各方面。應注意，依據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。
圖1示出具有設置在頂部電極與底部電極之間的主動層的半導體元件的一些實施例的剖面圖。
圖2A到圖2D示出依據圖1中的線的圖1的半導體元件的一些替代性實施例的各種俯視圖。
圖3A和圖3B示出具有設置在頂部電極與底部電極之間的主動層的半導體元件的一些替代性實施例的剖面圖。
圖4示出包括內連線結構的半導體元件的一些實施例的剖面圖，所述內連線結構上覆於設置在頂部電極與底部電極之間的主動層。
圖5到圖12示出形成具有上覆於基底的主動層的III-V族元件的方法的一些實施例的一系列各種視圖。
圖13示出形成具有上覆於基底的主動層的III-V族元件的方法的一些實施例的框圖。
本發明實施例提供用於實施本發明實施例的不同特徵 的許多不同實施例或實例。下文描述元件和佈置的特定實例來簡化本發明實施例。當然，這些僅是實例且並不希望為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且還可包括可在第一特徵與第二特徵之間形成額外特徵從而使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本發明實施例可在各種實例中重複附圖標號和/或字母。此重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，本文中可使用空間相對術語，例如“在...下方”、“下方”、“下部”、“在...上方”、“上部”以及其類似者，來描述如圖式中所示出的一個元件或特徵與另外一或多個元件或特徵的關係。除圖中所描繪的定向以外，空間相關術語意欲涵蓋在使用或操作中的元件的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相關描述詞也可相應地進行解釋。
III-V族元件通常形成於矽基底上。其中，矽基底是便宜的且可容易地以廣泛多種大小獲得。形成於矽基底上的III-V族元件可包括上覆於矽基底的緩衝層和上覆於緩衝層的主動層。矽基底可具有(111)結晶方向且接觸緩衝層。緩衝層可包括氮化鋁鎵且充當用於形成上覆層(例如，可包括氮化鎵的主動層)的晶種層。主動層上覆於緩衝層且可包括一或多個摻雜區，使得III-V 族元件被配置成電晶體、二極體等。頂部電極接觸主動層的上表面。移除至少一部分的緩衝層和矽基底，以暴露主動層的下表面，使得底部電極可沿著主動層的下表面設置。這有助於底部電極具有與主動層的歐姆接觸。
III-V族元件可以多個不同方式形成。舉例來說，緩衝層可形成在矽基底上方，且主動層可形成在緩衝層上方。由於主動層形成於緩衝層上方，主動層的晶格常數將與緩衝層的晶格常數一致，使得主動層在形成於緩衝層上之後具有應變晶格常數(例如，主動層將具有較短晶格常數)。應變晶格常數可提高跨過主動層的電荷載子(例如，電子及/或電洞)的遷移率。此外，晶粒可旋轉且隨後接合到上覆於載體基底的底部電極，使得主動層的下表面接觸底部電極。矽基底和緩衝層可進行移除製程以移除，由此暴露主動層的上表面。最終，沿著主動層的上表面形成頂部電極。然而，在此配置中，製程是複雜的，且移除緩衝層可能會鬆弛主動層的應變晶格常數，由此引發主動層中的錯位。繼而增加與形成III-V族元件相關的時間和成本及/或降低III-V族元件的效能。在另一個實例中，在緩衝層上方形成主動層之後，可沿著主動層的上表面形成頂部電極。隨後，蝕刻矽基底和緩衝層直到暴露主動層的下表面為止，由此在緩衝層和矽基底中形成相對大且連續的開口。最終，底部電極沿著主動層的下表面形成且沿開口排列。然而，形成開口的蝕刻製程在與開口對準的區中引起主動層的應變晶格常數的鬆弛。這繼而可能引起在主動層內的底部電 極的整個寬度的錯位，所述底部電極的寬度可延伸穿過主動層的整個厚度，由此降低III-V族元件的效能(例如，降低III-V族元件的崩潰電壓)。
因此，本發明實施例涉及一種具有底部電極的III-V族元件，底部電極沿著界定於緩衝層和矽基底內的多個側壁延伸以接觸主動層的下表面。在一些實施例中，III-V族元件包括上覆於緩衝層的主動層和位於緩衝層之下的矽基底。主動層以具有應變晶格常數的方式形成於緩衝層上。頂部電極沿著主動層的上表面延伸。緩衝層和矽基底包括彼此以多個開口側向偏移的多個柱，所述多個開口延伸穿過緩衝層和矽基底。底部電極沿著所述柱且跨過主動層的下表面連續地延伸，使得底部電極與主動層形成歐姆接觸。緩衝層和矽基底內的多個柱可防止及/或減輕主動層在底部電極的寬度上的應變晶格常數的鬆弛。這繼而減輕及/或消除主動層中的錯位，由此提高III-V族元件的效能同時降低製造III-V族元件的複雜度。
圖1示出具有設置於基底102上方的主動層106的半導體結構100的一些實施例的剖面圖。
在一些實施例中，半導體結構100可被配置為III-V族元件。舉例來說，在一些實施例中，III-V族元件可被配置為二極體。基底102可例如為或包括單晶矽、碳化矽或某一其它半導體材料，及/或可例如具有(111)結晶方向或某一其它結晶方向。緩衝層104上覆於基底102且包括第一III-V族材料(例如， AlxGa1-xN，其中x在0到1的範圍內)。主動層106上覆於緩衝層104且包括第二III-V族材料(例如，氮化鎵)。在一些實施例中，第一III-V族材料與第二III-V族材料不同。
緩衝層104可例如用於補償基底102與主動層106之間的晶格常數、結晶結構、熱膨脹係數或前述項的任何組合的差值。在一些實施例中，主動層106可磊晶生長，使得主動層106包括其晶格中的應力。應力可例如提高主動層106內的電荷載子(例如，電子及/或電洞)的遷移率，由此提高III-V族元件的效能。緩衝層104有助於形成和維持主動層106的晶格中的應力。
在一些實施例中，主動層106包括第一摻雜區105、第二摻雜區108以及垂直地設置在第一摻雜區105與第二摻雜區108之間的未摻雜區110。在一些實施例中，第一摻雜區105可包括第一摻雜類型(例如，p型)，而第二摻雜區108可包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在其它實施例中，第一摻雜類型是p型而第二摻雜類型是n型，或反之亦然。在一些實施例中，未摻雜區110可未摻雜，使得未摻雜區110可例如為或包括本徵氮化鎵。頂部電極112上覆於主動層106，而底部電極114位於主動層106之下。在一些實施例中，頂部電極112直接接觸第一摻雜區105。在一些實施例中，第一節點118電耦合到頂部電極112(例如，借助於導電線及/或穿孔(未繪示))，且第二節點120電耦合到底部電極114(例如，借助於導電線及/或穿孔(未繪示))。在III-V族元件的操作期間，適當偏壓條件施加到第一節 點118及第二節點120，使得電荷載子(例如，電洞或電子)可從頂部電極112跨過主動層106行進到底部電極114。舉例來說，如果將大於零伏特的電壓施加在第一節點118，電流可從頂部電極112跨過主動層106流動到底部電極114。在各種實施例中，III-V族元件可被配置為二極體，例如PiN二極體。
在一些實施例中，基底102和緩衝層104各自包括多個柱結構115。多個柱結構115的側壁界定多個開口116，使得多個柱結構115可通過多個開口116中的對應開口彼此分離。舉例來說，柱結構115可以距離d1彼此側向分離。在一些實施例中，距離d1是非零的。底部電極114沿著基底102和緩衝層104的側壁連續地延伸到主動層106的下表面106ls。此外，多個柱結構115側向分佈在底部電極114的寬度上，使得底部電極114可與主動層106形成歐姆接觸，而緩衝層104可補償基底102與主動層106之間的晶格常數的差值。這繼而有助於底部電極114與主動層106具有良好的電連接(即，歐姆接觸)同時維持主動層106的晶格中的應力，由此防止主動層106內的錯位並提高III-V族元件的效能(例如，增大III-V族元件的崩潰電壓)。
在其它實施例中，底部電極114包括導電體114a和多個導電結構114b。導電體114a沿著基底102的底面連續地延伸，且多個導電結構114b各自從導電體114a沿著基底102和緩衝層104的側壁延伸，以接觸主動層106的下表面106ls。導電結構114b通過多個柱結構115中的相鄰柱結構彼此側向分離。在一些實施 例中，多個導電結構114b各自具有U型。
圖2A示出沿著線A-A'截得的圖1的半導體結構100的一些實施例的俯視圖200a。
如圖2A中所示出，在從上方觀察時，多個開口116可具有正方形、矩形等等。在其它實施例中，底部電極114的導電結構114b可各自包括與多個開口116相同的形狀，使得導電結構114b可具有矩形棱柱形狀。此外，基底102連續地側向包覆在導電結構114b周圍，使得柱結構115將相鄰導電結構114b彼此側向分離。在一些實施例中，導電結構114b中的每一個的寬度W小於約0.2微米。在其它實施例中，如果寬度W大於約0.2微米，那麼導電結構114b各自可能過大以使得主動層(圖1的106)的晶格中的應力可以釋放及/或鬆弛，由此降低半導體結構(圖1的100)的崩潰電壓。在其它實施例中，導電結構114b的寬度W可等於導電結構114b的長度L。
圖2B示出沿著線A-A'截得的圖1的半導體結構100的一些替代性實施例的俯視圖200b。
如圖2B中所示出，在從上方觀察時，多個開口116可具有圓形形狀、橢圓形形狀等等。在其它實施例中，底部電極114的導電結構114b可能各自包括與多個開口116相同的形狀，使得導電結構114b可能各自具有圓柱形形狀。在一些實施例中，導電結構114b中的每一個的直徑D小於約0.2微米。在其它實施例中，如果直徑D大於約0.2微米，那麼導電結構114b各自可能過大以 使得主動層(圖1的106)的晶格中的應力可以釋放及/或鬆弛，由此降低半導體結構(圖1的100)的崩潰電壓。
圖2C示出沿著線A-A'截得的圖1的半導體結構100的一些替代性實施例的俯視圖200c。
如圖2C中所示出，在從上方觀察時，多個開口116可具有矩形形狀或另一合適的形狀。在一些實施例中，底部電極114的導電結構114b可能各自包括與多個開口116相同的形狀，使得導電結構114b可能各自具有矩形棱柱形狀。在一些實施例中，導電結構114b中的每一個的寬度W小於約0.2微米。在其它實施例中，如果寬度W大於約0.2微米，那麼導電結構114b各自可能過大以使得主動層(圖1的106)的晶格中的應力可以釋放及/或鬆弛，由此降低半導體結構(圖1的100)的崩潰電壓。在其它實施例中，導電結構114b的寬度W可小於導電結構114b的長度L，例如，所述長度L可為寬度W的約2倍、4倍、6倍或8倍。
圖2D示出沿著線A-A'截得的圖1的半導體結構100的一些替代性實施例的俯視圖200d。
如圖2D中所示出，在從上方觀察時，多個開口116可具有多邊形形狀(例如六邊形形狀)或另一合適的形狀。在一些實施例中，底部電極114的導電結構114b可能各自包括與多個開口116相同的形狀。在一些實施例中，每一導電結構114b的多邊形形狀的每一邊的長度L小於約0.2微米。在其它實施例中，如果長度L大於約0.2微米，那麼導電結構114b各自可能過大以使 得主動層(圖1的106)的晶格中的應力可以釋放及/或鬆弛，由此降低半導體結構(圖1的100)的崩潰電壓。
圖3A示出具有設置於基底102上方的主動層106的半導體元件300a的一些實施例的剖面圖。
半導體元件300a包括設置在基底102與主動層106之間的緩衝層104。在一些實施例中，底部電極114延伸穿過基底102和緩衝層104以接觸主動層106的下表面106ls，使得底部電極114與主動層106形成歐姆接觸。在一些實施例中，主動層106包括未摻雜區110、第一摻雜區105以及第二摻雜區108。在其它實施例中，第二摻雜區108包括穿過第一摻雜區105連續地延伸到未摻雜區110的突起108p。在一些實施例中，第一摻雜區105包括第一摻雜類型(例如p型)，而第二摻雜區108包括與第一摻雜類型相反的第二摻雜類型(例如n型)。在其它實施例中，第一摻雜類型是p型而第二摻雜類型是n型，或反之亦然。在一些實施例中，未摻雜區110可未摻雜，使得未摻雜區110可例如為或包括主動層106所包括的材料(例如氮化鎵)的本徵區。
半導體元件300a更包括上覆於主動層106的上部緩衝層304。在一些實施例中，上部緩衝層304和緩衝層104可能各自包括第一III-V族材料(例如，AlxGa1-xN，其中x在0到1範圍內)。在其它實施例中，主動層106包括第二III-V族材料(例如，氮化鎵)。在一些實施例中，第一III-V族材料與第二III-V族材料不同。在一些實施例中，基底102可例如為或包括矽、碳化矽、藍寶石， 或另一合適的半導體基底材料。緩衝層104被配置為補償基底102與主動層106之間的晶格失配。此外以使得主動層106的晶格應力的方式，於緩衝層104上方形成主動層106，由此提高跨過主動層106的電荷載子的遷移率。在一些實施例中，基底102和緩衝層104包括在底部電極114的寬度上側向隔開的多個柱結構115，使得柱結構115可有助於維持直接上覆於底部電極114的主動層106的區中的主動層106的晶格的應力。
在一些實施例中，頂部電極112上覆於上部緩衝層304且可被配置為半導體元件300a的閘極電極，底部電極114可被配置為第一源極/汲極區電極，且上部電極306可被配置為第二源極/汲極區電極。因此，半導體元件300a可被配置為垂直電晶體。在其它實施例中，半導體元件300a可在增強模式下操作，其中歸因於未摻雜區110與上部緩衝層304之間的能隙的差值，二維電子氣體(two-dimensional electron gas，2DEG)及/或二維電洞氣體(two-dimensional hole gas，2DHG)可沿著上部緩衝層304與未摻雜區110之間的異質接面305形成。在一些實施例中，頂部電極112、底部電極114及/或上部電極306可各自例如為或包括鈦、鉭、氮化鈦、鋁、銅、另一合適的導電材料，或前述項的任何組合。
在一些實施例中，閘極電極節點310電耦合到頂部電極112，汲極節點308電耦合到底部電極114，並且另外，源極節點312電耦合到上部電極306。前述節點可借助於導電線及/或穿孔(未繪示)電耦合到相應電極。通過將合適的偏壓條件施加到閘極 電極節點310、汲極節點308及/或源極節點312，電荷載子(例如，電子或電洞)可沿著例如路徑309從上部電極306行進到底部電極114。在其它實施例中，電荷載子可沿著異質接面305行進。在各種實施例中，通過將適當的偏壓條件施加到閘極電極節點310及/或源極節點312，導電通道可形成於主動層106的空乏區307內，使得電荷載子可沿著空乏區307內的導電通道行進到第二摻雜區108。由於柱結構115在底部電極114的寬度上側向隔開，主動層106的晶格中的應力可得以維持，由此增大半導體元件300a的崩潰電壓。
圖3B示出依據圖3A的半導體元件300a的一些替代性實施例的半導體元件300b的一些實施例的剖面圖。
在一些實施例中，半導體元件300b包括閘極結構314，所述閘極結構314包括由閘極介電層316包圍的頂部電極112。頂部電極112和閘極介電層316可設置在延伸穿過主動層106的溝槽內。在一些實施例中，閘極介電層316可例如為或包括二氧化矽、高k介電材料、另一合適的介電材料，或前述項的任何組合。主動層106可包括第一摻雜區105、未摻雜區110、第二摻雜區108以及接觸區303。在一些實施例中，第一摻雜區105可包括第一摻雜類型(例如，p型)，而第二摻雜區108可包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，第一摻雜區105及第二摻雜區108可具有大致相同的摻雜濃度。接觸區303可包括具有比第一摻雜區105及/或第二摻雜區108更高的摻雜濃 度的第二摻雜類型(例如，n型)。在其它實施例中，未摻雜區110未摻雜且可例如包括本徵氮化鎵。
在一些實施例中，閘極介電層316沿著頂部電極112的側壁和下表面連續地延伸且被配置成將頂部電極112與主動層106分離。此外，在半導體元件300b的操作期間，通過將適當偏壓條件施加在閘極電極節點310及/或源極節點312，由頂部電極112產生的電場可在第一摻雜區105及/或未摻雜區110內形成選擇性導電通道。因此，電荷載子(例如，電子)可沿著選擇性導電通道從上部電極306行進到第二摻雜區108及/或底部電極114。
圖4示出包括上覆於主動層106的內連線結構409的積體晶片400的一些實施例的剖面圖。
在一些實施例中，積體晶片400包括位於主動層106之下的基底102和位於基底102之下的半導體晶粒402。在一些實施例中，半導體晶粒402可例如為專用積體電路(application-specific integrated circuit，ASIC)，其中半導體晶粒402可包括上覆於ASIC基底的ASIC內連線結構。在ASIC基底內/上方設置一或多個半導體元件(未繪示)。基底102可例如為或包括單晶矽、碳化矽或某一其它半導體材料，及/或可例如具有(111)結晶方向或某一其它結晶方向。此外，基底102可例如為塊狀基底及/或可例如為半導體晶片。
緩衝層104上覆於基底102，而主動層106上覆於緩衝層104。在一些實施例中，緩衝層104可例如用於補償基底102 與主動層106之間的晶格常數、結晶結構、熱膨脹係數或前述項的任何組合的差值。在其它實施例中，緩衝層包括具有第一能隙的第一III-V族材料，且主動層106包括具有與第一能隙不同的第二能隙的第二III-V族材料。舉例來說，在主動層106為氮化鎵(GaN)的情況下，緩衝層104可為氮化鋁鎵(AlGaN)，其中AlGaN具有約4電子伏特(eV)的能隙，而GaN具有約3.4電子伏特的能隙。
在一些實施例中，主動層106包括第一摻雜區105、第二摻雜區108以及設置在第一摻雜區105與第二摻雜區108之間的未摻雜區110。在一些實施例中，第一摻雜區105可包括第一摻雜類型(例如，p型)，而第二摻雜區108可包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在其它實施例中，第一摻雜類型是p型且第二摻雜類型是n型，或反之亦然。在一些實施例中，未摻雜區110可未摻雜，使得未摻雜區110可例如為或包括本徵氮化鎵(GaN)。頂部電極112上覆於主動層106，而底部電極114位於主動層106之下。因此，在一些實施例中，III-V族元件406設置在主動層106內/上。III-V族元件406可包括頂部電極112、底部電極114、第一摻雜區105、第二摻雜區108，及/或未摻雜區110。在其它實施例中，III-V族元件406被配置成二極體，如圖1中所描述。在一些實施例中，絕緣結構404設置在底部電極114的側壁之間。在其它實施例中，絕緣結構404可例如為或包括空氣、介電材料(例如二氧化矽、氮化矽)、前述項的組合， 或另一合適的材料。
在其它實施例中，隔離結構412設置在主動層106內且可側向包圍第一摻雜區105。隔離結構412可例如為或包括空氣、介電材料(例如二氧化矽、氮化矽、碳化矽)、另一合適的介電材料、前述項的組合等等。隔離結構412可被配置為淺溝槽隔離(shallow trench isolation，STI)結構，使得隔離結構412將第一摻雜區105與其它元件及/或設置於主動層106上/內的元件電隔離。內連線結構409上覆於主動層106。內連線結構409可例如包括內連線介電結構410、一或多個導通孔414及/或一或多個導電線416。在一些實施例中，內連線介電結構410可例如為或包括多個層間介電(inter-level dielectric，ILD)層。在其它實施例中，多個ILD層可例如各自為或包括二氧化矽、低k介電材料、極低k介電材料、前述項的組合，或另一合適的介電材料。在其它實施例中，一或多個導通孔414及/或導電線416可各自為或包括鋁、銅、鎢、鈦、前述項的組合，或另一合適的導電材料。在一些實施例中，內連線結構409被配置成借助於例如另一積體晶片(未繪示)將III-V族元件406電耦合到其它導電層及/或其它半導體元件。
在一些實施例中，緩衝層104和基底102包括從主動層106延伸到半導體晶粒402的多個柱結構115。底部電極114側向圍封多個柱結構115而延伸，且沿著柱結構115延伸，以接觸主動層106的下表面。因此，底部電極114可被配置成將主動層106 電耦合到半導體晶粒402。在其它實施例中，底部電極114可直接電耦合到第二摻雜區108，而頂部電極112可直接電耦合到第一摻雜區105。在一些實施例中，底部電極114及/或頂部電極112可例如各自為或包括鋁、銅、鈦、鎢、鉭、前述項的組合，或另一合適的導電材料。
圖5到圖12示出用於形成具有上覆於基底的主動層的III-V族元件的方法的一些實施例的一系列各種視圖500到視圖1200。儘管參考方法描述圖5到圖12中所繪示的各種視圖500到視圖1200，但應瞭解，圖5到圖12中所繪示的結構不限於所述方法而實際上可單獨獨立於所述方法。此外，儘管圖5到圖12被描述為一系列動作，但是應瞭解，這些動作不限於所述動作次序，可在其它實施例中更改，且所發明實施例的方法還適用於其它結構。在其它實施例中，說明和/或描述的一些動作可完全或部分地省略。
如圖5的剖面圖500中所示，提供基底102，且將緩衝層104形成於基底102上方。在一些實施例中，基底102可例如為或包括單晶矽、碳化矽或某一其它半導體材料，及/或可例如具有(111)結晶方向或某一其它結晶方向。在其它實施例中，緩衝層104可例如為或包括氮化鋁鎵(AlxGax-1N)、氮化鎵(GaN)，或另一合適的III-V族材料。在一些實施例中，x在約0.01到0.5、0.5到1或0到1的範圍內。在一些實施例中，緩衝層104可例如通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積 (ALD)、金屬有機化學氣相沉積(MOCVD)或另一合適的生長或沉積製程來沉積。在其它實施例中，緩衝層104可磊晶形成。在其它實施例中，緩衝層104可完全由MOCVD形成。
如圖6的剖面圖600中所示，主動層106磊晶形成於緩衝層104上方。主動層106可通過例如分子束磊晶法(molecular beam epitaxy，MBE)、金屬有機氣相磊晶法(metal organic vapor phase epitaxy，MOVPE)、其它氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、其它合適的磊晶製程，或前述項的任何組合形成。舉例來說，在一些實施例中，主動層106可完全由MBE形成。在一些實施例中，主動層106可在將主動層106沉積在緩衝層104上方之前或之後摻雜，使得主動層106包括第一摻雜區105和第二摻雜區108。在一些實施例中，第一摻雜區105包括第一摻雜類型(例如p型)，而第二摻雜區108包括與第一摻雜類型相反的第二摻雜類型(例如n型)。主動層106以可以使得未摻雜區110垂直設置在第一摻雜區105與第二摻雜區108之間的方式摻雜。在一些實施例中，緩衝層104可例如用於補償基底102與主動層106之間的晶格常數、結晶結構、熱膨脹係數或前述項的任何組合的差值。
在一些實施例中，在形成主動層106之前，主動層106具有與緩衝層104的晶格常數不同的初始晶格常數。由於主動層106沉積(例如，通過磊晶製程)在緩衝層104上方及/或接合到所述緩衝層104，主動層106的初始晶格常數將與緩衝層104的晶 格常數一致，使得主動層106在形成於緩衝層104上方及/或上之後具有帶應變晶格常數的應變晶格。主動層106的此應變晶格常數小於主動層106的初始晶格常數，由此可增大形成於主動層106內及/或上的III-V型元件的崩潰電壓。
如圖7的剖面圖700中所示，隔離結構412形成於主動層106中。在一些實施例中，用於形成隔離結構412的製程可包括：將罩幕層(未繪示)沉積在主動層106上方；依據罩幕層圖案化主動層106以界定一或多個開口；將介電材料沉積於一或多個開口中，由此界定隔離結構412；以及進行移除製程以移除罩幕層。在一些實施例中，沉積介電材料可被省略，使得隔離結構412被省略及/或包括空氣。
如圖8的剖面圖800中所示，於主動層106上方形成頂部電極112。在一些實施例中，頂部電極112可例如通過CVD、PVD、無電鍍、電鍍，或另一合適的沉積或生長製程來沉積。
如圖9的剖面圖900中所示，將圖8的結構旋轉，並於基底102上方形成罩幕層902。在一些實施例中，罩幕層902包括界定多個開口的多個側壁。在其它實施例中，基底102及/或緩衝層104依據罩幕層902而圖案化，由此界定多個開口116和多個柱結構115。在一些實施例中，圖案化製程包括將基底102及/或緩衝層104的未遮蔽區暴露於一或多個蝕刻劑直到到達主動層106為止。在其它實施例中，圖案化製程過度蝕刻和移除主動層106的至少一部分。在其它實施例中，以不會到達未摻雜區110的 方式進行圖案化製程。在一些實施例中，多個柱結構115以距離d1彼此側向偏移。距離d1可例如是非零的。在其它實施例中，柱結構115被配置成維持主動層106的應變晶格常數。
在一些實施例中，由於對基底102及/或緩衝層104進行的圖案化製程界定了柱結構115，因此不會發生主動層106的應變晶格的釋放及/或鬆弛。此外，於主動層106內可能並不形成錯位。在其它實施例中，如果省略(未繪示)多個柱結構115及/或多個開口116為單個大開口，那麼在主動層106的應變晶格中可能會發生鬆弛。這可將主動層106的晶格常數提高到大於應變晶格常數的值，及/或使得主動層106的所得晶格常數與緩衝層104的晶格常數不一致。在這類實施例中，這可降低形成於主動層106內及/或上的III-V族元件的崩潰電壓。因此，由於柱結構115維持主動層106的應變晶格，因此形成於提高主動層106內及/或上的III-V族元件的效能。
圖10A示出沿著線B-B'截得的依據圖9的結構的一些替代性實施例的俯視圖1000a。如圖10A中所示出，多個開口116可能各自具有矩形形狀或正方形形狀。在其它實施例中，多個開口116彼此側向偏移非零距離，使得開口116以不連續圖案佈置且彼此不連接。在一些實施例中，開口116中的每一個的長度L及/或寬度W各自小於約0.2微米。在其它實施例中，如果寬度W及/或長度L分別大於約0.2微米，那麼開口116各自可能過大以使得主動層(圖9的106)的晶格中的應力可釋放及/或鬆弛，由 此增大主動層(圖9的106)的晶格常數。
圖10B示出沿著線B-B'截得的依據圖9的結構的一些替代性實施例的俯視圖1000b。如圖10B中所示出，多個開口116可能各自具有圓形形狀或橢圓形形狀。在一些實施例中，開口116中的每一個的直徑D小於約0.2微米。在其它實施例中，如果直徑D大於約0.2微米，那麼開口116各自可能過大使得主動層(圖9的106)的晶格中的應力釋放及/或鬆弛，由此增大主動層(圖9的106)的晶格常數。
圖10C示出沿著線B-B'截得的依據圖9的結構的一些替代性實施例的俯視圖1000c。如圖10C中所示出，多個開口116可能各自具有細長矩形形狀，使得每一開口116的長度L大於開口116的寬度W。在一些實施例中，開口116中的每一個的寬度W小於約0.2微米。在其它實施例中，如果寬度W大於約0.2微米，那麼開口116各自可能過大使得主動層(圖9的106)的晶格中的應力釋放及/或鬆弛，由此增大主動層(圖9的106)的晶格常數。
圖10D示出沿著線B-B'截得的依據圖9的結構的一些替代性實施例的俯視圖1000d。如圖10D中所示出，多個開口116可能各自具有多邊形形狀(例如六邊形形狀)或另一合適的形狀。在一些實施例中，每一開口116的多邊形形狀的每一側的長度L小於約0.2微米。在其它實施例中，如果長度L大於約0.2微米，那麼開口116各自可能過大使得主動層(圖9的106)的晶格中的 應力釋放及/或鬆弛，由此增大主動層(圖9的106)的晶格常數。
如圖11的剖面圖1100中所示，沿著基底102、緩衝層104以及主動層106形成底部電極114，使得底部電極114至少部分地填充開口116。這部分地界定III-V族元件406。在一些實施例中，底部電極114在多個開口116中的每一開口之間連續地延伸且直接接觸主動層106。在其它實施例中，底部電極114可例如通過CVD、PVD、無電鍍、電鍍，或另一合適的沉積或生長製程來沉積。
如圖12的剖面圖1200中所示，將基底102接合到半導體晶粒402，並沿著主動層106形成內連線結構409。在一些實施例中，在將基底102接合到半導體晶粒402之前，底部電極114的側壁之間形成絕緣結構404於。此外，在形成絕緣結構404之後，將基底102接合到半導體晶粒402。在一些實施例中，接合製程可包括進行共晶接合、熔融接合及/或混合接合。在其它實施例中，將基底102接合到半導體晶粒402，旋轉結構並且將內連線結構409形成於主動層106上方。在一些實施例中，內連線結構409包括內連線介電結構410、一或多個導通孔414及/或一或多個導電線416。在一些實施例中，內連線介電結構410可通過一或多個沉積製程(例如CVD、PVD、ALD或另一合適的生長或沉積製程)形成。在其它實施例中，一或多個導通孔414及/或一或多個導電線416可通過單鑲嵌製程或雙鑲嵌製程形成。
圖13示出依據本發明實施例的用於形成具有上覆於基 底的主動層的III-V族元件的方法1300。儘管方法1300說明及/或描述一系列動作或事件，但應瞭解，方法1300不限於所示出的次序或動作。因此，在一些實施例中，動作可以與所圖示的不同次序進行，和/或可同時進行。另外，在一些實施例中，所示出的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些所示出的動作或事件，且可包括其它未示出的動作或事件。
在動作1302處，在基底上方形成緩衝層，其中緩衝層包括第一III-V族材料。圖5示出對應於動作1302的一些實施例的剖面圖500。
在動作1304處，在緩衝層上方形成主動層。主動層包括與第一III-V族材料不同的第二III-V族材料。圖6示出對應於動作1304的一些實施例的剖面圖600。
在動作1306處，沿著主動層的第一側形成頂部電極。圖8示出對應於動作1306的一些實施例的剖面圖800。
在動作1308處，沿著基底的表面形成罩幕層。圖9示出對應於動作1308的一些實施例的剖面圖900。
在動作1310處，依據罩幕層進行圖案化製程以界定多個開口和多個柱結構。圖案化製程蝕刻穿過基底和緩衝層的整體厚度。圖9示出對應於動作1310的一些實施例的剖面圖900。
在動作1312處，沿著基底、緩衝層以及主動層形成底部電極，其中底部電極直接接觸主動層的第二側且側向包圍柱結 構。所述第二側與所述第一側相對。圖11示出對應於動作1312的一些實施例的剖面圖1100。
在動作1314處，沿著主動層的第一側形成內連線結構，使得內連線結構電耦合到頂部電極。圖12示出對應於動作1314的一些實施例的剖面圖1200。
相應地，在一些實施例中，本發明實施例涉及一種半導體結構。半導體結構包括上覆於基底的緩衝層和上覆於緩衝層的主動層。緩衝層和基底包括從主動層的底面延伸到低於主動層的底面的點的多個柱結構。底部電極沿著主動層的下表面設置且沿著多個柱結構延伸，使得多個柱結構在底部電極的寬度上側向隔開。
在一些實施例中，本申請案提供一種半導體結構，包括基底；上覆於基底的主動層；設置在基底與主動層之間的緩衝層，其中基底和緩衝層包括在遠離主動層的方向上從主動層的底面垂直延伸的多個柱結構；上覆於主動層的上表面的頂部電極；以及位於基底之下的底部電極，其中底部電極包括導電體和分別沿著柱結構的側壁從導電體連續地延伸到主動層的下表面的多個導電結構。
在一些實施例中，所述主動層的所述底面從所述主動層的所述下表面垂直偏移非零距離。在一些實施例中，所述底部電極直接接觸所述主動層且與所述主動層形成歐姆接觸。在一些實施例中，所述主動層包括第一III-V族材料，且所述緩衝層包括與 所述第一III-V族材料不同的第二III-V族材料。在一些實施例中，在一些實施例中，在一些實施例中，在一些實施例中，在一些實施例中，在一些實施例中，所述導電結構分別包括多個相對的細長垂直導電段和水平導電段，其中所述水平導電段在所述多個相對的細長垂直導電段之間連續地延伸，其中所述水平導電段沿著所述主動層的所述下表面連續地延伸，且其中所述多個相對的細長垂直導電段分別沿著所述基底的側壁連續地延伸到所述緩衝層的側壁。在一些實施例中，所述多個柱結構彼此側向偏移所述多個導電結構中的相鄰導電結構。在一些實施例中，所述多個柱結構在所述底部電極的外側壁之間側向隔開。在一些實施例中，所述主動層包括：第一摻雜區，包括第一摻雜類型；以及第二摻雜區，包括與所述第一摻雜類型相反的第二摻雜類型，其中所述第一摻雜區與所述第二摻雜區垂直偏移未摻雜區。在一些實施例中，所述頂部電極直接接觸所述第一摻雜區，且所述底部電極直接接觸所述第二摻雜區。在一些實施例中，所述的半導體結構，更包括：上部緩衝層，設置在所述主動層與所述頂部電極之間，其中所述上部緩衝層包括與所述緩衝層相同的材料；未摻雜區，設置在所述主動層內，其中所述未摻雜區接觸所述上部緩衝層；第一摻雜區，設置在所述主動層內且位於所述未摻雜區之下，其中所述第一摻雜區包括第一摻雜類型；以及第二摻雜區，設置在所述主動層內且位於所述未摻雜區之下，其中所述第二摻雜區包 括與所述第一摻雜類型相反的第二摻雜類型，其中所述第二摻雜區包括延伸穿過所述第一摻雜區以接觸所述未摻雜區的突起。
在一些實施例中，本申請案提供一種半導體元件，包括：包括第一材料的基底；上覆於基底且包括與第一材料不同的第一III-V族材料的主動層；上覆於基底且包括與第一材料和第一III-V族材料不同的第二III-V族材料的緩衝層，其中緩衝層和基底包括從主動層的底面延伸到低於主動層的底面的點的多個柱結構；直接接觸主動層的頂面的頂部電極；以及位於主動層之下的底部電極，其中底部電極側向包圍多個柱結構中的每一柱結構，其中底部電極側向設置在多個柱結構中的相鄰柱結構之間，且其中底部電極直接接觸主動層的下表面。
在一些實施例中，所述多個柱結構包括彼此側向偏移非零距離的第一柱結構和第二柱結構，其中所述底部電極從所述第一柱結構的側壁連續地延伸到所述第二柱結構的側壁，其中所述底部電極沿著所述非零距離直接接觸所述主動層。在一些實施例中，所述底部電極直接接觸所述第一柱結構的底面且直接接觸所述第二柱結構的底面。在一些實施例中，所述第一材料是矽，所述第一III-V族材料是氮化鎵，且所述第二III-V族材料是氮化鋁鎵。在一些實施例中，所述底部電極包括界定多個開口的多個側壁。在一些實施例中，所述開口在從上方觀察時是矩形的。在一些實施例中，在從上方觀察時，所述底部電極連續地包圍所述多個開口中的相應開口。
在一些實施例中，本申請案提供一種用於形成半導體元件的方法，所述方法包括：在基底上方形成緩衝層，其中緩衝層包括第一III-V族材料；在緩衝層上方形成主動層，其中主動層包括與第一III-V族材料不同的第二III-V族材料；沿著主動層的第一表面形成頂部電極；圖案化緩衝層和基底以界定多個開口和多個柱結構，使得柱結構通過多個開口中的相應開口彼此側向偏移，其中圖案化製程暴露主動層的第二表面，其中第二表面與第一表面相對；以及沿著基底、緩衝層以及主動層形成底部電極，其中底部電極直接接觸主動層的第二表面，其中底部電極側向包圍多個柱結構中的每一柱結構。
在一些實施例中，在一些實施例中，在一些實施例中，在一些實施例中，形成所述緩衝層包括進行金屬有機化學氣相沉積製程，其中形成所述主動層包括進行分子束磊晶製程。在一些實施例中，所述圖案化製程移除至少一部分的所述主動層。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本發明實施例的各方面。本領域的技術人員應瞭解，他們可輕易地將本發明實施例用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優點的其它過程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本發明實施例的精神和範圍，且其可在不脫離本發明實施例的精神和範圍的情況下在本文中進行各種改變、替代和更改。
1300:方法
1302、1304、1306、1308、1310、1312、1314:動作

Claims (10)

  1. 一種半導體結構，包括：基底；主動層，上覆於所述基底；緩衝層，設置在所述基底與所述主動層之間，其中所述基底和所述緩衝層包括多個柱結構，所述多個柱結構在遠離所述主動層的方向上從所述主動層的底面垂直延伸；頂部電極，上覆於所述主動層的上表面；底部電極，位於所述基底之下，其中所述底部電極包括導電體和多個導電結構，所述多個導電結構分別沿著所述多個柱結構的側壁從所述導電體連續地延伸到所述主動層的下表面；以及上部緩衝層，設置在所述主動層與所述頂部電極之間，其中所述上部緩衝層包括與所述緩衝層相同的材料。
  2. 如請求項1所述的半導體結構，其中所述主動層的所述底面從所述主動層的所述下表面垂直偏移非零距離。
  3. 如請求項1所述的半導體結構，其中所述底部電極直接接觸所述主動層且與所述主動層形成歐姆接觸。
  4. 如請求項1所述的半導體結構，其中所述主動層包括第一III-V族材料，且所述緩衝層包括與所述第一III-V族材料不同的第二III-V族材料。
  5. 如請求項1所述的半導體結構，其中所述導電結構分別包括多個相對的細長垂直導電段和水平導電段，其中所述水平 導電段在所述多個相對的細長垂直導電段之間連續地延伸，其中所述水平導電段沿著所述主動層的所述下表面連續地延伸，且其中所述多個相對的細長垂直導電段分別沿著所述基底的側壁連續地延伸到所述緩衝層的側壁。
  6. 如請求項1所述的半導體結構，更包括：未摻雜區，設置在所述主動層內，其中所述未摻雜區接觸所述上部緩衝層；第一摻雜區，設置在所述主動層內且位於所述未摻雜區之下，其中所述第一摻雜區包括第一摻雜類型；以及第二摻雜區，設置在所述主動層內且位於所述未摻雜區之下，其中所述第二摻雜區包括與所述第一摻雜類型相反的第二摻雜類型，其中所述第二摻雜區包括延伸穿過所述第一摻雜區以接觸所述未摻雜區的突起。
  7. 一種半導體元件，包括：基底，包括第一材料；主動層，上覆於所述基底且包括與所述第一材料不同的第一III-V族材料；緩衝層，上覆於所述基底且包括與所述第一材料和所述第一III-V族材料不同的第二III-V族材料，其中所述緩衝層和所述基底包括多個柱結構，所述多個柱結構從所述主動層的底面延伸到低於所述主動層的所述底面的點； 頂部電極，直接接觸所述主動層的頂面；以及底部電極，位於所述主動層之下，其中所述底部電極側向包圍所述多個柱結構中的每一柱結構，其中所述底部電極側向設置在所述多個柱結構中的相鄰柱結構之間，且其中所述底部電極直接接觸所述主動層的下表面；以及上部緩衝層設置於所述主動層與所述上電極之間，其中所述上緩衝層包括與所述緩衝層相同的材料。
  8. 如請求項7所述的半導體元件，其中所述多個柱結構包括彼此側向偏移非零距離的第一柱結構和第二柱結構，其中所述底部電極從所述第一柱結構的側壁連續地延伸到所述第二柱結構的側壁，其中所述底部電極沿著所述非零距離直接接觸所述主動層。
  9. 如請求項7所述的半導體元件，其中所述底部電極包括界定多個開口的多個側壁，且在從上方觀察時，所述底部電極連續地包圍所述多個開口中的相應開口。
  10. 一種形成半導體元件的方法，所述方法包括：在基底上方形成緩衝層，其中所述緩衝層包括第一III-V族材料；在所述緩衝層上方形成主動層，其中所述主動層包括與所述第一III-V族材料不同的第二III-V族材料；沿著所述主動層的第一表面形成頂部電極；圖案化所述緩衝層和所述基底，以界定多個開口和多個柱結 構，使得所述多個柱結構彼此側向偏移所述多個開口中的相應開口，其中所述圖案化製程暴露所述主動層的第二表面，其中所述第二表面與所述第一表面相對；以及沿著所述基底、所述緩衝層以及所述主動層形成底部電極，其中所述底部電極直接接觸所述主動層的所述第二表面，其中所述底部電極側向包圍所述多個柱結構中的每一柱結構。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386222A (zh) * 2010-08-31 2012-03-21 富士通株式会社 化合物半导体器件、其制造方法、电源器件和高频放大器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734453B2 (en) * 2000-08-08 2004-05-11 Translucent Photonics, Inc. Devices with optical gain in silicon
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
US9660038B2 (en) * 2012-09-16 2017-05-23 Sensor Electronic Technology, Inc. Lateral/vertical semiconductor device
US10109767B2 (en) * 2014-04-25 2018-10-23 Seoul Viosys Co., Ltd. Method of growing n-type nitride semiconductor, light emitting diode and method of fabricating the same
JP2019033204A (ja) * 2017-08-09 2019-02-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
TWI717745B (zh) * 2019-05-28 2021-02-01 大陸商聚力成半導體(重慶)有限公司 半導體裝置
US20210225836A1 (en) * 2020-01-21 2021-07-22 Semiconductor Components Industries, Llc Electronic Device Including a High Electron Mobility Transistor and a Diode
US11107516B1 (en) * 2020-02-24 2021-08-31 Sandisk Technologies Llc Ferroelectric memory devices containing a two-dimensional charge carrier gas channel and methods of making the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386222A (zh) * 2010-08-31 2012-03-21 富士通株式会社 化合物半导体器件、其制造方法、电源器件和高频放大器

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