JP2010267881A

JP2010267881A - 電界効果トランジスタ及びその製造方法

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Publication number: JP2010267881A
Application number: JP2009119159A
Authority: JP
Inventors: Hidekazu Umeda; 英和梅田; Tetsuzo Ueda; 哲三上田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-05-15
Filing date: 2009-05-15
Publication date: 2010-11-25

Abstract

【課題】ゲート電圧０Ｖにおけるリーク電流を低減し、十分なノーマリオフ動作を実現可能な縦型チャネル構造の電界効果トランジスタ及びその製造方法を提供する。
【解決手段】本発明の電界効果トランジスタは、高濃度ｎ型ＧａＮ層１０２と、高濃度ｎ型ＧａＮ層１０２の上に形成され、平坦部１２４及び凸部１２２が表面に設けられ、高濃度ｎ型ＧａＮ層１０２のキャリア濃度よりも低いキャリア濃度を有するｎ型ＧａＮ層１０３と、凸部１２２の上面に形成されたＷＳｉソース電極１０５と、高濃度ｎ型ＧａＮ層１０２と電気的に接続されたＴｉ／Ａｌドレイン電極１０９と、凸部１２２の側面に接するように平坦部１２４の上に形成されたｐ型ＺｎＯ層１０６と、ｐ型ＺｎＯ層１０６の上に形成されたＮｉ／Ａｕゲート電極１０７とを備える。
【選択図】図１

Description

本発明は、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能な窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関する。

窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体は、例えば窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）等の禁止帯幅が室温でそれぞれ３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体であり、絶縁破壊電界が大きく且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体やシリコン（Ｓｉ）等と比べて大きいという特徴を有している。そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の窒化物半導体材料を用いた電界効果トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＦＥＴ）の研究開発が活発に行われている。

また、（０００１）面上のＡｌＧａＮ／ＧａＮヘテロ構造においては、その界面に自発分極及びピエゾ分極によって生じる高濃度のキャリアが不純物をドーピングしない状態でも発生する。従って、このような特徴に基づき、窒化物半導体のヘテロ接合を用いた低オン抵抗の横型チャネル構造のデプレッション型（ノーマリオン型）電界効果トランジスタが報告されている（非特許文献１参照）。

ところで、このような横型チャネル構造の電界効果トランジスタにおいて耐圧を向上させるにはゲート電極とドレイン電極との間隔を大きくすることが必要となり、高耐圧の電界効果トランジスタを実現しようとするとデバイスサイズが大きくなる課題が存在する。

これに対し、より小さなデバイスサイズで高耐圧を実現可能な電界効果トランジスタとして、ＳＩＴ（ＳｔａｔｉｃＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ：静電誘導トランジスタ）やＰＢＴ（ＰｅｒｍａｂｌｅＢａｓｅＴｒａｎｓｉｓｔｏｒ）と呼ばれる縦型チャネル構造の電界効果トランジスタがある。縦型チャネル構造の電界効果トランジスタは、半導体層の表面に凸部を形成し、凸部の上方及び下方にソース電極及びドレイン電極をそれぞれ形成し、凸部の側壁にゲート電極を形成して構成される。そして一般的に、ゲート電極に印加するゲート電圧により、チャネルを流れる電流が制御される。

M.Hikita et al. IEDM Tech Digest 2004, p.803

しかしながら、従来例の縦型チャネル構造を有する電界効果トランジスタでは、ゲート電極に電圧を印加していない状態（ゲート電圧０Ｖ）におけるリーク電流が大きく、十分なノーマリオフ動作が実現されない。

そこで本発明は、かかる問題点に鑑み、ゲート電圧０Ｖにおけるリーク電流を低減し、十分なノーマリオフ動作を実現可能な縦型チャネル構造の電界効果トランジスタ及びその製造方法を提供することを目的とする。

前記の目的を達成するため、本発明の窒化物半導体電界効果トランジスタは、第１導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、平坦部及び凸部が表面に設けられ、前記第１の窒化物半導体層のキャリア濃度よりも低いキャリア濃度を有する第１導電型の第２の窒化物半導体層と、前記凸部の上方に形成されたソース電極と、前記第１の窒化物半導体層と電気的に接続されたドレイン電極と、前記凸部の側面に接するように前記平坦部の上に形成された第２導電型の第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極とを備えることを特徴とする。

この構成によれば、第１導電型の第２の窒化物半導体層と第２導電型の第３の半導体層との接合により発生するビルトインポテンシャルが、第２の窒化物半導体層のポテンシャルエネルギーを変化させる。従って、第２の窒化物半導体層の凸部を横断するように空乏層が形成され、空乏層によりチャネルが分断される。その結果、ゲート電圧を印加していない状態で電流は流れないため、ゲート電圧０Ｖにおけるリーク電流を低減し、縦型チャネル構造の電界効果トランジスタにおいて十分なノーマリオフ動作が可能となる。

また、金属と半導体との接合であるショットキー接合と比べてビルトインポテンシャルが大きいｐｎ接合が用いられるため、ゲートの立ち上がり電圧を大きくすることができ、大きなドレイン電流を得ることができる。また同時に、正のゲート電圧を印加しても、ゲートリーク電流を小さく抑えることが可能となる。

ここで、本発明の電界効果トランジスタは、前記第３の半導体層は構成元素に酸素または硫黄を含むことを特徴としている。

この構成によれば、酸素または硫黄を構成元素に有するワイドバンドギャップ半導体を第３の半導体層に用いることができ、大きなビルトインポテンシャルを得ることが可能となる。

また、本発明の電界効果トランジスタは、前記第３の半導体層がデラフォサイト構造、カルコゲナイド構造、岩塩構造及びウルツ鉱型構造のいずれかの結晶構造を有することを特徴としている。

また、本発明の電界効果トランジスタは、前記第３の半導体層が窒化物半導体層であることを特徴とする。

また、本発明の電界効果トランジスタは、前記第１の窒化物半導体層及び前記第２の窒化物半導体層がそれぞれｎ型半導体層であり、前記第３の半導体層がｐ型半導体層であることを特徴とする。

また、本発明の電界効果トランジスタは、さらに、前記ソース電極の上方に形成された、前記第３の半導体層と同じ材料の半導体層と、前記ソース電極の上方に形成された、前記ゲート電極と同じ材料の電極との少なくともいずれか一方を備えることを特徴とする。

この構成によれば、第３の半導体層及びゲート電極はソース電極をマスクとしたセルフアラインプロセスにて形成可能であり、よりチップ面積が小さな縦型チャネルを有する電界効果トランジスタを実現することが可能となる。

また本発明は、基板上に第１導電型の第１の窒化物半導体層を形成する工程と、前記第１の窒化物半導体層の上に、平坦部及び凸部が表面に設けられ、前記第１の窒化物半導体層のキャリア濃度よりも低いキャリア濃度を有する第１導電型の第２の窒化物半導体層を形成する工程と、前記第２の窒化物半導体層の上方にソース電極を形成する工程と、前記第１の窒化物半導体層と電気的に接続されたドレイン電極を形成する工程と、前記凸部の側面に接するように前記平坦部の上に第２導電型の第３の半導体層を形成する工程と、前記第３の半導体層の上にゲート電極を形成する工程とを含む電界効果トランジスタの製造方法とすることもできる。

本発明の電界効果トランジスタ及びその製造方法によると、高いオフ耐圧を有する窒化物半導体を用いたノーマリオフ型且つ大電流の縦型チャネル構造の電界効果トランジスタを実現できる。

本発明の第１の実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。同実施形態に係る電界効果トランジスタの製造方法を示す断面図である。本発明の第２の実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。同実施形態に係る電界効果トランジスタの製造方法を示す断面図である。本発明の第３の実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。同実施形態に係る電界効果トランジスタの製造方法を示す断面図である。

（第１の実施形態）
本発明の第１の実施形態に係る縦型チャネル構造の電界効果トランジスタについて図面を参照しながら説明する。

図１は本実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。
図１に示すように、この電界効果トランジスタは、ｎ型ＧａＮ基板１０１、高濃度ｎ型ＧａＮ層１０２、ｎ型ＧａＮ層１０３、高濃度ｎ型ＩｎＡｌＧａＮ層１０４、タングステンシリサイド（ＷＳｉ）ソース電極１０５、ｐ型酸化亜鉛（ＺｎＯ）層１０６、ｐ型ＺｎＯ層１１７、ニッケル（Ｎｉ）／金（Ａｕ）ゲート電極１０７、チタン（Ｔｉ）／アルミニウム（Ａｌ）ドレイン電極１０９、及びＮｉ／Ａｕ電極１０８を備える。

同電界効果トランジスタでは、主面の面方位が（０００１）面のｎ型ＧａＮ基板１０１の主面上に、高濃度ｎ型ＧａＮ層１０２と、ｎ型ＧａＮ層１０３と、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とが順次エピタキシャル成長されている。

ｎ型ＧａＮ層１０３は、高濃度ｎ型ＧａＮ層１０２の上に形成され、表面に平坦部１２４及び凸部１２２が設けられ、高濃度ｎ型ＧａＮ層１０２のキャリア濃度よりも低いキャリア濃度を有する半導体層である。

高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、凸部１２２の上面に選択的に形成されている。高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、例えばＩｎ_0.02Ａｌ_0.38Ｇａ_0.60Ｎから構成され、ｎ型ＧａＮ層１０３に格子整合する形で形成されている。ｎ型ＧａＮ層１０３と高濃度ｎ型ＩｎＡｌＧａＮ層１０４の一部が選択的に除去されており、高濃度ｎ型ＩｎＡｌＧａＮ層１０４表面から例えば２５０ｎｍの深さの切り欠き部１２１が形成されている。

Ｎｉ／Ａｕゲート電極１０７はＮｉ／Ａｕから構成され、Ｔｉ／Ａｌドレイン電極１０９はＴｉ／Ａｌから構成され、Ｎｉ／Ａｕ電極１０８はＮｉ／Ａｕから構成される。

ｐ型ＺｎＯ層１０６は、構成元素に酸素を含む酸化物半導体層であり、凸部１２２の側面に接するように平坦部１２４の上に形成されている。Ｎｉ／Ａｕゲート電極１０７は、そのｐ型ＺｎＯ層１０６の上に形成されている。

ＷＳｉソース電極１０５は、ＷＳｉから構成され、高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上（ｎ型ＧａＮ層１０３の凸部１２２の上方）に形成され、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とオーミック接触して形成されている。このＷＳｉソース電極１０５をマスクとして、ｐ型ＺｎＯ層１０６及びＮｉ／Ａｕゲート電極１０７が所謂セルフアライン工程にて形成されている。ＷＳｉソース電極１０５の上方に位置するＮｉ／Ａｕ電極１０８は、ソース電極の一部として機能する。ｎ型ＧａＮ基板１０１の裏面には、Ｔｉ／Ａｌドレイン電極１０９がｎ型ＧａＮ基板１０１にオーミック接触して形成されている。

ここで、ＷＳｉソース電極１０５上方に形成されたｐ型ＺｎＯ層１１７は、ｎ型ＧａＮ層１０３の平坦部１２４の上に形成されたｐ型ＺｎＯ層１０６と同じ材料の半導体層である。同じく、ＷＳｉソース電極１０５上方に形成されたＮｉ／Ａｕ電極１０８は、ｐ型ＺｎＯ層１０６の上に形成されたＮｉ／Ａｕゲート電極１０７と同じ材料の電極である。

例えば、ｎ型ＧａＮ層１０３の凸部１２２の幅は０．６μｍ、ｎ型ＧａＮ層１０３のキャリア濃度は１×１０¹⁷ｃｍ^-3、ｐ型ＺｎＯ層１０６のキャリア濃度は１×１０¹⁸ｃｍ^-3であることが望ましい。

上記構造の電界効果トランジスタでは、ｎ型ＧａＮ層１０３とｐ型ＺｎＯ層１０６との接合により発生するビルトインポテンシャルにより、ｎ型ＧａＮ層１０３のポテンシャルエネルギーが上昇する。それにより、ゲート電圧を印加していない状態（ゲート電圧０Ｖ）においてもｎ型ＧａＮ層１０３の凸部１２２を横断するようにｎ型ＧａＮ層１０３内に空乏層が形成され、空乏層によりチャネルが分断される。従って、ゲート電圧を印加していない状態で電流は流れず、所謂ノーマリオフ動作が実現可能となる。

次に本実施形態に係る電界効果トランジスタの製造方法の一例について説明する。図２は、同電界効果トランジスタの製造方法を示す断面図である。

まずはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、ｎ型ＧａＮ基板１０１の主面上に、膜厚５００ｎｍの高濃度ｎ型ＧａＮ層１０２、膜厚２μｍのｎ型ＧａＮ層１０３、及び膜厚２０ｎｍの高濃度ｎ型ＩｎＡｌＧａＮ層１０４が順次エピタキシャル成長される（図２（ａ））。

続いて、例えばスパッタ等によりＷＳｉが高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上に堆積された後、ドライエッチングにより部分的にＷＳｉが除去され、ＷＳｉソース電極１０５が形成される（図２（ｂ）及び図２（ｃ））。

続いて、ＷＳｉソース電極１０５をマスクとして、例えばＩＣＰ（Inductively Coupled Plasma）等のドライエッチングにより高濃度ｎ型ＩｎＡｌＧａＮ層１０４及びｎ型ＧａＮ層１０３の一部が除去され、凸型構造（凸部１２２）が形成される（図２（ｄ））。

続いて、ＷＳｉソース電極１０５をマスクとしたセルフアラインプロセスで、例えばＰＬＤ（Pulsed Laser Deposition）等によりｎ型ＧａＮ層１０３の平坦部１２４の上にｐ型ＺｎＯ層１０６が堆積された後、ｐ型ＺｎＯ層１０６の上にＮｉ／Ａｕゲート電極１０７が堆積される。このｐ型ＺｎＯ層１０６及びＮｉ／Ａｕゲート電極１０７の形成において、ＷＳｉソース電極１０５の上にｐ型ＺｎＯ層１１７及びＮｉ／Ａｕ電極１０８が形成される。

最後に、ｎ型ＧａＮ基板１０１の裏面にＴｉ／Ａｌドレイン電極１０９が形成される（図２（ｅ））。

以上のように本実施形態の電界効果トランジスタは、縦型チャネル構造を有するため、小さなデバイス面積でも高耐圧の電界効果トランジスタを実現できる。

また、本実施形態の電界効果トランジスタでは、ｐ型ＺｎＯ層１０６よりＴｉ／Ａｌドレイン電極１０９側に位置するＧａＮ層が露出することがないため、ＧａＮを用いた横型チャネル構造の電界効果トランジスタで課題であった電流コラプス現象が生じることなく、高信頼性の電界効果トランジスタが実現可能となる。

また、本実施形態のトランジスタでは、ゲート長はｐ型ＺｎＯ層１０６の厚さで制御可能である。従って、電子ビームリソグラフィのような高コスト・低スループットのプロセス工程を用いることなく、従来の横型チャネル構造の電界効果トランジスタでは困難であった５０ｎｍ以下のゲート長を実現できるため、低コストで高性能の電界効果トランジスタを実現することが可能となる。

（第２の実施形態）
本発明の第２の実施形態に係る縦型チャネル構造の電界効果トランジスタについて図面を参照しながら説明する。

図３は本実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。
図３に示すように、この電界効果トランジスタは、サファイア基板１１０、ＡｌＮバッファ層１１１、高濃度ｎ型ＧａＮ層１０２、ｎ型ＧａＮ層１０３、高濃度ｎ型ＩｎＡｌＧａＮ層１０４、ＷＳｉソース電極１０５、ｐ型酸化ニッケル（ＮｉＯ）層１１２、Ｎｉ／Ａｕゲート電極１０７、Ｔｉ／Ａｌドレイン電極１０９、ｐ型ＮｉＯ層１１３、及びＮｉ／Ａｕ電極１０８を備える。

同電界効果トランジスタでは、主面の面方位が（０００１）面のサファイア基板１１０の主面上に、ＡｌＮバッファ層１１１と、高濃度ｎ型ＧａＮ層１０２と、ｎ型ＧａＮ層１０３と、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とが順次エピタキシャル成長されている。

高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、凸部１２２の上面に選択的に形成されている。高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、例えばＩｎ_0.02Ａｌ_0.38Ｇａ_0.60Ｎから構成され、ｎ型ＧａＮ層１０３に格子整合する形で形成されている。ｎ型ＧａＮ層１０３と高濃度ｎ型ＩｎＡｌＧａＮ層１０４の一部が選択的に除去されており、高濃度ｎ型ＩｎＡｌＧａＮ層１０４表面から例えば２５０ｎｍの深さの切り欠き部１２１が形成されている。さらに、ｎ型ＧａＮ層１０３と高濃度ｎ型ＧａＮ層１０２の一部が選択的に除去されており、切り欠き部１２３が形成されている。

ｐ型ＮｉＯ層１１２は、構成元素に酸素を含む酸化物半導体層であり、凸部１２２の側面に接するように平坦部１２４の上に形成されている。Ｎｉ／Ａｕゲート電極１０７は、そのｐ型ＮｉＯ層１１２の上に形成されている。

ＷＳｉソース電極１０５は、高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上（凸部１２２の上方）に形成され、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とオーミック接触して形成されている。このＷＳｉソース電極１０５をマスクとして、ｐ型ＮｉＯ層１１２及びＮｉ／Ａｕゲート電極１０７が所謂セルフアライン工程にて形成されている。ＷＳｉソース電極１０５の上方に位置するＮｉ／Ａｕ電極１０８はソース電極の一部として機能する。高濃度ｎ型ＧａＮ層１０２の切り欠き部１２３が形成された部分には、Ｔｉ／Ａｌドレイン電極１０９が高濃度ｎ型ＧａＮ層１０２にオーミック接触して形成されている。Ｔｉ／Ａｌドレイン電極１０９は、高濃度ｎ型ＧａＮ層１０２と電気的に接続されている。

ここで、ＷＳｉソース電極１０５上方に形成されたｐ型ＮｉＯ層１１３は、ｎ型ＧａＮ層１０３の平坦部１２４の上に形成されたｐ型ＮｉＯ層１１２と同じ材料の半導体層である。同じく、ＷＳｉソース電極１０５上方に形成されたＮｉ／Ａｕ電極１０８は、ｐ型ＮｉＯ層１１２の上に形成されたＮｉ／Ａｕゲート電極１０７と同じ材料の電極である。

例えば、ｎ型ＧａＮ層１０３の凸部１２２の幅は０．６μｍ、ｎ型ＧａＮ層１０３のキャリア濃度は１×１０¹⁷ｃｍ^-3、ｐ型ＮｉＯ層１１２のキャリア濃度は１×１０¹⁸ｃｍ^-3であることが望ましい。

上記構造の電界効果トランジスタでは、ｎ型ＧａＮ層１０３とｐ型ＮｉＯ層１１２との接合により発生するビルトインポテンシャルにより、ｎ型ＧａＮ層１０３のポテンシャルエネルギーが上昇する。それにより、ゲート電圧を印加していない状態（ゲート電圧０Ｖ）においてもｎ型ＧａＮ層１０３の凸部１２２を横断するようにｎ型ＧａＮ層１０３内に空乏層が形成され、空乏層によりチャネルが分断される。従って、ゲート電圧を印加していない状態で電流は流れず、所謂ノーマリオフ動作が実現可能となる。

次に本実施形に係る電界効果トランジスタの製造方法の一例について説明する。図４は、同電界効果トランジスタの製造方法を示す断面図である。

まずはＭＯＣＶＤ法により、サファイア基板１１０の主面上に、膜厚３０ｎｍのＡｌＮバッファ層１１１、膜厚５００ｎｍの高濃度ｎ型ＧａＮ層１０２、膜厚２μｍのｎ型ＧａＮ層１０３、及び膜厚２０ｎｍの高濃度ｎ型ＩｎＡｌＧａＮ層１０４が順次エピタキシャル成長される。

続いて、例えばスパッタ等によりＷＳｉが高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上に堆積された後、ドライエッチングにより部分的にＷＳｉが除去され、ＷＳｉソース電極１０５が形成される（図４（ａ））。

続いて、ＷＳｉソース電極１０５をマスクとして、例えばＩＣＰ等のドライエッチングにより高濃度ｎ型ＩｎＡｌＧａＮ層１０４及びｎ型ＧａＮ層１０３の一部が除去され、凸型構造（凸部１２２）が形成される。さらに、ｎ型ＧａＮ層１０３及び高濃度ｎ型ＧａＮ層１０２層の一部がエッチングにより除去される（図４（ｂ））。

続いて、ＷＳｉソース電極１０５をマスクとしたセルフアラインプロセスで、例えばＰＬＤ等によりｎ型ＧａＮ層１０３の平坦部１２４の上にｐ型ＮｉＯ層１１２が堆積された後、ｐ型ＮｉＯ層１１２の上にＮｉ／Ａｕゲート電極１０７が堆積される（図４（ｃ））。このｐ型ＮｉＯ層１１２及びＮｉ／Ａｕゲート電極１０７の形成において、ＷＳｉソース電極１０５の上にｐ型ＮｉＯ層１１３及びＮｉ／Ａｕ電極１０８が形成される。

最後に、高濃度ｎ型ＧａＮ層１０２層の上にＴｉ／Ａｌドレイン電極１０９が形成される（図４（ｄ））。

（第３の実施形態）
本発明の第３の実施形態に係る縦型チャネル構造の電界効果トランジスタについて図面を参照しながら説明する。

図５は本実施形態に係る縦型チャネル構造の電界効果トランジスタの断面図である。
図５に示すように、この電界効果トランジスタは、ｎ型ＧａＮ基板１０１、高濃度ｎ型ＧａＮ層１０２、ｎ型ＧａＮ層１０３、高濃度ｎ型ＩｎＡｌＧａＮ層１０４、ＷＳｉソース電極１０５、ｐ型ＧａＮ層１１４、Ｎｉ／Ａｕゲート電極１０７、Ｔｉ／Ａｌドレイン電極１０９、及びＮｉ／Ａｕ電極１０８を備える。

同電界効果トランジスタでは、主面の面方位が（０００１）面のｎ型ＧａＮ基板１０１の主面上に、高濃度ｎ型ＧａＮ層１０２と、ｎ型ＧａＮ層１０３と、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とが順次エピタキシャル成長されている。さらに、ｎ型ＧａＮ層１０３の上に、ｐ型ＧａＮ層１１４がエピタキシャル成長されている。

高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、凸部１２２の上面に選択的に形成されている。高濃度ｎ型ＩｎＡｌＧａＮ層１０４は、例えばＩｎ_0.02Ａｌ_0.38Ｇａ_0.60Ｎから構成され、ｎ型ＧａＮ層１０３に格子整合する形で形成されている。

ｐ型ＧａＮ層１１４は、凸部１２２の側面に接するように平坦部１２４の上に形成されている。Ｎｉ／Ａｕゲート電極１０７は、そのｐ型ＧａＮ層１１４の上に形成されている。

ＷＳｉソース電極１０５は、高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上（凸部１２２の上方）に形成され、高濃度ｎ型ＩｎＡｌＧａＮ層１０４とオーミック接触して形成されている。このＷＳｉソース電極１０５をマスクとして、Ｎｉ／Ａｕゲート電極１０７が所謂セルフアライン工程にて形成されている。ＷＳｉソース電極１０５の上方に位置するＮｉ／Ａｕ電極１０８は、ソース電極の一部として機能する。ｎ型ＧａＮ基板１０１の裏面にＴｉ／Ａｌドレイン電極１０９がｎ型ＧａＮ基板１０１にオーミック接触して形成されている。Ｔｉ／Ａｌドレイン電極１０９は、高濃度ｎ型ＧａＮ層１０２と電気的に接続されている。

ここで、ＷＳｉソース電極１０５上方に形成されたＮｉ／Ａｕ電極１０８は、ｐ型ＧａＮ層１１４の上に形成されたＮｉ／Ａｕゲート電極１０７と同じ材料の電極である。

例えば、ｎ型ＧａＮ層１０３の凸部１２２の幅は０．６μｍ、ｎ型ＧａＮ層１０３のキャリア濃度は１×１０¹⁷ｃｍ^-3、ｐ型ＧａＮ層１１４のキャリア濃度は１×１０¹⁸ｃｍ^-3であることが望ましい。

上記構造の電界効果トランジスタでは、ｎ型ＧａＮ層１０３とｐ型ＧａＮ層１１４との接合により発生するビルトインポテンシャルにより、ｎ型ＧａＮ層１０３のポテンシャルエネルギーが上昇する。それにより、ゲート電圧を印加していない状態（ゲート電圧０Ｖ）においてもｎ型ＧａＮ層１０３の凸部１２２を横断するようにｎ型ＧａＮ層１０３内に空乏層が形成され、空乏層によりチャネルが分断される。従って、ゲート電圧を印加していない状態で電流は流れず、所謂ノーマリオフ動作が実現可能となる。

次に本実施形態に係る電界効果トランジスタの製造方法の一例について説明する。図６は同電界効果トランジスタの製造方法を示す断面図である。

まずは、ｎ型ＧａＮ基板１０１の主面上に、ＭＯＣＶＤ法により、膜厚５００ｎｍの高濃度ｎ型ＧａＮ層１０２、膜厚２００ｎｍのｎ型ＧａＮ層１０３、及び膜厚２００ｎｍのｐ型ＧａＮ層１１４が順次エピタキシャル成長される（図６（ａ））。

続いて、例えばＩＣＰ等のドライエッチングにより、具体的には塩素（Ｃｌ₂）を主成分とするドライエッチングにより、ｐ型ＧａＮ層１１４の一部が選択的に除去され開口部１３０が形成され、該開口部１３０からはｎ型ＧａＮ層１０３の表面が露出する（図６（ｂ））。

続いて、ＭＯＣＶＤ法により、膜厚２μｍのｎ型ＧａＮ層１０３、及び膜厚２０ｎｍの高濃度ｎ型ＩｎＡｌＧａＮ層１０４が順次エピタキシャル成長される。さらに例えばスパッタ等によりＷＳｉが高濃度ｎ型ＩｎＡｌＧａＮ層１０４の上に堆積された後、ドライエッチングによりＷＳｉが部分的に除去さて、ＷＳｉソース電極１０５が形成される。

続いて、ＷＳｉソース電極１０５をマスクとして、例えばＩＣＰ等のドライエッチングにより、ｐ型ＧａＮ層１１４の表面が露出するまで高濃度ｎ型ＩｎＡｌＧａＮ層１０４及びｎ型ＧａＮ層１０３の一部が除去される（図６（ｃ））。

続いて、ＷＳｉソース電極１０５をマスクとしたセルフアラインプロセスにより、ｐ型ＧａＮ層１１４の上にＮｉ／Ａｕゲート電極１０７が形成される。このＮｉ／Ａｕゲート電極１０７の形成において、ＷＳｉソース電極１０５の上方にＮｉ／Ａｕ電極１０８が形成される。

最後に、ｎ型ＧａＮ基板１０１の裏面にＴｉ／Ａｌドレイン電極１０９が形成される（図６（ｄ））。

以上、本発明の電界効果トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

例えば、上記実施形態において、本発明の第３の半導体層としてのｐ型ＺｎＯ層１０６又は岩塩構造のｐ型ＮｉＯ層１１２に代わり、構成元素に酸素または硫黄を含み、デラフォサイト構造、カルコゲナイド構造、岩塩構造及びウルツ鉱型構造のいずれかの結晶構造を有する半導体層が用いられても良い。例えば、ｐ型銅アルミニウム酸化物（ＣｕＡｌ₂Ｏ₂）、ｐ型ストロンチウム銅酸化物（ＳｒＣｕ₂Ｏ₂）、ｐ型ランタン銅酸化物、ｐ型ランタン銅セレン酸化物（ＬａＣｕＯＳｅ）、又はｐ型ランタン銅硫化物（ＬａＣｕＳ）等から構成される半導体層が用いられても良い。特にＣｕＡｌ₂Ｏ₂は高い正孔濃度（１×１０¹⁸ｃｍ^-3以上）が得られるため、特に好ましい材料である。このとき、ＺｎＯをはじめとする半導体はパルスレーザ堆積法等の比較的簡便な装置で成膜可能である。さらに、ＺｎＯをはじめとする半導体は、酸やアルカリ等を用いたウェットエッチングプロセスで加工可能であり、このような材料を用いることによりドライエッチングプロセスによる半導体層へのダメージを回避することができる。

また、上記第３の実施形態において、本発明の第３の半導体層としてｐ型ＧａＮ層１１４を例示したが、ＧａＮ層以外の他の窒化物半導体層が用いられても良い。

また、上記実施形態において、本発明の第１の窒化物半導体層として高濃度ｎ型ＧａＮ層１０２を例示したが、ＧａＮ層以外の他の窒化物半導体層が用いられても良い。また、本発明の第２の窒化物半導体層としてｎ型ＧａＮ層１０３を例示したが、ＧａＮ層以外の第１の窒化物半導体層のキャリア濃度より低いキャリア濃度を有する窒化物半導体層が用いられても良い。

また、上記実施形態において、本発明の第１導電型としてｎ型、本発明の第２導電型としてｐ型を例示したが、それぞれが逆の導電型になっていても良い。つまり、ｎ型ＧａＮ層１０３及び高濃度ｎ型ＧａＮ層１０２がそれぞれｎ型半導体層であり、ｐ型ＧａＮ層１１４がｐ型半導体層であるとしたが、それぞれが逆の導電型になっていても良い。

本発明は、電界効果トランジスタ及びその製造方法に有用であり、特に民生機器の電源回路等に用いられるパワートランジスタ及びその製造方法等に有用である。

１０１ｎ型ＧａＮ基板
１０２高濃度ｎ型ＧａＮ層
１０３ｎ型ＧａＮ層
１０４高濃度ｎ型ＩｎＡｌＧａＮ層
１０５ＷＳｉソース電極
１０６、１１７ｐ型ＺｎＯ層
１０７Ｎｉ／Ａｕゲート電極
１０８Ｎｉ／Ａｕ電極
１０９Ｔｉ／Ａｌドレイン電極
１１０サファイア基板
１１１ＡｌＮバッファ層
１１２、１１３ｐ型ＮｉＯ層
１１４ｐ型ＧａＮ層
１２１、１２３切り欠き部
１２２凸部
１２４平坦部
１３０開口部

Claims

第１導電型の第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、平坦部及び凸部が表面に設けられ、前記第１の窒化物半導体層のキャリア濃度よりも低いキャリア濃度を有する第１導電型の第２の窒化物半導体層と、
前記凸部の上方に形成されたソース電極と、
前記第１の窒化物半導体層と電気的に接続されたドレイン電極と、
前記凸部の側面に接するように前記平坦部の上に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極とを備える
電界効果トランジスタ。
前記第３の半導体層は構成元素に酸素または硫黄を含む
請求項１に記載の電界効果トランジスタ。
前記第３の半導体層がデラフォサイト構造、カルコゲナイド構造、岩塩構造及びウルツ鉱型構造のいずれかの結晶構造を有する
請求項２に記載の電界効果トランジスタ。
前記第３の半導体層が窒化物半導体層である
請求項１に記載の電界効果トランジスタ。
前記第１の窒化物半導体層及び前記第２の窒化物半導体層がそれぞれｎ型半導体層であり、
前記第３の半導体層がｐ型半導体層である
請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
前記電界効果トランジスタは、さらに、前記ソース電極の上方に形成された、前記第３の半導体層と同じ材料の半導体層と、前記ソース電極の上方に形成された、前記ゲート電極と同じ材料の電極との少なくともいずれか一方を備える
請求項１に記載の電界効果トランジスタ。
基板上に第１導電型の第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層の上に、平坦部及び凸部が表面に設けられ、前記第１の窒化物半導体層のキャリア濃度よりも低いキャリア濃度を有する第１導電型の第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層の上方にソース電極を形成する工程と、
前記第１の窒化物半導体層と電気的に接続されたドレイン電極を形成する工程と、
前記凸部の側面に接するように前記平坦部の上に第２導電型の第３の半導体層を形成する工程と、
前記第３の半導体層の上にゲート電極を形成する工程とを含む
電界効果トランジスタの製造方法。