TWI789663B - 記憶體元件及其製造方法 - Google Patents

Abstract

一種記憶體元件，包括：基底，包括多個區塊，每一區塊包括階梯區、記憶陣列區與字元線切割區；堆疊結構，位於所述記憶陣列區中的所述基底上，其中所述堆疊結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；第一階梯結構，位於所述階梯區中的所述基底上，其中所述第一階梯結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；以及第二階梯結構的第一部分，位於所述字元線切割區中的所述基底上，其中所述第二階梯結構的所述第一部分包括彼此交互堆疊的多個第一絕緣層與多個導體層，且相鄰的兩個區塊的兩個第二階梯結構的兩個第一部分彼此分隔。

Description

記憶體元件及其製造方法

本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

非揮發性記憶體元件(如，快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘(NOR)快閃記憶體與反及閘(NAND)快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。

本發明提供一種記憶體元件，可將相鄰兩區塊(block)的多個字元線彼此分離。

本發明的一實施例中，一種記憶體元件，包括：基底，包括多個區塊，每一區塊包括階梯區、記憶陣列區與字元線切割區，其中所述記憶陣列區位於所述階梯區與所述字元線切割區之間；堆疊結構，位於所述記憶陣列區中的所述基底上，其中所述堆疊結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；第一階梯結構，位於所述階梯區中的所述基底上，其中所述第一階梯結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；以及第二階梯結構的第一部分，位於所述字元線切割區中的所述基底上，其中所述第二階梯結構的所述第一部分包括彼此交互堆疊的多個第一絕緣層與多個導體層，且相鄰的兩個所述區塊的兩個第二階梯結構彼此分隔。

本發明的一實施例中，一種記憶體元件的製造方法，包括：提供基底，包括多個區塊，每一區塊包括階梯區、記憶陣列區與字元線切割區，其中所述記憶陣列區位於所述階梯區與所述字元線切割區之間；於所述階梯區、所述記憶陣列區與所述字元線切割區中的所述基底上形成堆疊結構，其中所述堆疊結構包括彼此交互堆疊的多個第一絕緣層與多個第二絕緣層；圖案化所述階梯區中的所述堆疊結構，以形成第一階梯結構；圖案化所述字元線切割區中所述堆疊結構，以形成第二階梯結構的第一部分，以使相鄰的兩個所述區塊的兩個第二階梯結構彼此分隔；以及進行取代製程，將所述記憶陣列區的所述堆疊結構、所述階梯區中的所述第一階梯結構以及所述字元線切割區中的所述第二階梯結 構的所述第一部分取代為多個導體層。

基於上述，本發明實施例將相鄰兩區塊(block)之間的堆疊結構圖案化成階梯結構並設置具有反階梯結構的介電層，可使不同區塊的多個字元線彼此分離。

10:基底

20:元件層

30、40:金屬內連線結構

32、42:介電層

34、44:插塞

33:金屬內連線

36、46:導線

90、101:堆疊結構

92、102、102₁₄、102₁₃、102₁₂、102₁₁、102₁₀、102₉、102₈、102₇、102₆、102₅、102₄、102₃、102₂、102₁:絕緣層

94:導體層

106、OP1、OP2、OP3、OP4、OP11、OP12、OP13、OP14、OP21、OP22、OP23、OP24、OP31、OP32、OP33、OP34、OP41、OP42、OP43、OP44:開口

102T:頂絕緣層

103:介電層

103₁、103₂、103₃:島狀介電層

104、104₁₄、104₁₃、104₁₂、104₁₁、104₁₀、104₉、104₈、104₇、104₆、104₅、104₄、104₃、104₂、104₁:犧牲層

105:停止層

107:選擇源極線切割牆

108:電荷儲存結構

110:通道層

111:凹槽

112:絕緣柱

113:絕緣牆

114:導體插塞

115:絕緣頂蓋層

116、119:溝渠

117:間隙壁

118、118₁、118₂、118₃:源極線導體牆

121:水平開口

120:源極線

122:阻障層

124:金屬層

126:閘極層

A1:第一區

A2:第二區

A3:第三區

A4:第四區

B、B1、B2、B3、B4:區塊

C1、C2、C3、C5:接觸窗

CP:垂直通道柱

D1、D2:方向

H1、H2、H3、H4:深度

P1、P2、P3、P4:部分

PL1、PL2、PL3、PL4:支撐結構

R1、R5:周邊區

R2:階梯區

R3:記憶陣列區

R4:字元線切割區

PR1、PR1’、PR2、PR2’:罩幕層

SC1、SC2、SC3、SC4:階梯結構

SC4a、SC4b、SC4c、SC4d、SC4e、SC4f:次階梯結構

SC4₁、SC4₂、SC4₃:島狀階梯結構

T1:第一階段

T2:第二階段

T3:第三階段

T4:第四階段

TSC1、TSC2、TSC4、TSC1’、TSC4':過渡階梯結構

W1、W2、W3、W4、W5:寬度

I-I、II-II、A-A、B-B、C-C:切線

圖1是依照本發明一實施例所繪示的一種三維記憶體元件的上視圖。

圖2A至圖2P是依照本發明一實施例所繪示的一種三維記憶體元件製造方法的剖面示意圖。

圖3是繪示圖1切線A-A、B-B、C-C的剖面示意圖。

圖4A、5A、6A、7A分別是依照本發明實施例所繪示的一種三維記憶體元件的上視圖。

圖4B、5B、6B、7B分別是圖4A、5A、6A、7A的切線I-I的剖面圖。

圖1是依照本發明一實施例所繪示的一種三維記憶體元件的上視圖。圖2A至圖2P是依照本發明一實施例所繪示的一種三維記憶體元件製造方法的剖面示意圖。圖2A至圖2P是沿著圖1切線I-I的剖面示意圖。為清楚起見，在圖1中僅繪示出部分的構件。

請參照圖1與圖2A，三維記憶體元件100形成於基底10。沿著方向D2方向基底10分割為延著方向D2排列的多個區塊B，例如是區塊B1、B2、B3與B4。沿著方向D1，每一區塊B包括周邊區R1、階梯區R2、記憶陣列區R3、字元線切割區R4以及周邊區R5。沿著D2方向，每一區塊B包括第一區A1、第二區A2與第三區A3與第四區A4。

三維記憶體元件100包括沿著方向D1方向延伸的多個源極線導體牆(source line slit)118以及選擇源極線切割牆(Selective Source Line cut slit)107。有一些源極線導體牆(source line slit)118在相鄰的兩區塊B的第四區A4與第一區A1之間，從階梯區R2延伸至字元線切割區R4。有另一些源極線導體牆118在每一區塊B的第二區A2與第三區A3之間，從記憶陣列區R3延伸至字元線切割區R4。選擇源極線切割牆107，位於每一區塊B的第一區A1與第二區A2之間以及第三區A3與第二區A4之間。

在本揭露的實施例中，三維記憶體元件100的字元線切割區R4與周邊區R5具有階梯結構SC4。階梯結構SC4包括部分P3與部分P4。部分P3與部分P4分別位於字元線切割區R4與周邊區R5，且彼此以介電層103分離。藉此，可使得相鄰兩區塊B之間的多個字元線彼此分離。

三維記憶體元件100可以參照圖2A至2P的製造方法來形成，但本發明並不限於此。

請參照圖2A，在基底10上依序形成元件層20以及金屬內連線結構30。基底10可為半導體基底，例如含矽基底。元件層20可以包括主動元件或是被動元件。主動元件例如是電晶體、二 極體等。被動元件例如是電容器、電感等。電晶體可以是N型金氧半(NMOS)電晶體、P型金氧半(PMOS)電晶體或是互補式金氧半元件(CMOS)。

金屬內連線結構30可以包括多層介電層32以及形成在多層介電層32中的金屬內連線33。金屬內連線33包括多個插塞34與多個導線36等。介電層32分隔相鄰的導線36。導線36之間可藉由插塞34連接，且導線36可藉由插塞34連接到元件層20。

請參照圖2A，於金屬內連線結構30上形成堆疊結構90。堆疊結構90包括交替堆疊的多個絕緣層92與多個導體層94。在一實施例中，絕緣層92的材料包括氧化矽，而導體層94的材料包括摻雜多晶矽。

請參照圖1與圖2A，圖案化堆疊結構90，以形成凹槽111，並在溝槽111中填入介電層95(例如是氧化矽)。在堆疊結構90上形成堆疊結構101。堆疊結構101包括交替堆疊的多個絕緣層102與多個犧牲層104。絕緣層102包括頂絕緣層102T、102₁₄、102₁₃、102₁₂、102₁₁、102₁₀、102₉、102₈、102₇、102₆、102₅、102₄、102₃、102₂、102₁。犧牲層104包括104₁₄、104₁₃、104₁₂、104₁₁、104₁₀、104₉、104₈、104₇、104₆、104₅、104₄、104₃、104₂、104₁。絕緣層102與犧牲層104又可分別稱為第一絕緣層102與第二絕緣層104。在一實施例中，絕緣層102的材料包括氧化矽，而犧牲層104的材料包括氮化矽。之後，在堆疊結構101上形成停止層105。停止層105的材料與絕緣層102以及犧牲層104不同，例如是多晶矽。在一實施例中，堆疊結構101與停止層105位於每一區塊B的周邊區R1、階梯區R2、記憶陣列區R3、字元線切 割區R4以及周邊區R5上。

請參照圖2B至2K，將周邊區R1、階梯區R2、字元線切割區R4以及周邊區R5的堆疊結構101的犧牲層104與絕緣層102圖案化，以分別形成階梯結構SC1、SC2、SC3與SC4，如圖2B至2K所示。在一些實施例中，階梯結構SC1、SC2、SC3與SC4經由四階段的圖案化製程來形成，但本發明不以此為限。在圖2B至2D說明第一階段T1的圖案化製程。在圖2E至2I說明第二階段T2的圖案化製程。在圖2J說明第三階段T3的圖案化製程。在圖2K說明第四階段T4的圖案化製程。

請參照圖2B，將停止層105圖案化，以形成開口OP1、OP2、OP3與OP4。開口OP1裸露出周邊區R1與階梯區R2的堆疊結構101的頂絕緣層102T，開口OP2裸露出階梯區R2的堆疊結構101的頂絕緣層102T，開口OP3裸露出階梯區R2的堆疊結構101的頂絕緣層102T，開口OP4裸露出字元線切割區R4以及周邊區R5的堆疊結構101的頂絕緣層102T。

請參照圖2B，進行第一階段T1的圖案化製程。在停止層105與的頂絕緣層102T上形成罩幕層PR1。罩幕層PR1例如是圖案化的光阻層。罩幕層PR1具有開口OP11、OP12、OP13、OP14，其分別小於開口OP1、OP2、OP3與OP4。接著，以罩幕層PR1為罩幕，進行蝕刻製程，以將堆疊結構101的圖案化，從而將開口OP11、OP12、OP13、OP14的圖案轉移至頂絕緣層102T以及犧牲層104₁₄。

請參照圖2C，對罩幕層PR1進行修整(trim)，以形成罩幕層PR1’。罩幕層PR1’具有開口OP21、OP22、OP23與OP24， 其分別大於開口OP11、OP12、OP13、OP14，且小於分別小於開口OP1、OP2、OP3、OP4，裸露出頂絕緣層102T以及頂絕緣層102₁₄的頂面以及頂絕緣層102T以及犧牲層104₁₄的側壁。

請參照圖2D，以罩幕層PR1’以及具有開口OP11、OP12、OP13、OP14的頂絕緣層102T以及犧牲層104₁₄為罩幕，進行蝕刻製程，以將堆疊結構101圖案化，從而將開口OP21、OP22、OP23與OP24的圖案轉移至頂絕緣層102T以及犧牲層104₁₄，並將開口OP11、OP12、OP13、OP14的圖案轉移到絕緣層102₁₄以及犧牲層104₁₃。

請參照圖2E，移除罩幕層PR1’，之後，進行第二階段T2的圖案化製程。在停止層105與堆疊結構101上形成罩幕層PR2。罩幕層PR2例如是圖案化的光阻層。罩幕層PR2具有開口OP31、OP32、OP33與OP34。開口OP31、OP32、OP33分別小於開口OP11、OP12、OP13，而開口OP34的大小與開口OP14相等，且與開口OP14對齊。

請參照圖2F，以罩幕層PR2為罩幕，進行蝕刻製程，以將堆疊結構101的圖案化，從而將開口OP31、OP32、OP33與OP34的圖案轉移至絕緣層102₁₃以及犧牲層104₁₂。

請參照圖2G，對罩幕層PR2進行修整(trim)，以形成罩幕層PR2’。罩幕層PR2’具有開口OP41、OP42與OP43，其分別大於開口OP31、OP32與OP33，且分別小於開口OP11、OP12、OP13。開口OP41大於開口OP14與OP34，且等於開口OP24。開口OP41、OP42與OP43分別裸露出絕緣層102₁₃、102₁₂的頂面以及絕緣層102₁₃與犧牲層104₁₂的側壁。開口OP44裸露出絕緣層 102₁₄、102₁₂的頂面以及頂絕緣層102T、絕緣層102₁₄、102₁₃以及犧牲層104₁₄、104₁₃、104₁₂的側壁。

請參照圖2H，以罩幕層PR2’、具有開口OP31、OP32、OP33的絕緣層102₁₃以及犧牲層104₁₂以及具有開口OP14的絕緣層102₁₄以及犧牲層104₁₃為罩幕，將堆疊結構101圖案化。開口OP41、OP42與OP43的圖案被轉移至絕緣層102₁₃與犧牲層104₁₂。開口OP44的圖案被轉移至絕緣層102₁₄與犧牲層104₁₃。開口OP31、OP32、OP33與開口OP14的圖案被轉移至絕緣層102₁₂與犧牲層104₁₁。

請參照圖2I，移除罩幕層PR2’。至此，形成了過渡階梯結構TSC1、TSC2、階梯結構SC3以及過渡階梯結構TSC4。

請參照圖1與2J，進行第三階段T3的圖案化製程。形成罩幕層(未示出)，對過渡階梯結構TSC1、TSC2、TSC4進行選擇性蝕刻製程，以形成過渡階梯結構TSC1’、階梯結構SC2以及過渡階梯結構TSC4’。之後將罩幕層移除。

請參照圖1與2K，進行第四階段T4的圖案化製程。形成罩幕層(未示出)，對過渡階梯結構TSC1’以及TSC4’進行選擇性蝕刻製程，以形成階梯結構SC1以及SC4。階梯結構SC1位於周邊區R1與階梯區R2之中。階梯結構SC2、SC3位於階梯區R2中。階梯結構SC4位於字元線切割區R4以及周邊區R5之中。之後將罩幕層移除。

階梯結構SC1、SC2、SC3、SC4的側面輪廓分別大致呈對稱結構。階梯結構SC1與SC4向基底10的方向延伸，至裸露出絕緣層102₁。因此，階梯結構SC1的深度H1大於階梯結構SC2 的深度H2。階梯結構SC2的深度H2大於階梯結構SC3的深度H3。階梯結構SC4的深度H4與階梯結構SC1的深度H1相等。但階梯結構SC4的階梯數小於階梯結構SC1的階梯數。舉例來說，在圖2K中，階梯結構SC4的階梯數為4，階梯結構SC1的階梯數為6。階梯結構SC4的第一階的高度是階梯結構SC1的第一階與第二階的高度和。階梯結構SC4的第二階的高度是階梯結構SC1的第三階與第四階的高度和。階梯結構SC4的第三階的高度等於階梯結構SC1的第五階的高度。階梯結構SC4的第四階的高度等於階梯結構SC1的第六階的高度。

此外，階梯結構SC1包括部分P1與P2；階梯結構SC4包括部分P3與P4。部分P1位於周邊區R1；部分P2位於階梯區R2。部分P1與部分P2彼此分離。部分P3位於字元線切割區R4；部分P4位於周邊區R5。部分P3與部分P4彼此分離。

請參照圖1與2K，再者，階梯結構SC1的部分P2、階梯結構SC2、SC3以及階梯結構SC4的部分P3位於每個區塊B的階梯區R2的第一區A1、第二區A2、第三區A3與第四區A4。在記憶陣列區R3，其停止層105以及堆疊結構101與90並未被圖案化，因此，並未形成階梯結構。

請參照圖2L，在基底10上方形成介電層103，以覆蓋階梯結構SC1、SC2、SC3以及SC4。介電層103具有反階梯結構。介電層103的材料例如是氧化矽。介電層103的形成方法例如是形成介電材料層，以填覆蓋階梯結構SC1、SC2、SC3以及SC4以及停止層105。之後再以進行停止層105為停止層，進行平坦化製程，例如是化學機械研磨製程，以移除停止層105以上的介電 材料層。

請參照圖2M，移除停止層105。於堆疊結構101上方形成絕緣頂蓋層115。在一實施例中，絕緣頂蓋層115的材料包括氧化矽。之後，進行圖案化製程，移除記憶陣列區R3的部分絕緣頂蓋層115、部分堆疊結構101與部分堆疊結構90，以形成穿過絕緣頂蓋層115、堆疊結構101與堆疊結構90的一個或多個開口106。在一實施例中，開口106可具有略微傾斜的側壁，如圖2M所示。在另一實施例中，開口106可具有大致垂直的側壁(未示出)。在一實施例中，開口106又稱為垂直通道(vertical channel；VC)孔洞。之後於開口106中形成垂直通道柱CP。垂直通道柱CP可以以下所述的方法來形成。

請參照圖2M，於開口106的側壁上形成電荷儲存結構108。電荷儲存結構108與絕緣頂蓋層115、絕緣層102、犧牲層104、絕緣層92以及導體層94接觸。在一實施例中，電荷儲存結構108為氧化物/氮化物/氧化物(ONO)複合層。在一實施例中，電荷儲存結構108以間隙壁的形式形成於開口106的側壁上，而裸露出開口106的底面。

然後，請參照圖2M，於電荷儲存結構108上形成通道層110。在一實施例中，通道層110的材料包括多晶矽。在一實施例中，通道層110覆蓋開口106的側壁上的電荷儲存結構108，並且在開口106的底面也覆蓋通道層110。接著，於開口106的下部形成絕緣柱112。在一實施例中，絕緣柱112的材料包括氧化矽。之後，於開口106的上部形成導體插塞114，且導體插塞114與通道層110接觸。在一實施例中，導體插塞114的材料包括多晶矽。 通道層110、以及導體插塞114可合稱為垂直通道柱CP。電荷儲存結構108環繞於垂直通道柱CP的垂直外表面。

在一些實施例中，在形成開口106、電荷儲存結構108以及垂直通道柱CP時，也同時在階梯區R2以及字元線切割區R4形成支撐結構PL1、PL2、PL3與PL4，以避免階梯結構SC1的部分P2、階梯結構SC2、SC3以及階梯結構SC4的部分P3在後續移除犧牲層104的過程中倒塌。支撐結構PL1、PL2、PL3與PL4可分別與電荷儲存結構108以及垂直通道柱CP所組合的結構具有相同的結構，但本發明不以此為限。在其他的實施例中，支撐結構PL1、PL2、PL3與PL4可以另外形成，且其結構可與電荷儲存結構108以及垂直通道柱CP所組合的結構不同。在本實施例中，在後續的過程中，階梯結構SC1的部分P1、階梯結構SC4的部分P4以及階梯區R2的第二區A2與第三區A3犧牲層104不會被移除，因此，在階梯結構SC1的部分P1、階梯結構SC4的部分P4以及階梯區R2的第二區A2與第三區A3無須形成支撐結構。

請參照圖1與2N，進行圖案化製程，移除在相鄰兩區塊B之間，例如區塊B1的第四區A4與區塊B2的第一區A1之間的絕緣頂蓋層115、部分堆疊結構101與部分堆疊結構90，以形成穿過絕緣頂蓋層115與堆疊結構101以及穿過部分堆疊結構90的多個溝渠116。在一實施例中，溝渠116可具有大致垂直的側壁，如圖2N所示。在另一實施例中，溝渠116可具有略微傾斜的側壁(未示出)。溝渠116裸露出絕緣頂蓋層115、犧牲層104、絕緣層102、絕緣層92與導體層94的側壁。

請參照圖1與2N，之後，進行選擇性蝕刻製程，使蝕刻 劑經由溝渠116流經兩側的第一區A1與第四區A4，再流經第二區A2與第三區A3。藉此，以移除階梯結構SC1的部分P2、階梯結構SC2、SC3以及階梯結構SC4的部分P3的犧牲層104，形成多個水平開口121。水平開口121裸露出在記憶陣列區R3的部分電荷儲存結構108以及絕緣層102的側壁，並且裸露出部分支撐結構PL1、PL2、PL3與PL4的側壁。在此過程中，由於支撐結構PL1、PL2、PL3與PL4的設置，因此，可以避免階梯結構SC1的部分P2、階梯結構SC2、SC3以及階梯結構SC4的部分P3發生倒塌。選擇性蝕刻製程可以是等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所採用的蝕刻劑例如是熱磷酸。蝕刻劑經由溝渠116流入每個區塊B的階梯區R2、記憶陣列區R3、字元線切割區R4的第一區A1與第四區A4，再延伸至記憶陣列區R3與字元線切割區R4的第二區A2與第三區A3。

請參照圖1與2N，介電層103將階梯結構SC1的部分P1與P2彼此分隔，且將階梯結構SC4的部分P3與P4彼此分隔。因此，階梯結構SC1的部分P1以及階梯結構SC4的部分P4的犧牲層104被介電層103阻擋且不會被移除，因而被保留下來。此外，在一些實施例中，在進行選擇性蝕刻製程以移除犧牲層104之前，在階梯區R2的第二區A2與第三區A3周圍形成絕緣牆113。因此，當蝕刻劑經由溝渠116流經兩側的第一區A1與第四區A4之後，由於絕緣牆113的阻擋，使得蝕刻劑無法再流經階梯區R2的第二區A2與第三區A3，因此階梯區R2的第二區A2與 第三區A3的犧牲層104未被移除，而保留下來。

請參照圖2N，然後，於溝渠116以及水平開口121中形成導體層。導體層例如是包括阻障層122以及金屬層124。在一實施例中，阻障層122的材料包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合，而金屬層124的材料包括鎢(W)。在水平開口121中的導體層做為閘極層126。

請參照圖2N，階梯結構SC1的部分P2、階梯結構SC2、SC3以及階梯結構SC4的部分P3的犧牲層104被取代為閘極層126。階梯結構SC1的部分P1以及階梯結構SC4的部分P4的犧牲層104被保留下來。階梯結構SC1的部分P1與P2具有對稱的側面輪廓，但由不同的材料層堆疊而成。階梯結構SC1的部分P1是由絕緣層102與犧牲層104堆疊而成；階梯結構SC1的部分P2是由絕緣層102與閘極層126堆疊而成。階梯結構SC2、SC3分別是由絕緣層102與閘極層126堆疊而成，且分別具有對稱結構。階梯結構SC4的部分P3與P4具有對稱的側面輪廓，但由不同的材料層堆疊而成。階梯結構SC4的部分P3是由絕緣層102與閘極層126堆疊而成；階梯結構SC4的部分P4是由絕緣層102與犧牲層104堆疊而成。在一些實施例中，在階梯區R2的階梯結構SC1的部分P2以及階梯結構SC2、SC3可以合稱為階梯結構SC。階梯結構SC1的部分P2以及階梯結構SC2、SC3可以分別稱為階梯結構SC的次階梯結構。在本實施例中，是以三個次階梯結構(例如P2、SC2、SC3)來說明，然而，本發明不以此為限，階梯結構 SC可以包括更多或更少的次階梯結構。

請參照圖2N，接著，在溝渠116的側壁形成間隙壁117。間隙壁117包括與絕緣層102不同的介電材料，例如是氮化矽或是氧化矽/氮化矽/氧化矽複合層。之後，將記憶陣列區R3中的堆疊結構90的中間的導體層94移除，再移除導體層94上下的絕緣層92，以在堆疊結構90中形成水平開口(未示出)。之後再於溝渠116以及水平開口之中填入導體層。在水平開口中的導體層與其上下方的導體層94共同形成源極線120。

請參照圖2O，在溝渠116中形成導體層，以形成用於傳導來自源極線120的電流的源極線導體牆(source line slit)118。間隙壁117隔離源極線導體牆118以避免與閘極層126接觸。

請參照圖1與2P，其後，於周邊區R1與R5形成接觸窗C1與C5，以與金屬內連線結構30的導體層36電性連接。於階梯區R2的第一區A1與第四區A4中形成多個接觸窗C2，以與閘極層126的末端連接。於階梯區R2的第二區A2與第三區A3形成多個接觸窗(未示出)，以與金屬內連線結構30的導體層36電性連接。於記憶陣列區R3中形成多個接觸窗C3，以與垂直通道柱CP的導體插塞114電性連接。接觸窗C1、C2、C3與C5可以同時形成或分別形成。此外，接觸窗C1、C2、C3與C5可以分別包括一個或多個插塞。接觸窗C1、C2、C3與C5的多個插塞可以同時形成或是分別形成。在一實施例中，接觸窗C1、C2、C3與C5的每一者可包括阻障層以及導體層。阻障層的材料例如是鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合，導體層的材料例如是鎢(W)。此外，在本實施例中，如圖2P所示， 於字元線切割區R4不會形成接觸窗，也就是說，字元線切割區R4是不包括接觸窗的。

在一些實施例中，由於階梯結構SC1的部分P1不會電性連接接觸窗C1，階梯結構SC4的部分P3不會形成接觸窗，階梯結構SC4的部分P4不會電性連接接觸窗C5，因此，階梯結構SC1的部分P1以及階梯結構SC4又可稱為虛設階梯結構。

請參照圖1與2P，形成金屬內連線結構40。金屬內連線結構40可以包括多層介電層42以及形成在多層介電層42中的多個插塞44與多個導線46等。介電層42分隔相鄰的導線46。導線46之間可藉由插塞44連接，且導線46可與接觸窗C1、C2、C3及C5電性連接。與接觸窗C3連接的導線46，可做為位元線BL。

其後，再進行後續的相關製程，以完成記憶體元件的製作。

請參照圖1、2P與3，在本發明的一些實施例中，在每一區塊B中，在字元線切割區R4的階梯結構SC4的部分P3與在周邊區R5的階梯結構SC4的部分P4彼此分離且完全被介電層103分隔，如圖2P所示。相鄰兩區塊B(例如區塊B2與B3)的階梯結構SC4的部分P3也是彼此分離且完全被介電層103分隔。因此，相鄰兩區塊B(例如區塊B2與B3)的相同水平高度的閘極層(多個字元線)126彼此分離且被介電層103分隔，如圖3所示。

請參照圖1、2K與2L，在以上的實施例中，每一區塊B的階梯結構SC4均從字元線切割區R4的第一區A1連續延伸至第四區A4。因此，階梯結構SC4的部分P3與在周邊區R5的階梯結構SC4的部分P4彼此分離，而在其彼此之間形成的溝渠119會從 區塊B1連續延伸至區塊B4。因此，位於字元線切割區R4與周邊區R5之間的介電層103也會填入此溝渠119之中，而從區塊B1連續延伸至區塊B4。

請參照圖4A與4B，在另一些實施例中，字元線切割區R4與周邊區R5的階梯結構SC4不是從第一區A1連續延伸至第四區A4，而是包括多個島狀階梯結構SC4₁、SC4₂以及SC4₃。島階梯結構SC4₁、SC4₂以及SC4₃分別形成在相鄰兩區塊B之間的源極線導體牆(source line slit)118的末端。亦即，島狀階梯結構SC4₁形成在區塊B1的第四區A4與區塊B2的第一區A1、島狀階梯結構SC4₂形成在區塊B2的第四區A4與區塊B3的第一區A1、島狀階梯結構SC4₃形成在區塊B3的第四區A4與區塊B4的第一區A1。在一些實施例中，島階梯結構SC4₁、SC4₂以及SC4₃經由四階段(即T1、T2、T3與T4)的圖案化製程來形成，但本發明不以此為限。

因此，各區塊B的介電層103不是從字元線切割區R4的第一區A1連續延伸至第四區A4，而是包括彼此分離的島狀介電層103₁、103₂、103₃。島狀介電層103₁、103₂、103₃分別形成在相鄰兩區塊B之間的源極線導體牆(source line slit)118(亦即，118₁、118₂、118₃)的末端，如圖4A所示。亦即，介電層103形成在相鄰兩區塊B之間。舉例來說，島狀介電層103₁形成在區塊B1的第四區A4與區塊B2的第一區A1、島狀介電層103₂形成在區塊B2的第四區A4與區塊B3的第一區A1、島狀介電層103₃形成在區塊B3的第四區A4與區塊B4的第一區A1。

在島狀介電層103₁、103₂、103₃接近記憶陣列區R3一側 的次階梯結構SC4₁、SC4₂以及SC4₃的部分P3是由絕緣層102與閘極層126堆疊而成。在島狀介電層103₁、103₂、103₃遠離記憶陣列區R3一側的次階梯結構SC4₁、SC4₂以及SC4₃的部分P4是由絕緣層102與犧牲層104堆疊而成。階梯結構SC4₁、SC4₂以及SC4₃的其他部分可以是由絕緣層102與閘極層126堆疊而成，或是由絕緣層102與犧牲層104堆疊而成，或其組合。

請參照圖1與4A，在以上的實施例中，字元線切割區R4的寬度W4相當小，例如是小於周邊區R1的寬度W1、階梯區R2的寬度W2或記憶陣列區R3的寬度W3。

請參照圖5A與5B，在另一實施例中，字元線切割區R4的寬度W4可以等於階梯區R2的寬度W2。在字元線切割區R4與周邊區R5的階梯結構SC4可以包括多個次階梯結構SC4a、SC4b、SC4c。次階梯結構SC4a可與階梯結構SC3具有相似的寬度與側面輪廓、次階梯結構SC4b可與階梯結構SC2具有相似的寬度與側面輪廓、次階梯結構SC4c可與階梯結構SC1具有相似的寬度與側面輪廓。次階梯結構SC4a、SC4b是由絕緣層102與閘極層126堆疊而成。次階梯結構SC4c包括彼此分離的部分P3與P4。次階梯結構SC4c的部分P3是由絕緣層102與閘極層126堆疊而成；次階梯結構SC4c的部分P4是由絕緣層102與犧牲層104堆疊而成。在一些實施例中，次階梯結構SC4a是經由第一階段T1與第二階段T2的圖案化製程來形成；次階梯結構SC4b是經由第一階段T1、第二階段T2與第三階段T3的圖案化製程來形成；次階梯結構SC4c是經由第一階段T1、第二階段T2、第三階段T3與第四階段T4的圖案化製程來形成，但本發明不以此為限。

次階梯結構SC4c的部分P3與P4之間的介電層103從區塊B1連續延伸至區塊B4，以使相鄰區塊B的閘極層(字元線)126彼此分離，如圖5A所示。

請參照圖6A與6B，在又一實施例中，在字元線切割區R4與周邊區R5的階梯結構SC4可與在周邊區R1與階梯區R2的階梯結構SC1具有相同的寬度與相似的側面輪廓。同樣地，階梯結構SC4包括彼此分離的部分P3與P4。階梯結構SC4的部分P3是由絕緣層102與閘極層126堆疊而成；階梯結構SC4的部分P4是由絕緣層102與犧牲層104堆疊而成。在一些實施例中，階梯結構SC4經由四階段(即T1、T2、T3與T4)的圖案化製程來形成，但本發明不以此為限。

階梯結構SC4的部分P3與P4之間的介電層103從區塊B1連續延伸至區塊B4，以使相鄰區塊B的閘極層(字元線)126彼此分離，如圖6A所示。

請參照圖7A與7B，在又一實施例中，在字元線切割區R4與周邊區R5的階梯結構SC4包括多個次階梯結構SC4d、SC4e、SC4f。次階梯結構SC4d、SC4e、SC4f的寬度分別小於階梯結構SC3、SC2以及SC1的寬度。次階梯結構SC4d、SC4e分別是由絕緣層102與閘極層126堆疊而成。次階梯結構SC4f包括彼此分離的部分P3與P4。次階梯結構SC4f的部分P3是由絕緣層102與閘極層126堆疊而成；階梯結構SC4f的部分P4是由絕緣層102與犧牲層104堆疊而成。在一些實施例中，次階梯結構SC4d是經由第一階段T1與第二階段T2的圖案化製程來形成；次階梯結構SC4e是經由第一階段T1、第二階段T2與第三階段T3 的圖案化製程來形成；次階梯結構SC4f是經由第一階段T1、第二階段T2、第三階段T3與第四階段T4的圖案化製程來形成，但本發明不以此為限。

階梯結構SC4f的部分P3與P4之間的介電層103從區塊B1連續延伸至區塊B4，以使相鄰區塊B的閘極層(字元線)126彼此分離，如圖7A所示。

在本實施例中，本發明實施例將相鄰兩區塊之間的堆疊結構圖案化成彼此分離的兩個部分的階梯結構，並在其彼此之間設置具有反階梯結構的介電層，以使不同區塊的多個字元線彼此分離，避免兩個區塊的多個字元線之間發生短路。再者，由於相鄰兩區塊之間的階梯結構可以與階梯區的階梯結構同時形成，因此可與現有的製程整合，不會增加製造的成本與負擔。

10:基底

20:元件層

30:金屬內連線結構

32:介電層

34:插塞

36:導線

90、101:堆疊結構

92、102₁₄、102₁₃、102₁₂、102₁₁、102₁₀、102₉、102₈、102₇、102₆、102₅、102₄、102₃、102₂、102₁:絕緣層

94:導體層

102T:頂絕緣層

103:介電層

104₁₄、104₁₃、104₁₂、104₁₁、104₁₀、104₉、104₈、104₇、104₆、104₅、 104₄、104₃、104₂、104₁:犧牲層

105:停止層

119:溝渠

P1、P2、P3、P4:部分

SC1、SC2、SC3、SC4:階梯結構

I-I、II-II:切線

R1、R5:周邊區

R2:階梯區

R3:記憶陣列區

R4:字元線切割區

Claims (10)

1. 一種記憶體元件，包括：基底，包括多個區塊，每一區塊包括階梯區、記憶陣列區與字元線切割區，其中所述記憶陣列區位於所述階梯區與所述字元線切割區之間；堆疊結構，位於所述記憶陣列區中的所述基底上，其中所述堆疊結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；第一階梯結構，位於所述階梯區中的所述基底上，其中所述第一階梯結構包括彼此交互堆疊的多個第一絕緣層與多個導體層；以及第二階梯結構的第一部分，位於所述字元線切割區中的所述基底上，其中所述第二階梯結構的所述第一部分包括彼此交互堆疊的多個第一絕緣層與多個導體層，且相鄰的兩個所述區塊的兩個第二階梯結構的兩個第一部分彼此分隔，其中所述字元線切割區不包括接觸窗。
2. 如請求項1所述的記憶體元件，其中所述第二階梯結構具有多組的次階梯結構，位於所述多個區塊中。
3. 如請求項1所述的記憶體元件，其中所述第二階梯結構包括多個島狀階梯結構，每一島狀階梯結構位於相鄰兩個區塊之間。
4. 如請求項1所述的記憶體元件，其中所述第二階梯結構的階梯數小於所述第一階梯結構的階梯數。
5. 如請求項1所述的記憶體元件，更包括：多個第一接觸窗，分別連接所述第一階梯結構的所述多個導體層；多個第一支撐柱，貫穿所述第一階梯結構的所述多個第一絕緣層與所述多個導體層；以及多個第二支撐柱，貫穿所述第二階梯結構的所述第一部分的所述多個第一絕緣層與所述多個導體層。
6. 如請求項5所述的記憶體元件，其中：所述基底更包括周邊區，所述字元線切割區位於記憶陣列區與所述周邊區之間；以及所述第二階梯結構的第二部分，位於所述周邊區中的所述基底上，其中所述第二階梯結構的所述第二部分包括彼此交互堆疊的多個第一絕緣層與多個第二絕緣層。
7. 如請求項6所述的記憶體元件，其中所述第一階梯結構的所述多個導體層連接所述堆疊結構的所述多個導體層以及所述第二階梯結構的所述第一部分的所述多個導體層，且與所述第二階梯結構的所述第二部分的所述多個第二絕緣層彼此分離，且所述第二階梯結構的所述第一部分與所述第二階梯結構的所述第二部分被具有反階梯結構的介電層分離，且所述具有反階梯結構的所述介電層在所述多個區塊連續延伸。
8. 一種記憶體元件的製造方法，包括：提供基底，包括多個區塊，每一區塊包括階梯區、記憶陣列 區與字元線切割區，其中所述記憶陣列區位於所述階梯區與所述字元線切割區之間；於所述階梯區、所述記憶陣列區與所述字元線切割區中的所述基底上形成堆疊結構，其中所述堆疊結構包括彼此交互堆疊的多個第一絕緣層與多個第二絕緣層；圖案化所述階梯區中的所述堆疊結構，以形成第一階梯結構；圖案化所述字元線切割區中所述堆疊結構，以形成第二階梯結構的第一部分，以使相鄰的兩個所述區塊的兩個第二階梯結構的兩個第一部分彼此分隔；進行取代製程，將所述記憶陣列區的所述堆疊結構、所述階梯區中的所述第一階梯結構以及所述字元線切割區中的所述第二階梯結構的所述第一部分的多個第二絕緣層取代為多個導體層；以及於所述階梯區形成多個第一接觸窗以與所述多個導體層的末端連接，但不於所述字元線切割區形成接觸窗。
9. 如請求項8所述的記憶體元件的製造方法，其中所述基底更包括周邊區，所述字元線切割區位於記憶陣列區與所述周邊區之間，且所述堆疊結構更形成在所述周邊區中的所述基底上，且在進行所述圖案化所述階梯區中的所述堆疊結構時，更包括圖案化所述周邊區中的所述堆疊結構，以形成所述第二階梯結構的第二部分，所述第二階梯結構的所述第二部分與所述第二階梯結構的所述第一部分彼此分隔。
10. 如請求項9所述的記憶體元件的製造方法，更包括在所述第二階梯結構的所述第一部分與所述第二階梯結構的所述第二部分之間形成具有反階梯結構的介電層，以使相鄰的兩個所述區塊的兩個第二階梯結構的所述第一部分彼此分隔分離。

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