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TWI788042B - 感測放大器以及半導體記憶體裝置 - Google Patents

感測放大器以及半導體記憶體裝置 Download PDF

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TWI788042B
TWI788042B TW110137359A TW110137359A TWI788042B TW I788042 B TWI788042 B TW I788042B TW 110137359 A TW110137359 A TW 110137359A TW 110137359 A TW110137359 A TW 110137359A TW I788042 B TWI788042 B TW I788042B
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李碩宰
元福淵
金暻旻
金東建
Myeong Sik Ryu
白寅碩
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種感測放大器，包含：位元線感測放大器，包含在第一方向上彼此間隔開的第一電晶體及第二電晶體；第二導電線，經組態以將第一電晶體電連接至第二電晶體，且在第一方向上延伸；以及局部感測放大器，經組態以至少部分地與第二導電線交疊，且設置於第一電晶體與第二電晶體之間。局部感測放大器包含：主動區；多個閘極圖案，至少部分地在第一方向上延伸且設置於主動區上；第一接觸件，設置於多個閘極圖案之間，且包含在第一方向上延伸的長邊及在與第一方向交叉的第二方向上延伸的短邊；以及第一導電線，電連接至第一接觸件，同時在平面視圖中與第一接觸件交疊，且包含在第一方向上延伸的第一導電區。

Description

感測放大器以及半導體記憶體裝置
本揭露是關於感測放大器及包含感測放大器的半導體記憶體裝置。 [相關申請的交叉參考]
本美國非臨時專利申請案主張2020年11月3日在韓國智慧財產局申請的韓國專利申請案第10-2020-0145306號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
隨著電子行業的發展，對於提供大量功能、以高速度操作以及具有最小大小的電子組件的需求不斷增長。半導體記憶體裝置是這些電子組件中的一者的實例。半導體記憶體裝置包含記憶胞及用以驅動記憶胞的周邊電路。可減小周邊電路的面積以改良半導體記憶體裝置的積體密度。
周邊電路包含用於放大位元線BL與互補位元線BLB之間的電壓差的感測放大器。隨著半導體記憶體裝置的積體密度增加，感測放大器的面積減小。因此，感測放大器中的接觸面積亦減小。然而，接觸面積的減小引起半導體記憶體裝置的效能的劣化。
本揭露的至少一個實施例提供一種感測放大器，其操作效能藉由增加主動區中的接觸面積來改良。
本揭露的至少一個實施例亦提供一種感測放大器，其中閘極圖案延伸的方向及設置於閘極圖案上的導電線延伸的方向彼此一致。
根據例示性實施例，感測放大器包含：位元線感測放大器，包含在第一方向上彼此間隔開的第一電晶體及第二電晶體；第二導電線，經組態以將第一電晶體電連接至第二電晶體，且在第一方向上延伸；以及局部感測放大器，經組態以至少部分地與第二導電線交疊，且設置於第一電晶體與第二電晶體之間。局部感測放大器包含：主動區；多個閘極圖案，至少部分地在第一方向上延伸且設置於主動區上；第一接觸件，設置於多個閘極圖案之間，且包含在第一方向上延伸的長邊及在與第一方向交叉的第二方向上延伸的短邊；以及第一導電線，電連接至第一接觸件，同時在平面視圖中與第一接觸件交疊，且包含在第一方向上延伸的第一導電區。
根據例示性實施例，半導體記憶體裝置包含：記憶胞陣列，包含多個記憶胞；位元線感測放大器，包含經組態以在多個記憶胞的感測操作期間感測位元線與互補位元線之間的電位差的第一電晶體及第二電晶體；主動區，由將第一電晶體電連接至第二電晶體的第二導電線橫越；閘極圖案，在平面視圖中至少部分地與第二導電線交疊，且在第二導電線延伸的第一方向上延伸；第一導電線，在第一方向上延伸而不與閘極圖案及第二導電線至少部分地交疊；以及第一接觸件，與第一導電線交疊，且包含在第一方向上延伸的長邊及在與第一方向交叉的第二方向上延伸的短邊。
根據例示性實施例，半導體記憶體裝置包含：記憶胞陣列，包含經組態以儲存資料多個記憶胞；位元線感測放大器，包含經組態以在多個記憶胞的感測操作期間感測位元線的第一電位與互補位元線的第二電位之間的電位差的第一電晶體及第二電晶體；局部感測放大器，經組態以自位元線感測放大器接收第一電位及第二電位，且將資料提供至全局輸入/輸出線。局部感測放大器設置於第一電晶體與第二電晶體之間。局部感測放大器包含：主動區；多個閘極圖案，設置於主動區上以便至少部分地與將第一電晶體電連接至第二電晶體的第二導電線交疊；第一接觸件，設置於多個閘極圖案之間，且包含在第二導電線延伸的第一方向上延伸的長邊及在與第一方向交叉的第二方向上延伸的短邊；以及第一導電線，電連接至第一接觸件，同時在平面視圖中與第一接觸件交疊，且包含在第一方向上延伸的第一導電區。
在下文中，將參考隨附圖式描述本揭露的實施例。在以下參考圖1至圖13進行的描述中，相同的附圖標號用於指實質上相同的組件，且將省略對應組件的冗餘描述。貫穿各種圖式，類似附圖標號指類似元件。
圖1為說明根據本揭露的例示性實施例的包含半導體記憶體裝置的計算系統的方塊圖。
參考圖1，計算系統1包含中央處理單元（central processing unit；CPU）10、輸入/輸出裝置（I/O）20、介面裝置（INTERFACE）30、電源裝置（POWER SUPPLY）40以及記憶體系統50。
中央處理單元10、輸入/輸出裝置20、介面裝置30、電源裝置40以及記憶體系統50可藉由匯流排60彼此連接。匯流排60對應於經由其傳送資料的路徑。
中央處理單元10可包含單一處理器核心（單核心）或多個處理器核心（多核心）以處理資料。舉例而言，中央處理單元10可包含多核心，諸如雙核心、四核心、六核心或類似者。中央處理單元10可在其中更包含各種硬體裝置（例如，IP核心）。中央處理單元10可包含設置於中央處理單元10內部或外部的快取記憶體。
輸入/輸出裝置20可包含諸如小鍵盤及觸控螢幕的一或多個輸入裝置及/或諸如揚聲器及顯示裝置的一或多個輸出裝置。
介面裝置30可執行與外部裝置的無線通信或有線通信。舉例而言，介面裝置30可執行乙太網路通信、近場通信（near field communication；NFC）、射頻識別（radio frequency identification；RFID）通信、行動電信、記憶卡通信、通用串列匯流排（universal serial bus；USB）通信或類似者。
記憶體系統50可儲存由中央處理單元10處理的資料或可驅動為中央處理單元10的工作記憶體。在實施例中，記憶體系統50包含記憶體裝置100和記憶體控制器200。記憶體裝置100及記憶體控制器200的組態可與待參考圖2描述的記憶體裝置100及記憶體控制器200的組態實質上相同，且將稍後參考圖2給出其詳細描述。
電源裝置40可轉換自外部輸入的電力，且將所述電力提供至各別組件10至組件50。舉例而言，電源裝置40可將來自交流（alternating current；AC）電源的電力轉換成直流（direct current ；DC）電壓以供各別組件10至組件50使用。
儘管未繪示，但計算系統1可更包含非揮發性記憶體裝置。非揮發性記憶體裝置的實例可包含唯讀記憶體（read only memory；ROM）、可程式化ROM（PROM）、電子可抹除可程式化ROM（electrically erasable programmable ROM；EEPROM）、快閃記憶體、相變RAM（phase-change RAM；PRAM）、電阻式RAM（resistive RAM；RRAM）、鐵電RAM（ferroelectric RAM；FRAM）以及類似者。
根據實施例，計算系統1可為任一計算系統，諸如行動電話、智慧型電話、個人數位助理（personal digital assistant；PDA）、攜帶型多媒體播放器（multimedia player；PMP）、數位相機、音樂播放器、攜帶型遊戲機、導航系統以及類似者。
關於本揭露的實施例描述的方法或演算法的步驟可使用由處理器（諸如，中央處理單元10）執行的硬體模組、軟體模組或其組合來直接實施。軟體模組可永久地安裝於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、可拆卸磁盤、CD-ROM或在本揭露的技術領域中已知的任一電腦可讀儲存媒體上。儲存媒體可連接至處理器，使得有可能自處理器讀取資訊且將資訊寫入儲存媒體中。替代地，儲存媒體可與處理器一體地形成。處理器及儲存媒體可永久地安裝於特殊應用積體電路（application specific integrated circuit；ASIC）中。ASIC可永久地安裝於使用者終端機中。替代地，處理器及儲存媒體可永久地作為單獨組件安裝於使用者終端機中。
圖2為說明根據本揭露的例示性實施例的包含半導體記憶體裝置的記憶體系統的方塊圖。
參考圖2，記憶體系統包含半導體記憶體裝置（記憶體裝置）100及記憶體控制器200。
記憶體控制器200經組態以控制半導體記憶體裝置100。記憶體控制器200可回應於來自主機的請求而存取半導體記憶體裝置100。舉例而言，記憶體控制器200可回應於請求而將資料寫入至半導體記憶體裝置100或自半導體記憶體裝置100讀取資料。
因此，記憶體控制器200可將命令CMD及位址ADDR提供至半導體記憶體裝置100，且與半導體記憶體裝置100交換資料DQ。記憶體控制器200可經組態以驅動韌體從而用於控制半導體記憶體裝置100。
半導體記憶體裝置100經組態以儲存資料。舉例而言，記憶體裝置100可為DRAM，諸如雙資料速率靜態DRAM（double data rate static DRAM；DDR SDRAM）、單資料速率SDRAM（single data rate SDRAM；SDRAM）、低功率DDR SDRAM（low power DDR SDRAM；LPDDR SDRAM）、低功率SDR SDRAM（low power SDR SDRAM；LPSDR SDRAM）以及直接Rambus DRAM（direct Rambus DRAMR；DRAM）或任一揮發性記憶體裝置。
圖3為根據本揭露的例示性實施例的半導體記憶體裝置的方塊圖。
參考圖3，半導體記憶體裝置100包含記憶胞陣列110、列解碼器115（解碼器電路）、位元線感測放大器陣列120、行解碼器130（例如解碼器電路）、輸入/輸出（input/output；I/O）閘極140、控制邏輯電路150以及局部感測放大器（local sense amplifier；LSA）160或LSA區塊。
記憶胞陣列110包含以列及行的矩陣形狀配置的多個記憶胞111。記憶胞111連接至字元線WL1至字元線WLn（n為自然數）及位元線BL1至位元線BLm（m為自然數）。記憶胞111可分類為正常記憶胞及冗餘記憶胞。當正常記憶胞有缺陷時，冗餘記憶胞用於修復有缺陷的正常記憶胞。位元線BL1至位元線BLm中的每一者包含位元線（例如非互補位元線）及互補位元線。
記憶胞111可實施為揮發性記憶胞或非揮發性記憶胞。揮發性記憶體可為動態隨機存取記憶體（dynamic random access memory；DRAM）、靜態隨機存取記憶體（static random access memory；SRAM）、閘流體RAM（thyristor RAM；TRAM）、零電容器RAM（zero capacitor RAM；Z-RAM）或雙電晶體RAM（twin transistor RAM；TTRAM）。
非揮發性記憶體可為電子可抹除可程式化唯讀記憶體（EEPROM）、快閃記憶體、磁性RAM（magnetic RAM；MRAM）、自旋轉扭矩MRAM、導電橋接RAM（conductive bridging RAM；CBRAM）、鐵電RAM（FeRAM）、相變RAM（PRAM）、電阻式RAM（RRAM）、奈米管RRAM、聚合物RAM（polymer RAM；PoRAM）、奈米浮動閘極記憶體（nano floating gate memory；NFGM）、全像記憶體、分子電子學記憶體裝置或絕緣體電阻變化記憶體。非揮發性記憶胞可儲存一或多個位元。
列解碼器115解碼列位址XADD以激活字元線WL1至字元線WLn當中的對應字元線。高於源極電壓VDD的高源極電壓VPP可在字元線的激活期間施加至記憶胞111的存取電晶體的閘極。字元線的激活可發生在字元線的啟用操作期間。
位元線感測放大器陣列120包含以陣列、列或行配置的位元線感測放大器121-1至位元線感測放大器121-m。位元線感測放大器121-1至位元線感測放大器121-m中的每一者感測及放大自對應記憶胞111輸出的資料。任一位元線感測放大器可連接至位元線對，所述位元線對包含位元線及互補位元線以感測及放大位元線的電位。
位元線BL1可意謂位元線對，且位元線對可實施為摺疊式位元線感測放大器類型或開放式位元線感測放大器類型。然而，本發明概念的實施例不限於此。在開放式位元線感測放大器類型的情況下，與圖3的記憶胞陣列110分離的另一記憶胞陣列可設置成相對於位元線感測放大器而面向圖3的記憶胞陣列110。位元線感測放大器121-1至位元線感測放大器121-m中的每一者可為實施為P型感測放大器及N型感測放大器的交叉耦合差分感測放大器。
作為在半導體記憶體裝置的操作期間正常操作的電路元件的位元線感測放大器121-1至位元線感測放大器121-m，與在除實施位元線感測放大器陣列120的區域之外的區域中所實施的虛設感測放大器不同。
行解碼器130可解碼行位址YADD以產生行選擇信號CSL1至行選擇信號CSLm。
在實施例中，輸入/輸出閘極140中的行選擇電晶體回應於行選擇信號CSL1至行選擇信號CSLm而將自位元線感測放大器121-1至位元線感測放大器121-m輸出的電位（例如電壓）轉移至局部感測放大器160中的局部感測放大器
換言之，行選擇電晶體對連接至位元線對，且驅動自對應感測放大器輸出的電位且將其傳送至對應局部感測放大器160的輸入終端對。
位元線感測放大器陣列120、輸入/輸出閘極140以及局部感測放大器160可形成記憶胞陣列110的感測放大器S/A。
控制邏輯電路150可自處理器或記憶體控制器200接收命令、位址且寫入資料。控制邏輯電路150可回應於命令及位址而產生用於記憶胞陣列110的存取操作（例如寫入操作或讀取操作）所需的各種控制信號（XADD、YADD、LANG、LAPG、EQ以及類似者）。
圖4繪示圖3的位元線感測放大器120及局部感測放大器160的資料輸出路徑的實例。
參考圖4，局部感測放大器160-1放大自一對局部輸入/輸出線LIO及局部輸入/輸出線LIOB接收的電位差，且將其輸出至一對全局輸入/輸出線GIO及全局輸入/輸出線GIOB。一對全局輸入/輸出線GIO及全局輸入/輸出線GIOB連接至緩衝資料輸入/輸出的輸入/輸出緩衝器，使得局部感測放大器160-1可經由一對全局輸入/輸出線GIO及全局輸入/輸出線GIOB將儲存於記憶胞中的資料提供至輸入/輸出緩衝器。
連接至位元感測放大器121-1的位元線對經由行選擇電晶體對連接至一對局部輸入/輸出線LIO及局部輸入/輸出線LIOB。形成行選擇電晶體對的電晶體的第一行選擇電晶體142將位元線BL電連接至局部輸入/輸出線LIO。形成行選擇電晶體對的電晶體的第二行選擇電晶體143將互補位元線BLB電連接至互補局部輸入/輸出線LIOB。
圖5繪示根據本揭露的例示性實施例的感測放大器的配置結構的實例。
參考圖5，位元線感測放大器包含N型感測放大器121a及P型感測放大器121b。第一行選擇電晶體142及第二行選擇電晶體143可為N型MOS電晶體，且可由行選擇信號CSL驅動。
儘管未具體繪示，但半導體記憶體裝置100可包含預充電及均衡單元（例如電路）以用於將第一記憶胞111與N型感測放大器121a之間以及第二記憶胞112與P型感測放大器121b之間的位元線對預充電至預充電電壓且將位元線對均衡至相同電位。
在圖5的位元線結構中，當存取第一記憶胞111時，並未存取第二記憶胞112。在位元線感測放大器的感測操作中，當位元線BL的電位較高時，互補位元線BLB的電位較低。另一方面，在位元線感測放大器的感測操作中，當位元線BL的電位較低時，互補位元線BLB的電位較高。
圖6為說明根據例示性實施例的圖5的感測放大器的例示性電路圖。
參考圖4至圖6，感測放大器S/A包含N型感測放大器121a、P型感測放大器121b、輸入/輸出閘極140_a以及局部感測放大器160。
在實施例中，N型感測放大器121a包含第一電晶體Tr1及第二電晶體Tr2。第一電晶體Tr1及第二電晶體Tr2可藉由導電線123a串聯連接於位元線BL與互補位元線BLB之間。舉例而言，第一電晶體Tr1及第二電晶體Tr2可為N型電晶體。在實施例中，第一電晶體Tr1的源極及第二電晶體Tr2的源極分別地電連接至位元線BL及互補位元線BLB。回應於N型感測放大器驅動信號LANG，將第一放大電壓LAB輸入至第一電晶體Tr1的汲極及第二電晶體Tr2的汲極。舉例而言，接地電壓Vss可用作第一放大電壓LAB。第一電晶體Tr1及第二電晶體Tr2的閘極122a分別藉由導電線123a電連接至互補位元線BLB及位元線BL。N型感測放大器121a可取決於位元線BL或互補位元線BLB的電壓變化而將第一放大電壓LAB提供至位元線BL或互補位元線BLB。
在實施例中，P型感測放大器121b包含第三電晶體Tr3及第四電晶體Tr4。第三電晶體Tr3及第四電晶體Tr4可藉由導電線123b串聯連接於位元線BL與互補位元線BLB之間。舉例而言，第三電晶體Tr3及第四電晶體Tr4可為P型電晶體。在實施例中，第三電晶體Tr3的源極及第四電晶體Tr4的源極分別地電連接至位元線BL及互補位元線BLB。回應於P型感測放大器驅動信號LAPG，將第二放大電壓LA輸入至第三電晶體Tr3的汲極及第四電晶體Tr4的汲極。舉例而言，源極電壓Vpp可用作第二放大電壓LA。在實施例中，接地電壓Vss小於源極電壓Vpp。第三電晶體Tr3及第四電晶體Tr4的閘極122b分別電連接至互補位元線BLB及位元線BL。P型感測放大器121b可取決於位元線BL或互補位元線BLB的電壓變化而將第二放大電壓LA提供至位元線BL或互補位元線BLB。
在實施例中，輸入/輸出閘極140_a包含第一行選擇電晶體142及第二行選擇電晶體143。第一行選擇電晶體142的汲極及第二行選擇電晶體143的汲極分別電連接至位元線BL及互補位元線BLB。第一行選擇電晶體142的源極電連接至局部輸入/輸出線LIO，且第二行選擇電晶體143的源極電連接至互補局部輸入/輸出線LIOB。行選擇信號CSL輸入至第一行選擇電晶體142的閘極及第二行選擇電晶體143的閘極。
在實施例中，局部感測放大器160包含第一NMOS電晶體161a、第二NMOS電晶體161b、第三NMOS電晶體164a以及第四NMOS電晶體164b。儘管在本揭露中說明NMOS電晶體，但此為實例且局部感測放大器160不限於使用某一類型的電晶體。
第一NMOS電晶體161a、第二NMOS電晶體161b、第三NMOS電晶體164a以及第四NMOS電晶體164b可藉由導電線163電連接於局部感測放大器160中。
局部啟用信號PLSAE提供至第一NMOS電晶體161a的閘極162a及第二NMOS電晶體161b的閘極162b。局部感測放大器160可由局部啟用信號PLSAE激活。
當局部感測放大器160由局部啟用信號PLSAE激活時，第三NMOS電晶體164a及第四NMOS電晶體164b可分別將一對局部輸入/輸出線GIO及局部輸入/輸出線GIOB的資料反相且將其輸出至一對全局輸入/輸出線LIO及全局輸入/輸出線LIOB。
半導體記憶體裝置100可操作如下。首先，當激活字元線WLi及字元線WLj時，接通記憶胞111及記憶胞112的開關電晶體AT，且電荷在位元線BL或互補位元線BLB與儲存電容器SC之間移動。接著，N型感測放大器121a或P型感測放大器121b放大位元線BL與互補位元線BLB之間的電位差。接著，當行選擇信號CSL達至第一位準時，輸入/輸出閘極140_a經由局部輸入/輸出線LIO或互補局部輸入/輸出線LIOB輸出位元線BL或互補位元線BLB的資料。
局部感測放大器160可反相一對局部輸入/輸出線LIO及局部輸入/輸出線LIOB的輸出資料，且分別基於局部啟用PLSAE將所反相的資料輸出至一對全局輸入/輸出線GIO及全局輸入/輸出線GIOB。
儘管圖中未繪示，但可存在預充電及均衡單元，以在感測放大器S/A的操作之前及之後將位元線BL及互補位元線BLB的電壓均衡至預充電電壓。
圖7為說明根據本揭露的例示性實施例的感測放大器的佈局圖。圖8為用於解釋沿圖7的線A-A'截取的橫截面的圖式。圖9為用於解釋沿圖7的線B-B'截取的橫截面的圖式。圖10為用於解釋沿圖7的線C-C'截取的橫截面的圖式。
參考圖7至圖9，感測放大器S/A在基板101上包含多個第一主動區ACT1、多個第二主動區ACT2以及第三主動區ACT3、鄰近主動區ACTa、多個第一閘極圖案GP1、第二閘極圖案GP2、第一導電線CL1、第二導電線CL2、第一接觸件DC1及第二接觸件DC2。在實施例中，第一導電線CL1、第二導電線CL2、第一接觸件DC1以及第二接觸件DC2中的每一者包含導電材料。
在實施例中，多個第一主動區ACT1在第二方向Y上配置成一列，且多個第二主動區ACT2在第二方向Y上配置成一列。在實施例中，多個第一主動區ACT1及多個第二主動區ACT2在第一方向X上彼此間隔開。
圖6中所繪示的第一電晶體Tr1或第二電晶體Tr2可形成於多個第一主動區ACT1中，且可對應於多個第一主動區ACT1中的每一者。圖6中所繪示的第三電晶體Tr3或第四電晶體Tr4可形成於多個第二主動區ACT2中，且可對應於多個第二主動區ACT2中的每一者。因此，圖3的位元線感測放大器陣列120的組件可設置於多個第一主動區ACT1及多個第二主動區ACT2中。
第三主動區ACT3可設置於空間IS中，其中多個第一主動區ACT1及多個第二主動區ACT2在第一方向X上彼此間隔開。圖6中所繪示的第一NMOS電晶體161a、第二NMOS電晶體161b、第三NMOS電晶體164a以及第四NMOS電晶體164b中的一或多者可形成於第三主動區ACT3中。因此，圖3的局部感測放大器160的組件可設置於第三主動區ACT3中。
多個第一閘極圖案GP1可包含第一-第一閘極圖案GP1_1及第一-第二閘極圖案GP1_2。在實施例中，第一-第一閘極圖案GP1_1及第一-第二閘極圖案GP1_2在第三主動區ACT3上在第一方向上X延伸，同時在第二方向Y上彼此間隔開。多個第一閘極圖案GP1可含有多晶矽或金屬，但第一閘極圖案GP1的實施例不限於此。
第一閘極氧化膜GOx1可設置於多個第一閘極圖案GP1與第三主動區ACT3之間。多個第一閘極圖案GP1及第一閘極氧膜GOx1可形成一個閘極結構。在實施例中，第一閘極氧化膜GOx1接觸第一閘極圖案GP1的表面。
在實施例中，第二閘極圖案GP2在第二方向Y上延伸。在實施例中，第二閘極圖案GP2未設置於第三主動區ACT3上且不與第三主動區ACT3交疊。第二閘極圖案GP2可連接多個第一閘極圖案GP1以形成一個多指閘極圖案。換言之，第二閘極圖案GP2連接第一個第一閘極圖案GP1_1及第一個第二閘極圖案GP1_2。使用第二閘極圖案GP2及多個第一閘極圖案GP1的此類配置可作為相同的閘極圖案操作，且多個第一閘極圖案GP1及第二閘極圖案GP2可對應於圖6中所繪示的第一NMOS電晶體161a的閘極162a及第二NMOS電晶體161b的閘極162b中的一者。
第一導電線CL1包含第一-第一導電線CL1_1及第一-第二導電線CL1_2。第一-第一導電線CL1_1及第一-第二導電線CL1_2在第二方向Y上彼此間隔開，同時在第三主動區ACT3上在第一方向上X延伸。第一-第一導電線CL1_1及第一-第二導電線CL1_2設置於多個第一閘極圖案GP1之間而不在平面視圖中彼此交疊。
在實施例中，第一導電線CL1包含第一導電區CL1_a及第二導電區CL1_b。第一導電區CL1_a可在第三主動區ACT3上在第一方向上X延伸，且可包含設置於第三主動區ACT3上的第一-第一導電線區CL1_1及第一-第二導電線區CL1_2。
在實施例中，第二導電區CL1_b未設置於第三主動區ACT3上且不與第三主動區ACT3交疊。在實施例中，第二導電區CL1_b在平面視圖中與第二閘極圖案GP2交疊，且經由第二接觸件DC2電連接至第二閘極圖案GP2。在實施例中，第二閘極圖案GP2及基板101在第三方向Z上彼此間隔開。儘管未繪示，但層間絕緣層可設置於第二閘極圖案GP2與基板101之間以使其電絕緣。
第一導電線CL1可對應於圖6的局部感測放大器160的導電線163。第一導電線CL1可電連接圖6的局部感測放大器160中的組件，使得局部感測放大器160可操作。
第二導電線CL2可在第一方向X上跨越多個第一主動區ACT1及第二主動區ACT2以及第三主動區ACT3延伸。儘管第二導電線CL2的至少一部分可在平面視圖中與多個第一閘極圖案GP1交疊，但第二導電線CL2可設置於多個第一閘極圖案GP1上方以與其分離。
根據實施例的第二導電線CL2在平面視圖中與設置於多個第一主動區ACT1上的閘極結構GPa及極閘極結構GOxa以及設置於多個第二主動區ACT2上的閘極結構GPb及閘極結構GOxb交疊，且可經由接觸件DCa及接觸件DCb電連接至閘極結構GPb及閘極結構GOxb。因此，設置於多個第一主動區ACT1上的電晶體及設置於多個第二主動區ACT2上的電晶體可藉由第二導電線CL2電連接。第二導電線CL2可對應於圖6的N型感測放大器121a及P型感測放大器121b中的導電線123a及導電線123b。
在例示性實施例中，第二導電線CL2及第一導電線CL1形成於同一平面上而不彼此交疊。
第一接觸件DC1包含第一-第一接觸件DC1_1及第一-第二接觸件DC1_2。在實施例中，第一-第一接觸件DC1_1及第一-第二接觸件DC1_2在第三主動區ACT3上在第一方向X上延伸而不彼此交疊，且在第二方向Y上彼此間隔開。
在實施例中，第一接觸件DC1在平面視圖中與第一導電線CL1交疊。在實施例中，第一-第一接觸件DC1_1與第一-第一導電線CL1_1及第三主動區ACT3接觸且電連接至第一-第一導電線CL1_1及第三主動區ACT3。與第一-第一接觸件DC1_1接觸的第三主動區ACT3中的區可對應於源極/汲極區。類似地，第一-第二接觸件DC1_2可與第一-第二導電線CL1_2及第三主動區ACT3接觸且電連接至第一-第二導電線CL1_2及第三主動區ACT3。與第一-第二接觸件DC1_2接觸的第三主動區ACT3中的區可對應於源極/汲極區。
因此，第二接觸件DC2、第一多個第一閘極圖案GP1、第二閘極圖案GP2以及第三主動區ACT3可形成圖6的局部感測放大器160中的第一NMOS電晶體161a的閘極162a及第二NMOS電晶體161b的閘極162b中的一者。
在實施例中，第一接觸件DC1具有在平面視圖中在第一方向X上延伸的長邊DC1_a及短邊DC1_b。長邊DC1_a具有第一寬度W1，且短邊DC1_b具有第二寬度W2。在實施例中，第一寬度W1大於第二寬度W2。
儘管未繪示，但層間絕緣層可設置於圖7至圖10中說明或描述為彼此分離的組件之間以使所述組件電絕緣。
鄰近主動區ACTa可設置於空間IS中，其中多個第一主動區ACT1及多個第二主動區ACT2在第一方向X上彼此間隔開。鄰近主動區ACTa及第三主動區ACT3可在第二方向Y上配置。
鄰近主動區ACTa可對應於第三主動區ACT3，且第三主動區ACT3與多個第一閘極圖案GP1、第二閘極圖案GP2、第一導電線CL1、第二導電線CL2、第一接觸件DC1以及第二接觸件DC2之間的配置關係可應用於鄰近主動區ACTa。
因此，第二接觸件DC2、多個第一閘極圖案GP1、第二閘極圖案GP2以及鄰近主動區ACTa可形成閘極結構，所述閘極結構包含於行解碼器130、輸入/輸出（I/O）閘極140、控制邏輯電路150以及圖3中所繪示的鄰近於位元線感測放大器120的局部感測放大器160中的電晶體中。
換言之，用於驅動圖3中所繪示的行解碼器130、輸入/輸出（I/O）閘極140、控制邏輯電路150以及局部感測放大器160的電晶體中的一者可形成於鄰近主動區ACTa中。
圖11為說明根據本揭露的例示性實施例的感測放大器的佈局圖。
在下文中，將參考圖11描述根據本揭露的實施例的感測放大器。描述將主要集中於與圖7至圖10中所繪示的感測放大器的差異上。
不同於圖7至圖10中所繪示的感測放大器，在圖11中所繪示的感測放大器中，第二閘極圖案GP2包含在平面視圖中彼此分離而不交疊的第二-第一閘極圖案GP2_1及第二-第二閘極圖案GP2_2，且第二接觸件DC2包含分別對應於第二-第一閘極圖案GP2_1及第二-第二閘極圖案GP2_2的第二-第一接觸件DC2_1及第二-第二接觸件DC2_2。
在實施例中，第二-第一閘極圖案GP2_1連接至第一-第一閘極圖案GP1_1以形成一個閘極結構，且第二-第二閘極圖案GP2_2連接至第一-第二閘極圖案GP1_2以形成一個閘極結構。第二-第一閘極圖案GP2_1及第一-第一閘極圖案GP1_1形成一個多指閘極圖案，且第二-第二閘極圖案GP2_2及第一-第二閘極圖案GP1_2形成一個單指閘極圖案。
第二-第一接觸件DC2_1將第二-第一閘極圖案GP2_1電連接至第二導電區CL1_b，且第二-第二接觸件DC2_2將第二-第二閘極圖案GP2_2電連接至第二導電區CL1_b。
因此，閘極電壓可獨立施加至第二-第一閘極圖案GP2_1及第二-第二閘極圖案GP2_2。然而，取決於實施例，第一-第一閘極圖案GP1_1及第一-第二閘極圖案GP1_2設置於相同的第三主動區ACT3中，使得可經由第二-第一接觸件DC2_1及第二-第二接觸件DC2_2施加相同的閘極電壓。
圖12為說明根據本揭露的例示性實施例的感測放大器的佈局圖。
在下文中，將參考圖12描述根據本揭露的例示性實施例的感測放大器。將主要描述圖7至圖10中所繪示的感測放大器與圖11中所繪示的感測放大器之間的差異。
與圖7至圖10的感測放大器相比，圖11的感測放大器更包含第四主動區ACT4。
第三主動區ACT3可對應於圖7的第三主動區ACT3，且第四主動區ACT4可對應於圖11的第三主動區ACT3。
第二-第一閘極圖案GP2_1在第二方向Y上延伸。在實施例中，第二-第一閘極圖案GP2_1未設置於第三主動區ACT3及第四主動區ACT4上，且不與第三主動區ACT3及第四主動區ACT4交疊。第二-第一閘極圖案GP2_1可藉由連接設置於第三主動區ACT3上的多個第一閘極圖案GP1來形成一個多指閘極圖案。
第二-第二閘極圖案GP2_2未設置於第三主動區ACT3及第四主動區ACT4上，且不與第三主動區ACT3及第四主動區ACT4交疊。第二-第二閘極圖案GP2_2可連接至設置於第三主動區ACT3上的第一閘極圖案GP1以形成一個單指閘極圖案。
第二-第一接觸件DC2_1將第二-第一閘極圖案GP2_1電連接至第二導電區CL1_b，且第二-第二接觸件DC2_2將第二-第二閘極圖案GP2_2電連接至第二導電區CL1_b。
閘極電壓可獨立施加至第二-第一閘極圖案GP2_1及第二-第二閘極圖案GP2_2。第三主動區ACT3及第四主動區ACT4可作為單獨的電晶體操作。
圖13為用於解釋根據本揭露的實施例的感測放大器的效應的圖式。
參考圖7及圖13，在包含於局部感測放大器160中的主動區中，第一閘極圖案GP1及第二導電線CL2在第一方向X上延伸且在平面視圖中彼此交疊。因此，可增加第一接觸件DC1設置於主動區中的面積。
第一接觸件DC1可具有在平面視圖中在第一方向X上延伸的長邊DC1_a。
因此，當第一閘極圖案GP1及第二導電線CL2平行地（水平地）延伸時，第三主動區ACT3中的由第三主動區ACT3的短邊Wb判定的第一閘極圖案GP1的寬度可相對小於當第一閘極圖案GP1與第二導電線CL2豎直相交時的寬度。然而，由於主動區中的第一接觸件DC的面積增加，故在半導體記憶體半導體記憶體裝置100的操作期間，全局輸入/輸出線對GIO的電位差dGIO在第一時間t1處可為170毫伏。
當第一閘極圖案GP1與第二導電線CL2豎直相交時，第三主動區ACT3中的由第三主動區ACT3的長邊Wa判定的第一閘極圖案GP1的寬度可相對大於當第一閘極圖案GP1及第二導電線CL2平行地（水平地）延伸時的寬度。然而，由於主動區中的第一接觸件DC1的面積減小，故在半導體記憶體裝置100的操作期間，全局輸入/輸出線對GIO的電位差dGIO在第一時間t1處變為163毫伏。
在本揭露的實施例中，當藉由第一閘極圖案GP1及第二導電線CL2的平行（水平）配置增加接觸面積時，移動通過接觸件的電流量增加。因此，改良電晶體的特性，且可增加全局輸入/輸出線的資料感測容限。此外，全局輸入/輸出線的電位差快速地達至恆定值，使得可提前讀取操作的時序。
在一些情形下，除非另外具體指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應瞭解，可在不脫離以下本發明的精神及範疇的情況下對實施例進行形式及細節方面的各種改變。
1:計算系統 10:中央處理單元 20:輸入/輸出裝置 30:介面裝置 40:電源裝置 50:記憶體系統 60:匯流排 100:記憶體裝置 101:基板 110:記憶胞陣列 111、112:記憶胞 115:列解碼器 120:位元線感測放大器陣列 121-1、121-2…121-m:位元線感測放大器 121a:N型感測放大器 121b:P型感測放大器 122a、122b、162、162a、162b:閘極 123a、123b、163:導電線 130:行解碼器 140、140_a:輸入/輸出閘極 142:第一行選擇電晶體 143:第二行選擇電晶體 150:控制邏輯電路 160、160-1:局部感測放大器 161a:第一NMOS電晶體 161b:第二NMOS電晶體 164a:第三NMOS電晶體 164b:第四NMOS電晶體 200:記憶體控制器 A-A'、B-B'、C-C':線 ACT1:第一主動區 ACT2:第二主動區 ACT3:第三主動區 ACT4:第四主動區 ACTa:鄰近主動區 ADDR:位址 AT:開關電晶體 BL、BL1…BLm:位元線 BLB:互補位元線 CSL、CSL1、CSL2…CSLm:行選擇信號 CL1:第一導電線 CL1_1:第一-第一導電線 CL1_a:第一導電區 CL1_b:第二導電區 CL2:第二導電線 CL1_2:第一-第二導電線 CMD:命令 DC1:第一接觸件 DC1_1:第一-第一接觸件 DC1_2:第一-第二接觸件 DC1_a、Wa:長邊 DC1_b、Wb:短邊 DC2:第二接觸件 DC2_1:第二-第一接觸件 DC2_2:第二-第二接觸件 DCa、DCb:接觸件 dGIO:電位差 DQ:資料 EQ:控制信號 GIO、GIOB:全局輸入/輸出線 GOxa、GOxb、GPa、GPb:閘極結構 GP1:第一閘極圖案 GP1_1:第一-第一閘極圖案 GP1_2:第一-第二閘極圖案 GP2:第二閘極圖案 GP2_1:第二-第一閘極圖案 GP2_2:第二-第二閘極圖案 GOx1:第一閘極氧化膜 IS:空間 LA:第二放大電壓 LAB:第一放大電壓 LANG:N型感測放大器驅動信號 LAPG:P型感測放大器驅動信號 LIO、LIOB:局部輸入/輸出線 PLSAE:局部啟用信號 S/A:感測放大器 SC:儲存電容器 t1:第一時間 Tr1:第一電晶體 Tr2:第二電晶體 Tr3:第三電晶體 Tr4:第四電晶體 VDD、VPP、Vpp:源極電壓 Vss:接地電壓 W1:第一寬度 W2:第二寬度 WL1、WL2、WLi、WLj…WLn:字元線 X:第一方向 XADD:列位址 Y:第二方向 YADD:行位址 Z:第三方向
本揭露將藉由參考附圖詳細地描述其例示性實施例而變得更顯而易見，在附圖中： 圖1為說明根據本揭露的例示性實施例的包含半導體記憶體裝置的計算系統的方塊圖。 圖2為說明根據本揭露的例示性實施例的包含半導體記憶體裝置的記憶體系統的方塊圖。 圖3為根據本揭露的例示性實施例的半導體記憶體裝置的方塊圖。 圖4繪示圖3的位元線感測放大器及局部感測放大器的資料輸出路徑的實例。 圖5繪示根據本揭露的實施例的感測放大器的配置結構的實例。 圖6為說明圖5的感測放大器的例示性電路圖。 圖7為說明根據本揭露的例示性實施例的感測放大器的佈局圖。 圖8為用於解釋沿圖7的線A-A'截取的橫截面的圖式。 圖9為用於解釋沿圖7的線B-B'截取的橫截面的圖式。 圖10為用於解釋沿圖7的線C-C'截取的橫截面的圖式。 圖11為說明根據本揭露的例示性實施例的感測放大器的佈局。 圖12為說明根據本揭露的例示性實施例的感測放大器的佈局圖。 圖13為用於解釋根據本揭露的例示性實施例的感測放大器的效應的圖式。
121a:N型感測放大器
121b:P型感測放大器
123a、123b、163:導電線
161a:第一NMOS電晶體
161b:第二NMOS電晶體
162、162a、162b:閘極
A-A'、B-B'、C-C':線
ACT1:第一主動區
ACT2:第二主動區
ACT3:第三主動區
ACTa:鄰近主動區
CL1:第一導電線
CL1_1:第一-第一導電線
CL1_2:第一-第二導電線
CL1_a:第一導電區
CL1_b:第二導電區
CL2:第二導電線
DC1:第一接觸件
DC1_1:第一-第一接觸件
DC1_2:第一-第二接觸件
DC1_a、Wa:長邊
DC1_b、Wb:短邊
DC2:第二接觸件
GP1:第一閘極圖案
GP1_1:第一-第一閘極圖案
GP1_2:第一-第二閘極圖案
GP2:第二閘極圖案
IS:空間
Tr1:第一電晶體
Tr2:第二電晶體
Tr3:第三電晶體
Tr4:第四電晶體
W1:第一寬度
W2:第二寬度
X:第一方向
Y:第二方向
Z:第三方向

Claims (20)

  1. 一種感測放大器，包括：位元線感測放大器，包括在第一方向上彼此間隔開的第一電晶體及第二電晶體；第二導電線，經組態以將所述第一電晶體電連接至所述第二電晶體，且在所述第一方向上延伸；以及局部感測放大器，經組態以至少部分地與所述第二導電線交疊，且設置於所述第一電晶體與所述第二電晶體之間，其中所述局部感測放大器包括：主動區；多個閘極圖案，至少部分地沿所述第一方向延伸，且設置於所述主動區上；第一接觸件，設置於所述多個閘極圖案之間，且包括在所述第一方向上延伸的長邊及在與所述第一方向交叉的第二方向上延伸的短邊；以及第一導電線，電連接至所述第一接觸件，同時在平面視圖中與所述第一接觸件交疊，且包括在所述第一方向上延伸的第一導電區。
  2. 如請求項1所述的感測放大器，其中所述長邊在所述第一方向上具有第一寬度，所述短邊在所述第二方向上具有第二寬度，且所述第一寬度比所述第二寬度長。
  3. 如請求項1所述的感測放大器，其中所述第一接觸件包括彼此不交疊的第一-第一接觸件及第一-第二接觸件，且 所述第一導電線包括至少部分地與所述第一-第一接觸件交疊的第一-第一導電線及至少部分地與所述第一-第二接觸件交疊的第一第二導電線。
  4. 如請求項1所述的感測放大器，其中所述第一接觸件及所述多個閘極圖案形成一個局部感測放大器電晶體。
  5. 如請求項1所述的感測放大器，其中所述第二導電線的至少一部分在所述平面視圖中與所述多個閘極圖案交疊。
  6. 如請求項5所述的感測放大器，其中所述第二導電線與所述多個閘極圖案分離。
  7. 如請求項1所述的感測放大器，其中所述第一導電線及所述第二導電線位於同一平面上而彼此不交疊。
  8. 如請求項1所述的感測放大器，其中所述多個閘極圖案包括：第一閘極圖案，在所述第一方向上延伸，同時設置在所述主動區上，且包括在所述平面視圖中不彼此交疊的第一-第一閘極圖案及第一-第二閘極圖案；以及第二閘極圖案，在所述第二方向上延伸而不設置於所述主動區上。
  9. 如請求項8所述的感測放大器，更包括第二接觸件，所述第二接觸件電連接至所述第一-第一閘極圖案及所述第一-第二閘極圖案，同時在所述平面視圖中與所述第二閘極圖案交疊。
  10. 如請求項8所述的感測放大器，其中所述多個閘極圖案經由所述第二閘極圖案連接以形成一個多指閘極圖案。
  11. 如請求項8所述的感測放大器，其中所述第二閘極 圖案包括彼此分離而不彼此交疊的第二-第一閘極圖案及第二-第二閘極圖案，所述第二-第一閘極圖案電連接至所述第一-第一閘極圖案，且所述第二-第二閘極圖案電連接至所述第一-第二閘極圖案。
  12. 一種半導體記憶體裝置，包括：記憶胞陣列，包括多個記憶胞；位元線感測放大器，包括經組態以在所述多個記憶胞的感測操作期間感測位元線與互補位元線之間的電位差的第一電晶體及第二電晶體；主動區，由將所述第一電晶體電連接至所述第二電晶體的第二導電線橫越；閘極圖案，在平面視圖中至少部分地與所述第二導電線交疊，且在所述第二導電線延伸的第一方向上延伸；第一導電線，在所述第一方向上延伸而不與所述閘極圖案及所述第二導電線至少部分地交疊；以及第一接觸件，與所述第一導電線交疊，且包括在所述第一方向上延伸的長邊及在與所述第一方向交叉的第二方向上延伸的短邊。
  13. 如請求項12所述的半導體記憶體裝置，其中所述長邊在所述第一方向上具有第一寬度，所述短邊在所述第二方向上具有第二寬度，且所述第一寬度比所述第二寬度長。
  14. 如請求項12所述的半導體記憶體裝置，其中所述閘 極圖案包括在所述第二方向上間隔開而不彼此交疊的第一閘極圖案及第二閘極圖案，且所述第一接觸件設置於所述第一閘極圖案與所述第二閘極圖案之間。
  15. 如請求項14所述的半導體記憶體裝置，其中所述第一接觸件、所述第一閘極圖案以及所述第二閘極圖案形成一個局部感測放大器電晶體。
  16. 如請求項12所述的半導體記憶體裝置，其中所述第一導電線及所述第二導電線位於同一平面上而不彼此交疊。
  17. 一種半導體記憶體裝置，包括：記憶胞陣列，包括經組態以儲存資料的多個記憶胞；位元線感測放大器，包括經組態以在所述多個記憶胞的感測操作期間感測位元線的第一電位與互補位元線的第二電位之間的電位差的第一電晶體及第二電晶體；局部感測放大器，經組態以自所述位元線感測放大器接收所述第一電位及所述第二電位，且將資料提供至全局輸入/輸出線，所述局部感測放大器設置於所述第一電晶體與所述第二電晶體之間，其中所述局部感測放大器包括：主動區；多個閘極圖案，設置於所述主動區上以便至少部分地與將所述第一電晶體電連接至所述第二電晶體的第二導電線交疊；第一接觸件，設置於所述多個閘極圖案之間，且包括在所述第二導電線延伸的第一方向上延伸的長邊及在與所述第一方向交 叉的第二方向上延伸的短邊；以及第一導電線，電連接至所述第一接觸件，同時在平面視圖中與所述第一接觸件交疊，且包括在所述第一方向上延伸的第一導電區。
  18. 如請求項17所述的半導體記憶體裝置，更包括：第一行選擇電晶體，經組態以回應於行選擇信號而將所述第一電位轉移至所述局部感測放大器；以及第二行選擇電晶體，經組態以回應於所述行選擇信號而將所述第二電位轉移至所述局部感測放大器。
  19. 如請求項17所述的半導體記憶體裝置，其中所述長邊在所述第一方向上具有第一寬度，所述短邊在所述第二方向上具有第二寬度，且所述第一寬度比所述第二寬度長。
  20. 如請求項17所述的半導體記憶體裝置，其中所述第二導電線與所述多個閘極圖案分離。
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