TWI787009B

TWI787009B - 訊號電路以及訊號電路之控制方法

Info

Publication number: TWI787009B
Application number: TW110148248A
Authority: TW
Inventors: 奚鵬博; 林振祺
Original assignee: 友達光電股份有限公司
Priority date: 2021-12-22
Filing date: 2021-12-22
Publication date: 2022-12-11
Also published as: CN114724491B; TW202327400A; CN114724491A

Abstract

本揭示文件提供一種訊號電路以及一種訊號電路的控制方法，訊號電路包含上拉電路以及下拉電路。上拉電路耦接到第一發光訊號輸出端，用以上拉第一發光訊號輸出端的電壓準位。下拉電路耦接到第一發光訊號輸出端，用以下拉第一發光訊號輸出端的電壓準位。下拉電路包含第一電晶體、第二電晶體以及第一電容。第一電晶體耦接於系統低電壓與第一發光訊號輸出端之間。第二電晶體耦接於電壓訊號源與第一電晶體的閘極之間，第二電晶體之閘極接收第一時脈訊號。第一電容的一端耦接至第一電晶體的閘極，另一端接收第二時脈訊號。第二時脈訊號與第一時脈訊號部分重疊。

Description

訊號電路以及訊號電路之控制方法

本揭示文件是關於一種訊號電路與其控制方法，特別是關於一種脈衝寬度調變發光閘陣列訊號電路的接線配置與其控制方法。

在現今顯示面板的驅動技術中，脈衝寬度調變(pulse width modulation,PWM)驅動技術在電流為穩定方波的條件下能有最佳的顯示效果，但是為了產生穩定方波所製造的方波仿製電路會使用大量的接腳，使得電路體積增加，進而影響高階面板的成本以及解析度，因此通常在製程中會使用一般的驅動電路來取代方波仿製電路。在過往的驅動電路中，存在驅動力不足或驅動電流太小的問題，由於電壓變化(下降或抬升)過慢，使得電壓變化會呈現出一個兩階段的階梯波形而非方正的方波。在脈衝寬度調變技術中，方波輸出的時間比例代表灰階高低程度，當輸出時間越短，驅動電路的電流不足造成電壓變化過慢的狀況會在整個輸出波形中有越大的占比，進而影響低灰階畫面的呈現。

本揭示文件提供一種訊號電路，包含上拉電路以及下拉電路。上拉電路耦接到第一發光訊號輸出端，用以上拉第一發光訊號輸出端的電壓準位。下拉電路耦接到第一發光訊號輸出端，用以下拉第一發光訊號輸出端的電壓準位。下拉電路包含第一電晶體、第二電晶體以及第一電容。第一電晶體耦接於系統低電壓與第一發光訊號輸出端之間。第二電晶體耦接於電壓訊號源與第一電晶體的閘極之間，第二電晶體之閘極接收第一時脈訊號。第一電容的一端耦接至第一電晶體的閘極，另一端接收第二時脈訊號。第二時脈訊號與第一時脈訊號部分重疊。

本揭示文件也提供一種訊號電路的控制方法，步驟如下。開啟系統高電壓、系統低電壓以及電壓訊號源。輸入第一時脈訊號至訊號電路，下拉電路下拉第一發光訊號輸出端的電壓準位。輸入第二時脈訊號至該訊號電路，下拉電路再次下拉第一發光訊號輸出端的電壓準位。

100:訊號電路

110:上拉電路

120:下拉電路

400:訊號電路的控制方法

410~450:操作

500:訊號電路

CLK1:第一時脈訊號

CLK2:第二時脈訊號

STV、STV_X:電壓訊號源

OUT1:第一發光訊號輸出端

OUT2:第二發光訊號輸出端

VGH:系統高電壓

VGL:系統低電壓

T1~T8:電晶體

C1,C2:電容

CLK1a1,CLK1a2,CLK2a1,CLK2a2:下降邊緣

CLK1b1,CLK1b2,CLK2b1,CLK2b2:上升邊緣

t1a1,t2a1,t1a2,t2a2:時間

當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。

第1圖根據一些實施例繪示訊號電路之電路示意圖；第2圖根據一些實施例繪示訊號電路之電路示意圖；第3圖根據一些實施例繪示訊號電路的訊號之時序圖；第4圖根據一些實施例繪示訊號電路的控制方法之流程圖；以及第5圖根據一些實施例繪示訊號電路之電路示意圖。

以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。

第1圖根據一些實施例繪示訊號電路100之電路示意圖。於一實施例中，訊號電路100用以產生驅動顯示面板(圖中未示)所需的發光訊號，一些實際應用中又稱為EM訊號。一般而言，發光訊號用以控制顯示面板中電晶體開關(圖中未示)的閘極，隨著發光訊號切換為高準位或低準位時，電晶體開關相應開啟或關閉允許發光元件導通點亮。

一般而言，發光訊號是一種脈衝寬度調變(pulse width modulation,PWM)訊號。理想情況下，發光訊號為理想方波訊號，可以在短時間內由低準位切換至高準位(短的上升緣)，且可以在短時間內由高準位切換至低準位(短的下降緣)。然而，真實情況中，由於顯示面板的各個像素存在一定的負載(例如電容性負載或電阻性負載)，輸入的發光訊號無法達到理想的方波波形，若訊號電路的驅動能力不足，可能導致電壓抬升過慢，使得發光訊號的輸出電壓的會呈現出一個兩階段的階梯波形。若要提高訊號電路的驅動能力需要採用較大元件尺寸的電晶體，將不利於顯示面板的空間利用效率，可能導致顯示面板的解析度無法提高、或是顯示面板的周邊邊框變粗，與現在顯示技術發展主流相違背。因此，本揭示文件的實施例中訊號電路100其電路架構可用以避免發光訊號的輸出電壓呈現出一個兩階段的階梯波形，達到較為理想的波形。

如第1圖所示，訊號電路100包含上拉電路110以及下拉電路120。上拉電路110耦接到第一發光訊號輸出端OUT1，用以上拉第一發光訊號輸出端OUT1的電壓準位。下拉電路120耦接到第一發光訊號輸出端OUT1，用以下拉第一發光訊號輸出端OUT1的電壓準位。藉由上拉電路110以及下拉電路120的交互啟動，可以將第一發光訊號輸出端OUT1的電壓準位調整至高/低準位。

在一些實施例中，下拉電路120包含第一電晶體T1、第二電晶體T2以及第一電容C1。第一電晶體T1耦接於系統低電壓VGL與第一發光訊號輸出端OUT1之間，用以控制是否將第一發光訊號輸出端OUT1的電壓準位調整至系統低電壓VGL。在一些實施例中，第二電晶體T2耦接於電壓訊號源STV與第一電晶體T1的閘極之間，且第二電晶體T2之閘極用以接收第一時脈訊號CLK1。根據第一時脈訊號CLK1，第二電晶體T2可以控制是否讓電壓訊號源STV通過。在一些實施例中，第一電容C1的一端耦接至第一電晶體T1的閘極，且第一電容C1的另一端用以接收第二時脈訊號CLK2。

在一些實施例中，電壓訊號源STV具有高準位(例如系統高電壓VGH)以及低準位(例如系統低電壓VGL)，用以控制要讓上拉電路110或下拉電路120啟動。

請一併參閱第2圖。第2圖根據一些實施例繪示第1圖中訊號電路100以及上拉電路110之電路示意圖。第2圖所示的實施例中，上拉電路110包含第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7以及第二電容C2。

在第2圖所示的實施例中，第三電晶體T3耦接至系統高電壓VGH與第一發光訊號輸出端OUT1之間。第四電晶體T4耦接至系統高電壓VGH與第一電晶體T1的閘極之間，第四電晶體T4的閘極耦接至第三電晶體T3的閘極。第五電晶體T5耦接至系統低電壓VGL與第四電晶體T4的閘極之間。第六電晶體T6耦接至系統高電壓VGH與第四電晶體T4的閘極之間，第六電晶體T6的閘極耦接至第一電晶體T1的閘極。第七電晶體T7耦接至系統高電壓VGH與第五電晶體T5的閘極之間，第七電晶體T7的閘極耦接至電壓訊號源STV。第二電容C2的一端耦接至第五電晶體T5的閘極，第二電容C2的另一端接收第一時脈訊號CLK1。

在一些實施例中，電晶體T1~T7皆為P型金屬氧化物半導體(P-type Metal Oxide Semiconductor,PMOS)電晶體，或皆為N型金屬氧化物半導體(N-type Metal Oxide Semiconductor,PMOS)電晶體。為簡潔起見，第2圖中僅以PMOS電晶體之符號表示電晶體T1~T7。

關於掃描電路100的操作與時序，請一併參照第3圖以及第4圖。第3圖根據一些實施例繪示使用PMOS電晶體之訊號電路100的訊號之時序圖。

在一些實施例中，第一時脈訊號CLK1包含下降邊緣CLK1a1、CLK1a2以及上升邊緣CLK1b1、CLK1b2，第二時脈訊號CLK2包含下降邊緣CLK2a1、CLK2a2以及上升邊緣CLK2b1、CLK2b2。第一時脈訊號CLK1的下降邊緣CLK1a1、CLK1a2在時序圖上對應的時間分別為時間t1a1、t1a2，而第二時脈訊號CLK2的下降邊緣CLK2a1、CLK2a2在時序圖上對應的時間分別為時間t2a1、t2a2。

在一些實施例中，第二時脈訊號CLK2與第一時脈訊號CLK1部分重疊。進一步來說，第二時脈訊號CLK2的下降邊緣CLK2a1介於第一時脈訊號CLK1的下降邊緣CLK1a1以及上升邊緣CLK1b1之間，且第二時脈訊號CLK2的下降邊緣CLK2a1晚於第一時脈訊號CLK1的下降邊緣CLK1a1在5毫秒之內。此外，第二時脈訊號CLK2的下降邊緣CLK2a2介於第一時脈訊號CLK1的下降邊緣CLK1a2以及上升邊緣CLK1b2之間，且第二時脈訊號CLK2的下降邊緣CLK2a2也晚於第一時脈訊號CLK1的下降邊緣CLK1a2在5毫秒之內。換句話說，時間t2a1在時序圖中晚於時間t1a1在5毫秒之內，且時間t2a2在時序圖中也晚於時間t1a2在5毫秒之內。也就是說，於第3圖所示，第二時脈訊號CLK2的低準位區間皆與第一時脈訊號CLK1的低準位區間部分重疊。

第4圖根據一些實施例繪示訊號電路的控制方法400之流程圖。在一些實施例中，訊號電路的控制方法400包含操作410~450。

如第2圖、第3圖以及第4圖所示，以訊號電路100為例，在一些實施例中，訊號電路100一開始進行操作410，開啟系統高電壓VGH、系統低電壓VGL以及電壓訊號源STV。

在到達時間t1a1時，訊號電路100進行操作420，將第一時脈訊號CLK1輸入至第二電晶體T2，第二電晶體T2會在接收到第一時脈訊號CLK1的下降邊緣CLK1a1時導通。於第3圖之例子中，由於電壓訊號源STV在時間t1a1時為低準位，步驟會進行至操作430。

操作430在時間t1a1以及時間t2a1之間進行。由於第二電晶體T2的導通，使得第一電晶體T1的閘極接收到低準位的電壓訊號源STV，進一步使第一電晶體T1導通，讓第一發光訊號輸出端OUT1開始往系統低電壓VGL下拉。換句話說，在時間t1a1以及時間t2a1之間，訊號電路100的下拉電路120開始將第一發光訊號輸出端OUT1往系統低電壓VGL下拉。

在一些實施例中，訊號電路100中的電晶體T1~T7可以皆為NMOS，此時的下拉電路120的充電力充足，可以在短時間內將第一發光訊號輸出端OUT1下拉至系統低電壓VGL。

另一方面，在上拉電路110中，由於第七電晶體T7的閘極所連接的電壓訊號源STV為低準位，第七電晶體T7導通，使得第五電晶體T5的閘極變為高準位而不導通。第六電晶體T6的閘極由於耦接第一電晶體T1的閘極(此時為低準位)，此時為導通。從上文可以得知，此時耦接於第五電晶體T5以及第六電晶體T6之間的第三電晶體T3之閘極為高準位，因此第三電晶體T3不導通。換句話說，在時間t1a1以及時間t2a1之間，上拉電路110因為第三電晶體T3不導通而不會對第一發光訊號輸出端OUT1產生上拉的作用。

在到達時間t2a1時，訊號電路100進行操作440，將第二時脈訊號CLK2輸入至第一電容C1，此時因第二時脈訊號CLK2處於下降緣。因連接至第一電容C1一端的第二時脈訊號CLK2電壓快速下降，透過第一電容C1的耦合效果將第一電容C1另一端的電壓(此端即連接至第一電晶體T1的閘極)同樣往下拉。因第一電晶體T1的閘極電壓再次下拉(因第二時脈訊號CLK2的下降緣)，進一步加強第一電晶體T1的導通狀況，使得第一發光訊號輸出端OUT1再加速往系統低電壓VGL下拉。此外，由於電壓訊號源STV維持相同準位，可以得知上拉電路110仍然不會動作。

如第3圖所示，由於第一時脈訊號CLK1的第一個低準位區間與第二時脈訊號CLK2的第一個低準位區間部分重疊，第一發光訊號輸出端OUT1在第一次下降後會立刻進行第二次下降，使得第一發光訊號輸出端OUT1的下降波形近似於方波之下降波形。

在一些其他例子中，假設第一時脈訊號CLK1的第一個低準位區間與第二時脈訊號CLK2的第一個低準位區間不重疊(如第3圖虛線繪示的第二時脈訊號CLK2，其低準位區間是接續在第一時脈訊號CLK1的低準位區間之後，但兩者不重疊)，此時，第一發光訊號輸出端OUT1在第一次下降後會有一段平緩的電壓區間(如第3圖中虛線繪製的第一發光訊號輸出端OUT1)，並在第一時脈訊號CLK1的低準位區間結束之後才再度下降，此現象使得第一發光訊號輸出端OUT1的輸出呈現出一個明顯的兩階段落差，亦即前文所描述的先前技術所面臨的問題。

因此，因為訊號電路100具有第二時脈訊號CLK2以及第一電容C1耦接在第一電晶體T1的閘極，且第二時脈訊號CLK2與第一時脈訊號CLK1部分重疊，可以達到將第一發光訊號輸出端OUT1的電壓準位快速下拉的作用，改善顯示面板在低灰階所面臨的顯示問題。

於第3圖之例子中，訊號電路100在進行完下拉後，回復至操作420，並在時間t1a2接收到第一時脈訊號CLK1的第二次下降邊緣CLK1a2，使電二電晶體T2再次導通。由於電壓訊號源STV在時間t1a2時為高準位，步驟會進行至操作450。

操作450在時間t1a2以及時間t2a2之間進行。由於第二電晶體T2的導通，使得第一電晶體T1的閘極接收到高準位的電壓訊號源STV，因此第一電晶體T1不導通。換句話說，在時間t1a2以及時間t2a2之間，訊號電路100的下拉電路120因為第一電晶體T1不導通而不會對第一發光訊號輸出端OUT1產生下拉的作用。

另一方面，在上拉電路110中，由於第七電晶體T7的閘極所連接的電壓訊號源STV為高準位，第七電晶體T7不導通，使得第五電晶體T5的閘極透過耦接於第一時脈信號CLK1的第二電容C2轉變為低準位，因此第五電晶體T5導通。而第六電晶體T6的閘極由於耦接第一電晶體T1的閘極(此時為高準位)，此時為不導通。從上文可以得知，此時耦接於第五電晶體T5以及第六電晶體T6之間的第三電晶體T3之閘極為低準位，因此第三電晶體T3導通。換句話說，在時間t1a1以及時間t2a1之間，訊號電路100的上拉電路110開始將第一發光訊號輸出端OUT1往系統高電壓VGH上拉。

此外，在第3圖之實施例中，由於電晶體T1~T7為PMOS，因此上拉電路110的充電力充足，可以在短時間內將第一發光訊號輸出端OUT1上拉至系統高電壓VGH。

在第3圖中，如上文所描述，由於上拉電路110的充電力充足，第一發光訊號輸出端OUT1在第一次上升時就能上拉至系統高電壓VGH，使得第一發光訊號輸出端OUT1的上升波形近似於方波之上升波形。

需特別說明的是，第一時脈訊號CLK1以及第二時脈訊號CLK2的上升邊緣與下降邊緣之數量並不以第3圖中的實施例為限，其他上升邊緣與下降邊緣之數量均在本揭示文件的範圍內。因此，訊號電路100在每次接收到第一時脈訊號CLK1以及第二時脈訊號CLK2皆會進行相同的動作。

透過連續下拉的操作，可以改善過往訊號電路由於驅動力不足所造成的階梯狀發光訊號的問題，使得發光訊號的波形近似於方波，改善低灰階下顯示面板的表現。

第5圖根據一些實施例繪示訊號電路500之電路示意圖。訊號電路500相似於訊號電路100，但是相異之處在於：第五電晶體T5與第六電晶體T6之相交處不耦接至第三電晶體T3的閘極以及第四電晶體T4的閘極，而是耦接至第二發光訊號輸出端OUT2，且訊號電路200進一步包含第八電晶體T8，第八電晶體T8耦接至相反相位的電壓訊號源STV_X與第五電晶體T5的閘極之間。在一些實施例中，第二發光訊號輸出端OUT2所輸出的訊號為第一發光訊號輸出端OUT1所輸出的訊號之反相訊號。

第5圖的訊號電路500具有與第2圖的訊號電路100相同的功能，可以藉由第一時脈訊號CLK1以及第二時脈訊號CLK2將第一發光訊號輸出端OUT1以及第二發光訊號輸出端OUT2進行快速的下拉。

以第5圖之實施例中第一發光訊號輸出端OUT1的下拉為例，請同樣參閱第3圖之訊號波形圖，訊號電路500在時間t1a1以及時間t2a1之間，由於第二電晶體T2的導通，使得第一電晶體T1的閘極接收到低準位的電壓訊號源STV，進一步使第一電晶體T1導通，讓第一發光訊號輸出端OUT1開始往系統低電壓VGL下拉。換句話說，在時間t1a1以及時間t2a1之間，訊號電路500開始將第一發光訊號輸出端OUT1往系統低電壓VGL下拉。在到達時間t2a1時，因第一電晶體T1的閘極電壓再次下拉(因第二時脈訊號CLK2的下降緣)，進一步加強第一電晶體T1的導通狀況，使得第一發光訊號輸出端OUT1再加速往系統低電壓VGL下拉。藉此，訊號電路500的電路架構也能實現第一發光訊號輸出端OUT1在下降期間的連續兩次下拉。

同樣地，訊號電路500之電晶體T1~T8可以皆為PMOS電晶體或是皆為NMOS電晶體。

同樣情況，訊號電路500的電路架構也能實現第一發光訊號輸出端OUT1在上升期間的快速上拉。

透過本揭示文件中所提到的作法，可以在保持以往訊號電路體積較小的優勢之外，改善發光訊號的輸出狀況，提升顯示面板在低灰階時的表現。

前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。